JP4250143B2 - 半導体記憶装置 - Google Patents
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Description
本発明は、半導体記憶装置に関し、特に、メモリセルに強誘電体キャパシタを用いた強誘電体メモリに用いて好適なものである。
近年、携帯機器の普及に伴い、電源を供給し続けないとメモリに記憶したデータが消失してしまうＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリに代わり、電源を供給しなくとも記憶したデータを保持可能な不揮発性メモリが注目されている。不揮発性メモリとしては、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリ等が既に広く利用されているが、いずれもデータの書込みに多大な時間を要するため、データの読み出し及び書込みが可能なメモリとして使用するには用途が限定されていた。
それに対して、メモリセルに強誘電体を使用した強誘電体メモリは、従来のＳＲＡＭと同等の速さでデータの読み出し及び書込みを行うことができるとともに、記憶したデータの不揮発性を有する。強誘電体メモリのメモリセルは、ＤＲＡＭと同様の構造であり、データを保持するためのキャパシタ部分に強誘電体（強誘電体キャパシタ）を用いる。具体的には、強誘電体キャパシタの一方の電極が、ゲートをワード線に接続したＭＯＳトランジスタを介してビット線に接続され、他方の電極がプレート線に接続される。
図１７は、強誘電体キャパシタのヒステリシス特性を示す図である。横軸は強誘電体キャパシタに印加される電圧（以下、単に「印加電圧」とも称す。）であり、プレート線側の電極電位がビット線側の電極電位よりも高い場合を正とする（以下についても同様）。また、縦軸は分極電荷量であり、印加電圧の変化に伴ってヒステリシス曲線上を移動したときの始点と終点との差分が、強誘電体キャパシタから供給される電荷量となる。
図１７において、印加電圧が０Ｖ→＋ＶＤＤ（電源電圧）→０Ｖ→−ＶＤＤ→０Ｖと変化すると、分極電荷は点Ｐ１→点Ｐ２→点Ｐ３→点Ｐ４→点Ｐ１と変化する。図１７に示すようにヒステリシス曲線上には、印加電圧が０Ｖであっても、残留分極を有し分極方向が異なる２つの安定した点Ｐ１、Ｐ３が存在する。強誘電体メモリは、この点Ｐ１、Ｐ３に“１”、“０”のデータをそれぞれ対応させることで、データを記憶するとともに記憶したデータの不揮発性を可能としている。
強誘電体メモリは、図１７に示した強誘電体の特性に基づいて強誘電体キャパシタに所定の電圧を印加し、メモリセルに対するデータの書込み及び読み出しを行う。
メモリセルへのデータの書込みは、“１”データを書込む場合には、例えばビット線の電位を＋ＶＤＤ、プレート線の電位を０Ｖにすることにより、強誘電体キャパシタに−ＶＤＤの電圧を印加する。また、“０”データを書込む場合には、例えばビット線の電位を０Ｖ、プレート線の電位を＋ＶＤＤにすることにより、強誘電体キャパシタに＋ＶＤＤの電圧を印加する。
記憶した（書き込んだ）データをメモリセルから読み出す際、強誘電体キャパシタに電圧を印加する方法には様々な方法がある。現在、メモリセルからのデータの読み出しは、例えばビット線を０Ｖにした後にハイインピーダンス（フローティング）状態にして、プレート線の電位を＋ＶＤＤにすることで、プレート線側からビット線側の方向に強誘電体キャパシタに電圧を与える方法が一般に用いられている。
このようにして、メモリセルから読み出されたデータは、あるレベルの電位としてビット線に現れ、センスアンプ等により増幅され出力される。読み出されたデータに応じてビット線に現れる電位について、図１８を用いて説明する。図１８において、横軸は強誘電体キャパシタに印加される電圧であり、縦軸は分極電荷量である。
ビット線をハイインピーダンス状態にして、プレート線の電位を＋ＶＤＤにすると、プレート線の電位とビット線の電位との電位差が強誘電体キャパシタに印加される。これにより、各データ点は、図１８に矢印で示すようにヒステリシス曲線上を印加電圧値が増加する方向（図１８において右方向）に移動していき、強誘電体キャパシタに最終的に印加される電圧値に対応した位置で停止する。この停止した位置での分極電荷量と電圧が印加される前の分極電荷量との差が、読み出し動作において強誘電体キャパシタ（メモリセル）から供給される（流れ込む）電荷量である。
読み出し動作時にビット線に現れる電位は、強誘電体キャパシタから供給される電荷を、ビット線の容量と強誘電体キャパシタの容量との割合に応じて分割した結果として得られる。図１８から明らかなように、“１”データの方が強誘電体キャパシタから供給される電荷量が多く、ビット線の電位変化は大きくなる。
また、図１８において、ヒステリシス曲線上の点Ｐ５、Ｐ６は、それぞれ“１”、“０”データを読み出す時の動作点であり、点Ｐ５、Ｐ６に対応する電圧値の差が“１”データと“０”データとのデータマージン（センスマージン）ＤＭＣになる。点Ｐ５は、点Ｐ１での分極電荷量かつプレート線に印加した電圧＋ＶＤＤに対応する点Ｐ７を基準点にしてビット線の容量を負荷容量とした線（負荷曲線）ＬＣ１と、ヒステリシス曲線との交点である。同様に、点Ｐ６は、点Ｐ３での分極電荷量かつプレート線に印加した電圧＋ＶＤＤに対応する点Ｐ８を基準点にしてビット線の容量を負荷容量とした線ＬＣ２と、ヒステリシス曲線との交点である。
上述したように従来の強誘電体メモリにおいて、データの読み出し動作にて強誘電体キャパシタに印加される電圧やビット線に現れる電位等は、ビット線の容量と強誘電体キャパシタの容量との割合や強誘電体キャパシタから供給される電荷量に応じて決定される。
そのため、強誘電体メモリにおけるメモリセル構成等は自由度が低く、設計仕様により決まるワード線の数、つまり１つのビット線に接続されるメモリセルの数に対して、ビット線の容量と強誘電体キャパシタの容量とが適切な割合にならないことがあった。その結果、データの読み出し時に強誘電体キャパシタに十分な電圧が印加されない状態が発生し、強誘電体キャパシタからの電荷の供給が十分に行われないためにビット線の電位変化が小さく、読み出しデータの誤センシング等が発生したりすることがあった。
また、強誘電体メモリは、書き換え回数の増加に伴い分極電荷量が減少（劣化）して、データマージンが小さくなっていく。したがって、従来の強誘電体メモリは、ビット線の容量と強誘電体キャパシタの容量との割合が適切でないとデータマージンが小さくなり、デバイス寿命が短くなる傾向がある。
上述のような誤センシング等を抑制してデータの読み出しを正確に行うために、読み出し時にセンスアンプ内の回路を制御して駆動させることによりビット線に現れる電位を改善する方法が、特開２００２−７４９３９号公報に開示されている。
また、上記図１７、図１８に示した強誘電体キャパシタのヒステリシス曲線から明らかなように、強誘電体キャパシタから供給される電荷量は、強誘電体キャパシタに印加される電圧に依存する。したがって、メモリセルからデータを読み出す際には、強誘電体キャパシタに可能な限り大きな電圧を印加することが好ましい。
例えば、ビット線をグランドに対して接続してビット線の電位をグランドレベル（０Ｖ）に保持し続けるようにし、ワード線の電位を＋ＶＤＤにすることで強誘電体キャパシタから完全に電荷を引き出す（供給させる）ことは可能である。しかしながら、強誘電体キャパシタから供給される電荷がすべてグランドに対して流れ込んでしまうので、強誘電体キャパシタが記憶していたデータ（情報）を出力することは不可能である。
そこで、強誘電体キャパシタに大きい電圧を印加するには、ビット線の容量を大きくしなければならない。しかしながら、ビット線の容量を増加させるために例えばダミーキャパシタをビット線に付加すると、読み出し時に強誘電体キャパシタに十分大きな電圧が印加され、強誘電体キャパシタから供給される電荷量が多くなるが、ビット線の容量も大きくなっているためにビット線の電位を上げる（データマージンを改善する）効果はほとんど得られなかった。
さらに、ダミーキャパシタをビット線に付加すると、センスアンプによるビット線の電位の増幅時やライトアンプによるメモリセルへのデータ書込み時に、ダミーキャパシタの容量についても充放電を行うことになり消費電力が増加してしまう。
特開２００２−７４９３９号公報
それに対して、メモリセルに強誘電体を使用した強誘電体メモリは、従来のＳＲＡＭと同等の速さでデータの読み出し及び書込みを行うことができるとともに、記憶したデータの不揮発性を有する。強誘電体メモリのメモリセルは、ＤＲＡＭと同様の構造であり、データを保持するためのキャパシタ部分に強誘電体（強誘電体キャパシタ）を用いる。具体的には、強誘電体キャパシタの一方の電極が、ゲートをワード線に接続したＭＯＳトランジスタを介してビット線に接続され、他方の電極がプレート線に接続される。
図１７は、強誘電体キャパシタのヒステリシス特性を示す図である。横軸は強誘電体キャパシタに印加される電圧（以下、単に「印加電圧」とも称す。）であり、プレート線側の電極電位がビット線側の電極電位よりも高い場合を正とする（以下についても同様）。また、縦軸は分極電荷量であり、印加電圧の変化に伴ってヒステリシス曲線上を移動したときの始点と終点との差分が、強誘電体キャパシタから供給される電荷量となる。
図１７において、印加電圧が０Ｖ→＋ＶＤＤ（電源電圧）→０Ｖ→−ＶＤＤ→０Ｖと変化すると、分極電荷は点Ｐ１→点Ｐ２→点Ｐ３→点Ｐ４→点Ｐ１と変化する。図１７に示すようにヒステリシス曲線上には、印加電圧が０Ｖであっても、残留分極を有し分極方向が異なる２つの安定した点Ｐ１、Ｐ３が存在する。強誘電体メモリは、この点Ｐ１、Ｐ３に“１”、“０”のデータをそれぞれ対応させることで、データを記憶するとともに記憶したデータの不揮発性を可能としている。
強誘電体メモリは、図１７に示した強誘電体の特性に基づいて強誘電体キャパシタに所定の電圧を印加し、メモリセルに対するデータの書込み及び読み出しを行う。
メモリセルへのデータの書込みは、“１”データを書込む場合には、例えばビット線の電位を＋ＶＤＤ、プレート線の電位を０Ｖにすることにより、強誘電体キャパシタに−ＶＤＤの電圧を印加する。また、“０”データを書込む場合には、例えばビット線の電位を０Ｖ、プレート線の電位を＋ＶＤＤにすることにより、強誘電体キャパシタに＋ＶＤＤの電圧を印加する。
記憶した（書き込んだ）データをメモリセルから読み出す際、強誘電体キャパシタに電圧を印加する方法には様々な方法がある。現在、メモリセルからのデータの読み出しは、例えばビット線を０Ｖにした後にハイインピーダンス（フローティング）状態にして、プレート線の電位を＋ＶＤＤにすることで、プレート線側からビット線側の方向に強誘電体キャパシタに電圧を与える方法が一般に用いられている。
このようにして、メモリセルから読み出されたデータは、あるレベルの電位としてビット線に現れ、センスアンプ等により増幅され出力される。読み出されたデータに応じてビット線に現れる電位について、図１８を用いて説明する。図１８において、横軸は強誘電体キャパシタに印加される電圧であり、縦軸は分極電荷量である。
ビット線をハイインピーダンス状態にして、プレート線の電位を＋ＶＤＤにすると、プレート線の電位とビット線の電位との電位差が強誘電体キャパシタに印加される。これにより、各データ点は、図１８に矢印で示すようにヒステリシス曲線上を印加電圧値が増加する方向（図１８において右方向）に移動していき、強誘電体キャパシタに最終的に印加される電圧値に対応した位置で停止する。この停止した位置での分極電荷量と電圧が印加される前の分極電荷量との差が、読み出し動作において強誘電体キャパシタ（メモリセル）から供給される（流れ込む）電荷量である。
読み出し動作時にビット線に現れる電位は、強誘電体キャパシタから供給される電荷を、ビット線の容量と強誘電体キャパシタの容量との割合に応じて分割した結果として得られる。図１８から明らかなように、“１”データの方が強誘電体キャパシタから供給される電荷量が多く、ビット線の電位変化は大きくなる。
また、図１８において、ヒステリシス曲線上の点Ｐ５、Ｐ６は、それぞれ“１”、“０”データを読み出す時の動作点であり、点Ｐ５、Ｐ６に対応する電圧値の差が“１”データと“０”データとのデータマージン（センスマージン）ＤＭＣになる。点Ｐ５は、点Ｐ１での分極電荷量かつプレート線に印加した電圧＋ＶＤＤに対応する点Ｐ７を基準点にしてビット線の容量を負荷容量とした線（負荷曲線）ＬＣ１と、ヒステリシス曲線との交点である。同様に、点Ｐ６は、点Ｐ３での分極電荷量かつプレート線に印加した電圧＋ＶＤＤに対応する点Ｐ８を基準点にしてビット線の容量を負荷容量とした線ＬＣ２と、ヒステリシス曲線との交点である。
上述したように従来の強誘電体メモリにおいて、データの読み出し動作にて強誘電体キャパシタに印加される電圧やビット線に現れる電位等は、ビット線の容量と強誘電体キャパシタの容量との割合や強誘電体キャパシタから供給される電荷量に応じて決定される。
そのため、強誘電体メモリにおけるメモリセル構成等は自由度が低く、設計仕様により決まるワード線の数、つまり１つのビット線に接続されるメモリセルの数に対して、ビット線の容量と強誘電体キャパシタの容量とが適切な割合にならないことがあった。その結果、データの読み出し時に強誘電体キャパシタに十分な電圧が印加されない状態が発生し、強誘電体キャパシタからの電荷の供給が十分に行われないためにビット線の電位変化が小さく、読み出しデータの誤センシング等が発生したりすることがあった。
また、強誘電体メモリは、書き換え回数の増加に伴い分極電荷量が減少（劣化）して、データマージンが小さくなっていく。したがって、従来の強誘電体メモリは、ビット線の容量と強誘電体キャパシタの容量との割合が適切でないとデータマージンが小さくなり、デバイス寿命が短くなる傾向がある。
上述のような誤センシング等を抑制してデータの読み出しを正確に行うために、読み出し時にセンスアンプ内の回路を制御して駆動させることによりビット線に現れる電位を改善する方法が、特開２００２−７４９３９号公報に開示されている。
また、上記図１７、図１８に示した強誘電体キャパシタのヒステリシス曲線から明らかなように、強誘電体キャパシタから供給される電荷量は、強誘電体キャパシタに印加される電圧に依存する。したがって、メモリセルからデータを読み出す際には、強誘電体キャパシタに可能な限り大きな電圧を印加することが好ましい。
例えば、ビット線をグランドに対して接続してビット線の電位をグランドレベル（０Ｖ）に保持し続けるようにし、ワード線の電位を＋ＶＤＤにすることで強誘電体キャパシタから完全に電荷を引き出す（供給させる）ことは可能である。しかしながら、強誘電体キャパシタから供給される電荷がすべてグランドに対して流れ込んでしまうので、強誘電体キャパシタが記憶していたデータ（情報）を出力することは不可能である。
そこで、強誘電体キャパシタに大きい電圧を印加するには、ビット線の容量を大きくしなければならない。しかしながら、ビット線の容量を増加させるために例えばダミーキャパシタをビット線に付加すると、読み出し時に強誘電体キャパシタに十分大きな電圧が印加され、強誘電体キャパシタから供給される電荷量が多くなるが、ビット線の容量も大きくなっているためにビット線の電位を上げる（データマージンを改善する）効果はほとんど得られなかった。
さらに、ダミーキャパシタをビット線に付加すると、センスアンプによるビット線の電位の増幅時やライトアンプによるメモリセルへのデータ書込み時に、ダミーキャパシタの容量についても充放電を行うことになり消費電力が増加してしまう。
本発明は、このような問題に鑑みてなされたものであり、データの読み出し動作にて、強誘電体キャパシタが記憶しているデータに応じたビット線の電位変化量を改善し、ビット線間で大きな電位差が得られるようにすることを目的とする。
本発明の半導体記憶装置は、複数のワード線とプレート線との組と、複数のビット線と、上記ワード線及びプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、クランプ回路とを備え、上記ビット線を上記クランプ回路を介して基準電位が供給されるノードに接続する。
以上のように構成した本発明によれば、データを読み出す際、強誘電体キャパシタからビット線に供給された電荷がクランプ回路により引き抜かれ、擬似的にビット線の容量が大きくなる。これにより、従来と比較して高い電圧が強誘電体キャパシタに印加されることで強誘電体キャパシタから効率良く電荷が供給され、データに応じたビット線の電位変化を改善することができるようになる。
本発明の半導体記憶装置は、複数のワード線とプレート線との組と、複数のビット線と、上記ワード線及びプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、クランプ回路とを備え、上記ビット線を上記クランプ回路を介して基準電位が供給されるノードに接続する。
以上のように構成した本発明によれば、データを読み出す際、強誘電体キャパシタからビット線に供給された電荷がクランプ回路により引き抜かれ、擬似的にビット線の容量が大きくなる。これにより、従来と比較して高い電圧が強誘電体キャパシタに印加されることで強誘電体キャパシタから効率良く電荷が供給され、データに応じたビット線の電位変化を改善することができるようになる。
図１は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。
図２は、第１の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図３は、第１の実施形態における強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図４は、従来の強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図５Ａ、図５Ｂは、第１の実施形態における強誘電体メモリ及び従来の強誘電体メモリでのビット線の電位変化をそれぞれ示す図である。
図６は、第１の実施形態における強誘電体メモリのデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化を示す図である。
図７は、第１の実施形態における強誘電体メモリのコラム部の他の例を示す回路図である。
図８は、図７に示す強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図９は、本発明の第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図１０は、第２の実施形態におけるクランプ回路の他の例を示す回路図である。
図１１は、クランプ制御信号生成回路の一例を示す回路図である。
図１２は、図１１に示すクランプ制御信号生成回路を備えた強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図１３は、クランプ制御信号生成回路の他の例を示す回路図である。
図１４は、図１３に示すクランプ制御信号生成回路を備えた強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図１５Ａは、クランプ制御信号生成回路のその他の例を示す回路図である。
図１５Ｂ、図１５Ｃは、図１５Ａに示すクランプ制御信号生成回路により生成されるクランプ信号を示す図である。
図１６は、本発明の第３の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図１７は、強誘電体キャパシタのヒステリシス特性を示す図である。
図１８は、従来の強誘電体メモリにおけるデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化を示す図である。
図２は、第１の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図３は、第１の実施形態における強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図４は、従来の強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図５Ａ、図５Ｂは、第１の実施形態における強誘電体メモリ及び従来の強誘電体メモリでのビット線の電位変化をそれぞれ示す図である。
図６は、第１の実施形態における強誘電体メモリのデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化を示す図である。
図７は、第１の実施形態における強誘電体メモリのコラム部の他の例を示す回路図である。
図８は、図７に示す強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図９は、本発明の第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図１０は、第２の実施形態におけるクランプ回路の他の例を示す回路図である。
図１１は、クランプ制御信号生成回路の一例を示す回路図である。
図１２は、図１１に示すクランプ制御信号生成回路を備えた強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図１３は、クランプ制御信号生成回路の他の例を示す回路図である。
図１４は、図１３に示すクランプ制御信号生成回路を備えた強誘電体メモリでのデータ読み出し動作を示すタイミングチャートである。
図１５Ａは、クランプ制御信号生成回路のその他の例を示す回路図である。
図１５Ｂ、図１５Ｃは、図１５Ａに示すクランプ制御信号生成回路により生成されるクランプ信号を示す図である。
図１６は、本発明の第３の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図１７は、強誘電体キャパシタのヒステリシス特性を示す図である。
図１８は、従来の強誘電体メモリにおけるデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化を示す図である。
以下、本発明の一実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。第１の実施形態における強誘電体メモリは、入力されるアドレス信号をデコードするアドレスデコーダやデータバスを介してデータを入力及び出力するための入出力バッファや各制御回路等を含む周辺回路１０と複数のメモリブロック１１とを有する。
各メモリブロック１１は、複数（例えば２つ）のバンク１２−Ａ、１２−Ｂ、アドレス信号のデコード結果等に応じてワード線ＷＬを選択的に活性化するワード線駆動回路１４、及びメモリブロック１１に付随する制御回路等を含む周辺回路１７で構成される。バンク１２−Ａ、１２−Ｂは、アドレス信号のデコード結果等に応じてプレート線ＰＬ−Ａ、ＰＬ−Ｂを選択的に活性化するプレート線駆動回路１５−Ａ、１５−Ｂと複数のコラム部（以下、「コラム単位」とも称す。）１３とをそれぞれ有する。コラム部１３は、図１においては図示していないが、ワード線ＷＬ及びプレート線ＰＬに直交する方向に設けられた２本のビット線を有する。１６−Ａ、１６−Ｂは、各コラム部１３がそれぞれ有するセンスアンプ（Ｓ／Ａ）により構成されるセンスアンプ列である。
ここで、ワード線ＷＬはメモリブロック１１内のすべてのバンク１２−Ａ、１２− Ｂにて共有しメモリブロック１１毎に設けられ、プレート線ＰＬ−Ａ、ＰＬ−Ｂはバンク１２−Ａ、１２−Ｂ毎に設けられる。なお、図１においては、説明の便宜上、ワード線ＷＬ及びプレート線ＰＬ−Ａ、ＰＬ−Ｂはそれぞれ１つのみ図示しているが、ワード線ＷＬ及びプレート線ＰＬは、それぞれメモリブロック１１内、バンク１２内に複数設けられている。
図２は、コラム部１３の一例を示す回路図であり、１つのメモリセル（データ記憶の最小単位）が２つのトランジスタと２つの強誘電体キャパシタとで構成される２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型メモリセルの場合を一例として示している。
図２において、ＢＬｉ、／ＢＬｉはビット線（ビット線ＢＬｉ、／ＢＬｉは、相補データの関係）、ＷＬｊはワード線、ＰＬｊはプレート線、ＰＲＣはプリチャージ信号線、ＣＬはコラム信号線、ＤＢｉ、／ＤＢｉはデータバスに接続されるデータ信号線である。ＰＳＡ、ＮＳＡは、センスアンプ２２に接続され、センスアンプ２２が有するＰチャネルＭＯＳトランジスタ（プルアップ・トランジスタ）、ＮチャネルＭＯＳトランジスタ（プルダウン・トランジスタ）に駆動電圧を供給するための制御信号線である。なお、ワード線ＷＬｊ、プレート線ＰＬｊにおいて、ｊは添え字であり、ｊ＝１〜ｘの任意の自然数である。
コラム部１３は、複数のメモリセル２１とビット線ＢＬｉ、／ＢＬｉ間の電位を増幅するセンスアンプ２２とを有する。メモリセル２１及びセンスアンプ２２は、２本のビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。各メモリセル２１は同じ構成であるので、以下ではワード線ＷＬ１、プレート線ＰＬ１に接続されたメモリセル２１を参照して構成を説明する。
メモリセル２１は、２つのセルトランスファとしてのＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、２つの強誘電体キャパシタＣ１、Ｃ２とで構成される。トランジスタＭＮ１のソースはビット線ＢＬｉに接続され、ゲートはワード線ＷＬ１に接続される。強誘電体キャパシタＣ１の一方の電極は、トランジスタＭＮ１のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。同様に、トランジスタＭＮ２のソースはビット線／ＢＬｉに接続され、ゲートはワード線ＷＬ１に接続される。強誘電体キャパシタＣ２の一方の電極は、トランジスタＭＮ２のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。メモリセル２１は、トランジスタＭＮ１と強誘電体キャパシタＣ１との組、及びトランジスタＭＮ２と強誘電体キャパシタＣ２との組の組み合わせにより相補データの関係で１つのデータを記憶する。
ＭＮ３、ＭＮ４は、いわゆるコラムゲートとしてのＮチャネルＭＯＳトランジスタである。トランジスタＭＮ３、ＭＮ４のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースはデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ接続される。トランジスタＭＮ３、ＭＮ４のゲートはコラム信号線ＣＬに接続される。
ＭＮ５、ＭＮ６は、ＮチャネルＭＯＳトランジスタであり、トランジスタＭＮ５、ＭＮ６のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。トランジスタＭＮ５、ＭＮ６のソースは基準電位ＶＳＳ（例えば、グランド（ＧＮＤ））が供給されるノードに接続され、トランジスタＭＮ５、ＭＮ６のゲートはプリチャージ信号線ＰＲＣに接続される。なお、以下の説明では、説明の便宜上、「基準電位ＶＳＳが供給されるノードに接続される」ことを「基準電位ＶＳＳに対して接続される」と記す。
Ｒ１、Ｒ２は、等しい抵抗値を有する抵抗であり、抵抗Ｒ１、Ｒ２の一端がビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、他端が基準電位ＶＳＳに対して接続される。抵抗Ｒ１、Ｒ２は、ビット線ＢＬｉ、／ＢＬｉから電荷（電流）を引き込み、ビット線ＢＬｉ、／ＢＬｉの電位を基準電位ＶＳＳに近づけるように作用するクランプ回路をそれぞれ構成する。すなわち、抵抗Ｒ１、Ｒ２は、メモリセル２１からデータを読み出す際に、ビット線ＢＬｉ、／ＢＬｉの電位の上昇に伴う強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下を抑制するためのものである。
ここで、抵抗Ｒ１、Ｒ２は、メモリセル２１内の強誘電体キャパシタＣ１、Ｃ２から供給される電荷を過度に引き込まないように抵抗値が大きい方が望ましく、数キロオーム（例えば１ｋΩ）程度の抵抗値がより望ましい。また、抵抗Ｒ１、Ｒ２は、任意の位置でビット線ＢＬｉ、／ＢＬｉに接続すれば良いが、ビット線ＢＬｉ、／ＢＬｉにおける抵抗Ｒ１、Ｒ２とセンスアンプ２２との距離（配線長）が長い方が好ましい。
次に、動作について説明する。
第１の実施形態における強誘電体メモリでのデータの書き込み動作は従来の強誘電体メモリとほぼ同様であるので説明は省略し、データの読み出し動作のみについて説明する。
図３は、第１の実施形態における強誘電体メモリでのデータの読み出し動作を示すタイミングチャートである。なお、図３は、ワード線ＷＬ１、プレート線ＰＬ１に接続されたメモリセル２１からデータを読み出す際の動作を一例として示しており、当該メモリセル２１は“１”データを記憶している（強誘電体キャパシタＣ１、Ｃ２が“１”、“０”データをそれぞれ記憶している）ものとする。また、以下の説明では、基準電位ＶＳＳをグランドレベル（ＧＮＤ：０Ｖ）とする。
まず、図示しないチップセレクト信号が活性化されるのに応じて、プリチャージ信号線ＰＲＣの電位（プリチャージ信号）がハイレベル（電圧＋ＶＤＤ、以下、“Ｈ”と記す。）に活性化される。これにより、トランジスタＭＮ５、ＭＮ６が導通状態（オン（ＯＮ）状態）になり、ビット線ＢＬｉ、／ＢＬｉのプリチャージが行われ、ビット線ＢＬｉ、／ＢＬｉの電位がグランドレベルになる。
次に、プリチャージ信号線ＰＲＣの電位がロウレベル（グランドレベル、以下、“Ｌ”と記す。）に不活性化され、トランジスタＭＮ５、ＭＮ６が絶縁状態（オフ（ＯＦＦ）状態）になる。この状態で、ワード線ＷＬ１の電位を“Ｈ”にしてメモリセル２１内のトランジスタＭＮ１、ＭＮ２をオン状態にした後、プレート線ＰＬ１の電位を“Ｈ”にする。なお、ワード線ＷＬ１、プレート線ＰＬ１以外のワード線ＷＬｊ、プレート線ＰＬｊ（図３においては、ワード線ＷＬｘ、プレート線ＰＬｘを例示。）の電位は、“Ｌ”である。
これにより、メモリセル２１内の強誘電体キャパシタＣ１、Ｃ２は、プレート線ＰＬ１側からビット線ＢＬｉ、／ＢＬｉ側の方向に電圧が印加され、メモリセル２１から記憶しているデータが読み出される。つまり、データ（分極状態）に応じた量の電荷が強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉにそれぞれ供給され、ビット線ＢＬｉ、／ＢＬｉが充電（チャージアップ）され電位が上昇する（期間Ｔｐ）。
ここで、上述したようにビット線ＢＬｉ、／ＢＬｉに対してそれぞれ接続された強誘電体キャパシタＣ１、Ｃ２は、“１”、“０”データをそれぞれ記憶している（対応する分極状態である）。したがって、強誘電体キャパシタＣ１からビット線ＢＬｉに供給される電荷量は、強誘電体キャパシタＣ２からビット線／ＢＬｉに供給される電荷量より多く、ビット線ＢＬｉは、ビット線／ＢＬｉより電位が大きく上昇する。
また、このとき、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉに供給される電荷の一部が、抵抗Ｒ１、Ｒ２を介してグランドに対して流れ込むことで、ビット線ＢＬｉ、／ＢＬｉの容量が擬似的に大きくなる。これにより、第１の実施形態における強誘電体メモリでは、ビット線ＢＬｉ、／ＢＬｉの電位上昇に伴う強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下が抑制され、従来の強誘電体メモリと比較して、高い電圧が強誘電体キャパシタＣ１、Ｃ２に印加され、ビット線ＢＬｉ、／ＢＬｉに供給される電荷量は多くなる。
その後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されるのに応じて制御信号線ＰＳＡ、ＮＳＡの電位（制御信号ＰＳＡ、ＮＳＡ）がそれぞれ“Ｌ”、“Ｈ”になり、センスアンプ２２が活性化される。ビット線ＢＬｉ、／ＢＬｉ間の微小な電位差は、活性化されたセンスアンプ２２により増幅され、ビット線ＢＬｉ、／ＢＬｉの電位はそれぞれ“Ｈ”、“Ｌ”になる。
さらに、コラム信号線ＣＬの電位（コラム信号）が“Ｈ”に活性化されることでトランジスタＭＮ３、ＭＮ４がオン状態になり、センスアンプ２２にて増幅して得られたビット線ＢＬｉ、／ＢＬｉの電位がデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ伝達され出力される。その後、コラム信号線ＣＬの電位が“Ｌ”になり、トランジスタＭＮ３、ＭＮ４がオフ状態になる。
コラム信号線ＣＬの電位が“Ｌ”になった後、リストア動作と呼ばれる動作が行われる。ここで、リストア動作は、強誘電体メモリにおけるデータの読み出し動作が破壊読み出しであり、メモリセル（強誘電体キャパシタ）に記憶しているデータが読み出しにより消失されるので、読み出し後にデータを書き戻す動作である。例えば、データの読み出し時に分極状態が反転してしまう“１”データの書き戻しは、ビット線ＢＬｉ、／ＢＬｉの電位をデータ出力時の電位に保持し、プレート線ＰＬ１の電位を“Ｌ”にすることにより行われる。
リストア動作が終了すると、センスアンプ信号ＳＡＥが“Ｌ”になるのに応じて制御信号線ＰＳＡ、ＮＳＡの電位をそれぞれ“Ｈ”、“Ｌ”にし、センスアンプ２２を不活性化状態にする。さらに、プリチャージ信号線ＰＲＣの電位を“Ｈ”にすることによりビット線ＢＬｉ、／ＢＬｉの電位をグランドレベルにして、ワード線ＷＬ１の電位を“Ｌ”、つまりすべてのワード線ＷＬｊの電位を“Ｌ”にして読み出し動作を終了する。
上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作と、従来の強誘電体メモリでのデータの読み出し動作とを比較する。図４は、従来の強誘電体メモリでのデータの読み出し動作を示すタイミングチャートであり、上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作とは、ビット線ＢＬ、／ＢＬの電位変化が異なる。より具体的には、図３及び図４に示すタイミングチャートは、プレート線ＰＬ１を“Ｈ”にした後、センスアンプ信号ＳＡＥが“Ｈ”になりセンスアンプ２２が活性化されるまでの期間Ｔｐ（図３参照）、Ｔｃ（図４参照）におけるビット線ＢＬ、／ＢＬの電位変化が異なる。
図５Ａ、図５Ｂは、上記図４及び図３に示した期間Ｔｃ、Ｔｐにおけるビット線ＢＬ、／ＢＬの電位変化を詳細に示す図である。
図５Ａに示すように従来の強誘電体メモリでのデータの読み出し動作では、ビット線ＢＬ、／ＢＬの電位上昇に伴って強誘電体キャパシタＣ１、Ｃ２に印加される電圧は低下し、強誘電体キャパシタＣ１、Ｃ２から供給される電荷によるビット線ＢＬ、／ＢＬの電位は、電位ΔＨｃ、ΔＬｃになる。したがって、“１”データと“０”データとのデータマージンは電位差ΔＶｃとなる。
一方、図５Ｂに示すように第１の実施形態における強誘電体メモリでのデータの読み出し動作では、ビット線ＢＬ、／ＢＬの電荷が抵抗Ｒ１、Ｒ２を介してグランドに対して流れ込むことにより、ビット線ＢＬ、／ＢＬの容量が擬似的に大きくなり、従来に比べて強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下が抑制される。つまり、抵抗Ｒ１、Ｒ２により構成されるクランプ回路でビット線ＢＬ、／ＢＬをクランプすることにより、強誘電体キャパシタＣ１、Ｃ２に印加される電圧が高くなり、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬ、／ＢＬに電荷を供給する効率が良くなる。
これにより、第１の実施形態における強誘電体メモリでは、強誘電体キャパシタＣ１から供給される電荷によるビット線ＢＬの電位は電位ΔＨｃより高くなり、強誘電体キャパシタＣ２から供給される電荷によるビット線／ＢＬの電位は電位ΔＬｃより低くなる。したがって、“１”データと“０”データとのデータマージンは、電位差ΔＶｐとなり従来の電位差ΔＶｃより大きくなる。
図６は、上記図３に示した第１の実施形態における強誘電体メモリのデータ読み出し動作での強誘電体キャパシタＣ１、Ｃ２の分極電荷量の変化を示す図である。図６において、横軸は強誘電体キャパシタに印加される電圧であり、縦軸は分極電荷量である。
なお、図６では、比較を行うために従来の強誘電体メモリのデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化も図１及び図２にて付した符号と同一の符号を付し図示している。
データ読み出し動作において、ワード線ＷＬ１の電位を“Ｈ”にするとともにプレート線ＰＬ１の電位を“Ｈ”（＋ＶＤＤ）にすると、プレート線ＰＬ１の電位とビット線ＢＬ、／ＢＬの電位との電位差が強誘電体キャパシタＣ１、Ｃ２にそれぞれ印加される。これにより、各データ点は、図６に矢印で示すようにヒステリシス曲線上を印加電圧値が増加する方向に移動し、強誘電体キャパシタＣ１、Ｃ２から印加電圧に応じて電荷が供給される。
ここで、第１の実施形態における強誘電体メモリにおいては、ビット線ＢＬ、／ＢＬの電荷がグランドに対して接続された抵抗Ｒ１、Ｒ２を介して引き抜かれることで、ビット線ＢＬ、／ＢＬの容量が擬似的に大きくなる。ビット線ＢＬの擬似的な容量を負荷容量とする線ＬＰ１、ＬＰ２は、線ＬＣ１、ＬＣ２より傾きの絶対値がそれぞれ大きくなる。これにより、線ＬＰ１（基準点は点Ｐ７）とヒステリシス曲線との交点である“１”データを読み出す時の動作点Ｐ９、及び線ＬＰ２（基準点は点Ｐ８）とヒステリシス曲線との交点である“０”データを読み出す時の動作点Ｐ１０は、従来の動作点Ｐ５、Ｐ６に比べて印加電圧が増加する側に変化する。
つまり、“１”データが記憶されている強誘電体キャパシタＣ１からはさらに電荷を引き出せるようになる。一方、図６からわかるように、“０”データが記憶されている強誘電体キャパシタＣ２は既に十分な電圧が印加されており、ビット線／ＢＬから電荷を引き抜くことにより強誘電体キャパシタＣ２からさらに引き出せる電荷量は、強誘電体キャパシタＣ１に比較して少ない。しかし、動作点Ｐ９、Ｐ１０に示される変化によるビット線ＢＬ、／ＢＬの電位変化は、図５Ｂに示したように“１”データに対応したビット線ＢＬの電位が増加し、“０”データに対応したビット線／ＢＬの電位が減少する傾向を示すので、“１”データと“０”データとのデータマージンＤＭＰは、従来のデータマージンＤＭＣに比べ大きくなる。
なお、上述した説明では、２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型メモリセルにより構成されたコラム部１３を有する強誘電体メモリを一例として説明したが、本発明は図７に示すように１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。１Ｔ／１Ｃ型メモリセルは、１つのトランジスタと１つの強誘電体キャパシタとで１つのメモリセルが構成される。
図７は、第１の実施形態における強誘電体メモリのコラム部１３の他の例を示す回路図である。
図７において、ＢＬＡ、ＢＬＢは第１及び第２のビット線、ＷＬｊＡ、ＷＬｊＢは第１及び第２のワード線、ＰＬｊはプレート線（ｊは添え字であり、ｊ＝１〜ｘの任意の自然数）、ＲＷＬＡ、ＲＷＬＢは第１及び第２のリファレンスワード線、ＲＰＬはリファレンスプレート線、ＤＢＡ、ＤＢＢは第１及び第２のデータ信号線である。ＰＲＣ、ＣＬ、ＰＳＡ、ＮＳＡは、上記図２に示したプリチャージ信号線、コラム信号線、制御信号線に対応する。
図７に示すコラム部１３は、複数のメモリセル７１、７１’、リファレンス電位を出力するためのリファレンスセル７２、７２’、及びビット線ＢＬＡ、ＢＬＢ間の電位差を増幅するセンスアンプ７３を有する。メモリセル７１（７１’）は、ビット線ＢＬＡ（ＢＬＢ）、ワード線ＷＬｊＡ（ＷＬｊＢ）及びプレート線ＰＬｊに接続され、リファレンスセル７２（７２’）は、ビット線ＢＬＡ（ＢＬＢ）、リファレンスワード線ＲＷＬＡ（ＲＷＬＢ）及びリファレンスプレート線ＲＰＬに接続される。
メモリセル７１、７１’の構成について説明する。以下では、第１のワード線ＷＬ１Ａ、プレート線ＰＬ１に接続されたメモリセル７１、及び第２のワード線ＷＬ１Ｂ、プレート線ＰＬ１に接続されたメモリセル７１’を参照して構成を説明するが、他のメモリセル７１、７１’についても構成はそれぞれ同様である。
メモリセル７１は、セルトランスファとしてのＮチャネルＭＯＳトランジスタＭＮ７１と、強誘電体キャパシタＣ７１とで構成される。トランジスタＭＮ７１のソースは第１のビット線ＢＬＡに接続され、ゲートは第１のワード線ＷＬ１Ａに接続される。強誘電体キャパシタＣ７１の一方の電極は、トランジスタＭＮ７１のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。メモリセル７１’は、ＮチャネルＭＯＳトランジスタＭＮ７２と強誘電体キャパシタＣ７２とで構成され、第２のビット線ＢＬＢ及び第２のワード線ＷＬ１Ｂに接続される点のみ異なるだけでメモリセル７１と同様である。
次に、リファレンスセル７２、７２’の構成について説明する。
リファレンスセル７２、７２’は、セルトランスファとしての１つのＮチャネルＭＯＳトランジスタＭＮ７３、ＭＮ７４と、１つの強誘電体キャパシタＣ７３、Ｃ７４とでそれぞれ構成される。トランジスタＭＮ７３のソースは第１のビット線ＢＬＡに接続され、ゲートは第１のリファレンスワード線ＲＷＬＡに接続される。強誘電体キャパシタＣ７３の一方の電極は、トランジスタＭＮ７３のドレインに接続され、他方の電極はリファレンスプレート線ＲＰＬに接続される。メモリセル７２’は、第２のビット線ＢＬＢ及び第２のリファレンスワード線ＲＷＬＢに接続される点のみ異なるだけでリファレンスセル７２と同様である。
ＮチャネルＭＯＳトランジスタＭＮ７５、ＭＮ７６、ＭＮ７７、ＭＮ７８、及び抵抗Ｒ７１、Ｒ７２は、図２に示したトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、及び抵抗Ｒ１、Ｒ２にそれぞれ対応するものであるので説明は省略する。
図８は、図７に示した強誘電体メモリでのデータの読み出し動作を示すタイミングチャートである。図７に示したような１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作は、以下に説明する相違点（読み出し動作時に駆動制御するワード線（リファレンスワード線）及びプレート線（リファレンスプレート線））について異なるだけで、上記図４に示した２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作と動作及び原理は同様であるので説明は省略する。
２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作と、１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作との相違点について説明する。上記図４に示した２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作では、１組のワード線ＷＬｊとプレート線ＰＬｊとを駆動制御していた。それに対して、図７に示したような１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作では、図８に示すように１組のワード線ＷＬｊＡ、ＷＬｊＢとプレート線ＰＬｊ、リファレンスワード線ＲＷＬＡ、ＲＷＬＢとリファレンスプレート線ＲＰＬとを駆動制御する。具体的には、１組のワード線ＷＬｊＡとプレート線ＰＬｊとを駆動制御するときには、リファレンスワード線ＲＷＬＢとリファレンスプレート線ＲＰＬとを駆動制御し、１組のワード線ＷＬｊＢとプレート線ＰＬｊとを駆動制御するときには、リファレンスワード線ＲＷＬＡとリファレンスプレート線ＲＰＬとを駆動制御する。
以上、詳しく説明したように第１の実施形態によれば、強誘電体メモリにて、基準電位ＶＳＳに対して一端が接続された抵抗Ｒ１、Ｒ２により構成されるクランプ回路をビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に接続ことで、データの読み出し動作において、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に供給された電荷の一部が抵抗Ｒ１、Ｒ２を介して基準電位が供給されるノードに対して流れ込む。これにより、ビット線の容量が擬似的に大きくなり、強誘電体キャパシタＣ１、Ｃ２から効率よく電荷を引き出してビット線の電位を生成することができ、従来と比較して“１”データに対応するビット線の電位が高くなり、“０”データに対応するビット線の電位が低くなるのでビット線間で大きな電位差を得ることができる。したがって、従来と比較してデータマージンが大きくなり、データの誤センシング等の発生を抑制するとともに、デバイスの寿命を長くすることができる。
また、第１の実施形態によれば、データの読み出し動作時に、ビット線の容量と強誘電体キャパシタの容量との割合がビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に現れる電位に対して与える影響は小さくなるので、１つのビット線に接続されるメモリセルの数、ワード線の数を任意に選択することができ、強誘電体メモリにおけるブロック構成（メモリセル構成等）の自由度が高くなる。
さらに、“０”データに対応するビット線は、クランプ回路により常に基準電位ＶＳＳ側に放電されているので、センスアンプ２２のセンス動作中に起こる基準電位ＶＳＳ側への電荷の集中によるセンスアンプ２２の電源ラインの影響による回路動作の不安定性を抑制することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
上述した第１の実施形態における強誘電体メモリは、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）と基準電位ＶＳＳとの間がクランプ回路を介して定常的に導通状態になり、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）の電位を常に基準電位ＶＳＳに近づけるように構成している。したがって、例えばデータの読み出し動作におけるセンスアンプの活性時やデータの書き込み動作時等においても、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）の電位が基準電位ＶＳＳとは異なるためにクランプ回路を介して電流が流れてしまい、電力を浪費してしまう。
そこで、以下に説明する本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリは、強誘電体メモリにおける動作状態に応じてクランプ回路の動作を制御して不要な電流が供給されるのを防止し、消費電力の増加を抑制するものである。
本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリの全体構成は、上記図１に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図９は、第２の実施形態における強誘電体メモリのコラム部１３’の一例を示す回路図である。なお、この図９において、図２に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図９において、ＭＮ７、ＭＮ８はＮチャネルＭＯＳトランジスタであり、トランジスタＭＮ７、ＭＮ８のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。また、トランジスタＭＮ７、ＭＮ８のソースは、基準電位ＶＳＳ（例えば、グランド（ＧＮＤ））に対して接続され、ゲートはクランプ制御信号線ＣＬＡＭＰに接続される。
また、トランジスタＭＮ７、ＭＮ８は、他のトランジスタＭＮ１〜ＭＮ６等とは構造が異なり、例えばチャネル長（ゲート長）を大きくしたり、チャネル幅（ゲート幅）を小さくしたりすることにより、上記図２に示した抵抗Ｒ１、Ｒ２の抵抗値に相当するオン抵抗を有する。つまり、トランジスタＭＮ７、ＭＮ８は、オン・オフ制御可能なスイッチング機能を有するクランプ回路を構成する。
なお、上記図９においては、１つのトランジスタＭＮ７、ＭＮ８によりスイッチング機能を有するクランプ回路をそれぞれ構成しているが、例えば図１０に示すようにスイッチ同路としての１つのＮチャネルＭＯＳトランジスタＭＮ９と、クランプ回路としての１つの抵抗Ｒ３との組によりスイッチング機能を有するクランプ回路を構成しても良い。
トランジスタＭＮ９のドレインは、ビット線ＢＬｉ（／ＢＬｉ）に接続され、ゲートはクランプ制御信号線ＣＬＡＭＰに接続される。抵抗Ｒ３は図２に示した抵抗Ｒ１（Ｒ２）に対応するものであり、一端がトランジスタＭＮ９のソースに接続され、他端が基準電位ＶＳＳに対して接続される。上記図１０に示すように構成した場合には、トランジスタＭＮ９は、例えば他のトランジスタＭＮ１〜ＭＮ６と同じ構造のトランジスタを用いることができる。
次に、図９、図１０に示したスイッチング機能を有するクランプ回路の制御及び第２の実施形態における強誘電体メモリの動作について説明する。なお、以下の説明では、センスアンプ活性時にクランプ回路の動作を停止する場合、データの書き込み動作時にクランプ回路の動作を停止する場合、及びセンスアンプ活性時とデータの書き込み動作時との双方でクランプ回路の動作を停止する場合について説明する。また、説明の便宜上、図９を参照して動作を説明する。
＜センスアンプ活性時にクランプ回路の動作を停止する場合＞
図１１は、センスアンプ活性時にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１１において、１１１〜１１６は入力された信号を反転して出力するインバータである。インバータ１１１、１１２、１１３は縦続接続され、センスアンプ信号ＳＡＥがインバータ１１１に入力され、演算結果が制御信号ＰＳＡとしてインバータ１１３から出力される。同様に、インバータ１１４、１１５は縦続接続され、センスアンプ信号ＳＡＥがインバータ１１４に入力され、演算結果が制御信号ＮＳＡとしてインバータ１１５から出力される。インバータ１１６は、センスアンプ信号ＳＡＥが入力され、演算結果をクランプ制御信号ＣＬＡＭＰとして出力する。
すなわち、図１１に示したクランプ制御信号生成回路は、センスアンプ信号ＳＡＥと同相である制御信号ＰＳＡ及びクランプ制御信号ＣＬＡＭＰを出力し、センスアンプ信号ＳＡＥに対して逆相である制御信号ＮＳＡを出力する。
図１２は、図１１に示したクランプ制御信号生成回路を備えた強誘電体メモリでのデータの読み出し動作を示すタイミングチャートであり、クランプ回路の制御（クランプ制御信号線ＣＬＡＭＰの電位：クランプ制御信号）を除き、上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作と同じである。
図１２に示すようにデータの読み出し動作において、読み出し動作を開始した後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されセンスアンプ２２が活性化されるまではクランプ制御信号線ＣＬＡＭＰの電位は“Ｈ”である。したがって、クランプ回路が有するトランジスタＭＮ７、ＭＮ８はそれぞれオン状態であり、クランプ回路はビット線ＢＬ、／ＢＬの電位を基準電位ＶＳＳに近づけるように作用する。
その後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されると、クランプ制御信号線ＣＬＡＭＰの電位は“Ｌ”に変化する。クランプ制御信号線ＣＬＡＭＰの電位が“Ｌ”になることでトランジスタＭＮ７、ＭＮ８はオフ状態になり、クランプ回路を介したビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間での電流経路が遮断される（クランプ回路の動作停止）。
これにより、センスアンプ２２の活性時には、クランプ回路を介して不要な電流が供給されることを防止し、センスアンプ２２内のＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通する（電荷がリークする）ことを防止することができる。また、ビット線ＢＬ、／ＢＬの電位を電圧ＶＤＤに到達させることが可能になり、強誘電体キャパシタに対して十分な電圧を印加することができる。
＜データの書き込み動作時にクランプ回路の動作を停止する場合＞
図１３は、データの書き込み動作時（図示しないライトアンプの活性時）にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１３において、１３１、１３２はインバータである。インバータ１３１、１３２は縦続接続され、ライトイネーブル信号ＷＥがインバータ１３１に入力され、演算結果がクランプ制御信号ＣＬＡＭＰとしてインバータ１３２から出力される。つまり、図１３に示したクランプ制御信号生成回路は、ライトイネーブル信号ＷＥと同相であるクランプ制御信号ＣＬＡＭＰを出力する。
図１４は、図１３に示したクランプ制御信号生成回路を備えた強誘電体メモリでのデータの書き込み動作を示すタイミングチャートである。
外部からのデータの書き込み要求により、図示しないチップセレクト信号が活性化されるのに応じて、ライトイネーブル信号ＷＥが“Ｌ”に活性化される。これにより、クランプ制御信号線ＣＬＡＭＰの電位は“Ｈ”から“Ｌ”に変化し、トランジスタＭＮ７、ＭＮ８はオフ状態になり、クランプ回路を介したビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間での電流経路が遮断される（クランプ回路の動作停止）。
続いて、プリチャージ信号線ＰＲＣの電位が“Ｌ”に不活性化され、データの書き込みが実行される。なお、データの書き込みについては、図１４に示すように従来の強誘電体メモリと同様であるので説明は省略する。
その後、データの書き込みが終了し、ライトイネーブル信号ＷＥが“Ｌ”から“Ｈ”に不活性化されると、クランプ制御信号線ＣＬＡＭＰの電位は“Ｌ”から“Ｈ”に変化する。これにより、トランジスタＭＮ７、ＭＮ８はオン状態になり、ビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間がクランプ回路を介して導通状態になる。
このようにして、データの書き込み動作時には、クランプ回路を介して不要な電流が供給されることを防止し、図示しないライトアンプが有するＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通する（電荷がリークする）ことを防止することができる。
＜センスアンプ活性時及びデータの書き込み動作時にクランプ回路の動作を停止する場合＞
図１５Ａは、センスアンプ活性時及びデータの書き込み動作時にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１５Ａにおいて、１５１〜１５６、１５８はインバータであり、１５７は否定論理積演算回路（ＮＡＮＤ）回路である。図１１に示したクランプ制御信号生成回路と同様に、インバータ１５１、１５２、１５３は縦続接続され、入力されるセンスアンプ信号ＳＡＥと逆相の信号を制御信号ＰＳＡとして出力し、またインバータ１５４、１５５は縦続接続され、入力されるセンスアンプ信号ＳＡＥと同相の信号を制御信号ＮＳＡとして出力する。
ＮＡＮＤ回路１５７の一方の入力には、センスアンプ信号ＳＡＥが入力されるインバータ１５６の出力が入力され、他方の入力にはライトイネーブル信号ＷＥが入力される。また、ＮＡＮＤ回路１５７での演算結果であるＮＡＮＤ回路１５７の出力がインバータ１５８に入力され、演算結果がクランプ制御信号ＣＬＡＭＰとしてインバータ１５８から出力される。
したがって、図１５Ｂに示すようにセンスアンプ活性時（センスアンプ信号ＳＡＥが“Ｈ”のとき）には、インバータ１５６の出力が“Ｌ”になることでＮＡＮＤ回路１５７の出力が“Ｈ”になる。これにより、インバータ１５８から出力されるクランプ制御信号ＣＬＡＭＰは“Ｌ”になる。
また、図１５Ｃに示すようにデータの書き込み動作時（ライトイネーブル信号ＷＥが“Ｌ”のとき）には、ＮＡＮＤ回路１５７の一方の入力が“Ｌ”であるので出力は“Ｈ”になり、インバータ１５８から出力されるクランプ制御信号ＣＬＡＭＰは“Ｌ”になる。
これにより、センスアンプ２２の活性時及びデータの書き込み動作時には、クランプ回路を介して不要な電流が供給されることを防止することができる。したがって、センスアンプ２２の活性時にセンスアンプ２２内のＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通することを防止することができるとともに、図示しないライトアンプが有するＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通することを防止することができる。
なお、上述した第２の実施形態については、２Ｔ／２Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリを一例として説明したが、上述した第１の実施形態と同様に１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。
また、上記図１１、図１３及び図１５Ａに示したクランプ制御信号生成回路の構成は一例であり、同様のクランプ制御信号を生成可能であれば良く、異なる論理回路を用いて構成しても良い。
以上、説明したように第２の実施形態によれば、上述した第１の実施形態により得られる効果に加え、クランプ回路の動作を制御して、例えばデータの読み出し動作でのセンスアンプ活性時やデータの書込み動作時等には、クランプ回路の動作を停止し、ビット線ＢＬｉ、／ＢＬｉと基準電位ＶＳＳとの間での電流経路を遮断することで、クランプ回路を介して不要な電流が流れることを防止し、消費電力の増加を抑制することができる。また、クランプ回路の動作を停止させることでノイズの発生等を抑制して信頼性を向上させることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
上述した第１及び第２の実施形態における強誘電体メモリでは、ビット線の電位を基準電位ＶＳＳに近づけるようにするためのクランプ回路は、１つの抵抗、あるいは１つのトランジスタを用いて構成していたが、クランプ回路を構成する抵抗あるいはトランジスタにはプロセスばらつき等による配置位置に依存した特性ばらつきが生じる場合がある。そこで、第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、上述した第１及び第２の実施形態でのクランプ回路を複数の素子により構成することで、特性ばらつきによる影響を緩和するものである。
本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリの全体構成は、上記図１に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図１６は、第３の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。なお、この図１６において、図２に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図１６において、Ｒ４、Ｒ５、Ｒ６、Ｒ７は抵抗であり、抵抗Ｒ６は抵抗Ｒ４の近傍位置（例えば、隣接する位置）に配置され、抵抗Ｒ７は抵抗Ｒ５の近傍位置（例えば、隣接する位置）に配置される。抵抗Ｒ４の一端はビット線ＢＬｉに接続され、他端は抵抗Ｒ７の一端に接続される。同様に、抵抗Ｒ５の一端はビット線／ＢＬｉに接続され、他端は抵抗Ｒ６の一端に接続される。また、抵抗Ｒ６、Ｒ７の他端は、基準電位ＶＳＳに対して接続される。ここで、抵抗Ｒ４と抵抗Ｒ６とによる抵抗値、及び抵抗Ｒ５と抵抗Ｒ７とによる抵抗値は、図２に示した抵抗Ｒ１、Ｒ２の抵抗値に相当する。
なお、上述した説明では、クランプ素子として抵抗を用いる場合を一例として示したが、クランプ素子にトランジスタを用いた場合であっても同様である。また、上述した説明では、２つのクランプ素子を用いた場合について説明したが、クランプ素子の数は任意である。また、２Ｔ／２Ｃ型メモリセルに限らず１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも同様に適用可能である。
以上、説明したように第３の実施形態によれば、近傍位置に複数のクランプ素子を配置し、図１６に示すように複数のクランプ素子を交差するように接続する。これにより、上述した第１の実施形態により得られる効果に加え、位置に依存したクランプ素子の特性ばらつきが生じた場合であっても、クランプ素子の特性を平均化し特性ばらつきの影響を緩和することができ、クランプ回路を介したビット線ＢＬｉ、／ＢＬｉと基準電位ＶＳＳとの間の抵抗値をビット線ＢＬｉ、／ＢＬｉによらずほぼ等しくすることができる。
なお、上述した第１及び第２の実施形態では、クランプ回路を抵抗、トランジスタ、あるいは抵抗とトランジスタとにより構成したが、クランプ回路として定電流源を用いても良く、コラム部の２本のビット線から等しい量の電荷をそれぞれ引くことができ、上述した第１及び第２の実施形態と同様の効果を得ることができる。また、上述した第１〜第３の実施形態では、トランジスタはすべてＮチャネルＭＯＳトランジスタを用いていたが本発明はこれに限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。第１の実施形態における強誘電体メモリは、入力されるアドレス信号をデコードするアドレスデコーダやデータバスを介してデータを入力及び出力するための入出力バッファや各制御回路等を含む周辺回路１０と複数のメモリブロック１１とを有する。
各メモリブロック１１は、複数（例えば２つ）のバンク１２−Ａ、１２−Ｂ、アドレス信号のデコード結果等に応じてワード線ＷＬを選択的に活性化するワード線駆動回路１４、及びメモリブロック１１に付随する制御回路等を含む周辺回路１７で構成される。バンク１２−Ａ、１２−Ｂは、アドレス信号のデコード結果等に応じてプレート線ＰＬ−Ａ、ＰＬ−Ｂを選択的に活性化するプレート線駆動回路１５−Ａ、１５−Ｂと複数のコラム部（以下、「コラム単位」とも称す。）１３とをそれぞれ有する。コラム部１３は、図１においては図示していないが、ワード線ＷＬ及びプレート線ＰＬに直交する方向に設けられた２本のビット線を有する。１６−Ａ、１６−Ｂは、各コラム部１３がそれぞれ有するセンスアンプ（Ｓ／Ａ）により構成されるセンスアンプ列である。
ここで、ワード線ＷＬはメモリブロック１１内のすべてのバンク１２−Ａ、１２− Ｂにて共有しメモリブロック１１毎に設けられ、プレート線ＰＬ−Ａ、ＰＬ−Ｂはバンク１２−Ａ、１２−Ｂ毎に設けられる。なお、図１においては、説明の便宜上、ワード線ＷＬ及びプレート線ＰＬ−Ａ、ＰＬ−Ｂはそれぞれ１つのみ図示しているが、ワード線ＷＬ及びプレート線ＰＬは、それぞれメモリブロック１１内、バンク１２内に複数設けられている。
図２は、コラム部１３の一例を示す回路図であり、１つのメモリセル（データ記憶の最小単位）が２つのトランジスタと２つの強誘電体キャパシタとで構成される２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型メモリセルの場合を一例として示している。
図２において、ＢＬｉ、／ＢＬｉはビット線（ビット線ＢＬｉ、／ＢＬｉは、相補データの関係）、ＷＬｊはワード線、ＰＬｊはプレート線、ＰＲＣはプリチャージ信号線、ＣＬはコラム信号線、ＤＢｉ、／ＤＢｉはデータバスに接続されるデータ信号線である。ＰＳＡ、ＮＳＡは、センスアンプ２２に接続され、センスアンプ２２が有するＰチャネルＭＯＳトランジスタ（プルアップ・トランジスタ）、ＮチャネルＭＯＳトランジスタ（プルダウン・トランジスタ）に駆動電圧を供給するための制御信号線である。なお、ワード線ＷＬｊ、プレート線ＰＬｊにおいて、ｊは添え字であり、ｊ＝１〜ｘの任意の自然数である。
コラム部１３は、複数のメモリセル２１とビット線ＢＬｉ、／ＢＬｉ間の電位を増幅するセンスアンプ２２とを有する。メモリセル２１及びセンスアンプ２２は、２本のビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。各メモリセル２１は同じ構成であるので、以下ではワード線ＷＬ１、プレート線ＰＬ１に接続されたメモリセル２１を参照して構成を説明する。
メモリセル２１は、２つのセルトランスファとしてのＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、２つの強誘電体キャパシタＣ１、Ｃ２とで構成される。トランジスタＭＮ１のソースはビット線ＢＬｉに接続され、ゲートはワード線ＷＬ１に接続される。強誘電体キャパシタＣ１の一方の電極は、トランジスタＭＮ１のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。同様に、トランジスタＭＮ２のソースはビット線／ＢＬｉに接続され、ゲートはワード線ＷＬ１に接続される。強誘電体キャパシタＣ２の一方の電極は、トランジスタＭＮ２のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。メモリセル２１は、トランジスタＭＮ１と強誘電体キャパシタＣ１との組、及びトランジスタＭＮ２と強誘電体キャパシタＣ２との組の組み合わせにより相補データの関係で１つのデータを記憶する。
ＭＮ３、ＭＮ４は、いわゆるコラムゲートとしてのＮチャネルＭＯＳトランジスタである。トランジスタＭＮ３、ＭＮ４のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースはデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ接続される。トランジスタＭＮ３、ＭＮ４のゲートはコラム信号線ＣＬに接続される。
ＭＮ５、ＭＮ６は、ＮチャネルＭＯＳトランジスタであり、トランジスタＭＮ５、ＭＮ６のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。トランジスタＭＮ５、ＭＮ６のソースは基準電位ＶＳＳ（例えば、グランド（ＧＮＤ））が供給されるノードに接続され、トランジスタＭＮ５、ＭＮ６のゲートはプリチャージ信号線ＰＲＣに接続される。なお、以下の説明では、説明の便宜上、「基準電位ＶＳＳが供給されるノードに接続される」ことを「基準電位ＶＳＳに対して接続される」と記す。
Ｒ１、Ｒ２は、等しい抵抗値を有する抵抗であり、抵抗Ｒ１、Ｒ２の一端がビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、他端が基準電位ＶＳＳに対して接続される。抵抗Ｒ１、Ｒ２は、ビット線ＢＬｉ、／ＢＬｉから電荷（電流）を引き込み、ビット線ＢＬｉ、／ＢＬｉの電位を基準電位ＶＳＳに近づけるように作用するクランプ回路をそれぞれ構成する。すなわち、抵抗Ｒ１、Ｒ２は、メモリセル２１からデータを読み出す際に、ビット線ＢＬｉ、／ＢＬｉの電位の上昇に伴う強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下を抑制するためのものである。
ここで、抵抗Ｒ１、Ｒ２は、メモリセル２１内の強誘電体キャパシタＣ１、Ｃ２から供給される電荷を過度に引き込まないように抵抗値が大きい方が望ましく、数キロオーム（例えば１ｋΩ）程度の抵抗値がより望ましい。また、抵抗Ｒ１、Ｒ２は、任意の位置でビット線ＢＬｉ、／ＢＬｉに接続すれば良いが、ビット線ＢＬｉ、／ＢＬｉにおける抵抗Ｒ１、Ｒ２とセンスアンプ２２との距離（配線長）が長い方が好ましい。
次に、動作について説明する。
第１の実施形態における強誘電体メモリでのデータの書き込み動作は従来の強誘電体メモリとほぼ同様であるので説明は省略し、データの読み出し動作のみについて説明する。
図３は、第１の実施形態における強誘電体メモリでのデータの読み出し動作を示すタイミングチャートである。なお、図３は、ワード線ＷＬ１、プレート線ＰＬ１に接続されたメモリセル２１からデータを読み出す際の動作を一例として示しており、当該メモリセル２１は“１”データを記憶している（強誘電体キャパシタＣ１、Ｃ２が“１”、“０”データをそれぞれ記憶している）ものとする。また、以下の説明では、基準電位ＶＳＳをグランドレベル（ＧＮＤ：０Ｖ）とする。
まず、図示しないチップセレクト信号が活性化されるのに応じて、プリチャージ信号線ＰＲＣの電位（プリチャージ信号）がハイレベル（電圧＋ＶＤＤ、以下、“Ｈ”と記す。）に活性化される。これにより、トランジスタＭＮ５、ＭＮ６が導通状態（オン（ＯＮ）状態）になり、ビット線ＢＬｉ、／ＢＬｉのプリチャージが行われ、ビット線ＢＬｉ、／ＢＬｉの電位がグランドレベルになる。
次に、プリチャージ信号線ＰＲＣの電位がロウレベル（グランドレベル、以下、“Ｌ”と記す。）に不活性化され、トランジスタＭＮ５、ＭＮ６が絶縁状態（オフ（ＯＦＦ）状態）になる。この状態で、ワード線ＷＬ１の電位を“Ｈ”にしてメモリセル２１内のトランジスタＭＮ１、ＭＮ２をオン状態にした後、プレート線ＰＬ１の電位を“Ｈ”にする。なお、ワード線ＷＬ１、プレート線ＰＬ１以外のワード線ＷＬｊ、プレート線ＰＬｊ（図３においては、ワード線ＷＬｘ、プレート線ＰＬｘを例示。）の電位は、“Ｌ”である。
これにより、メモリセル２１内の強誘電体キャパシタＣ１、Ｃ２は、プレート線ＰＬ１側からビット線ＢＬｉ、／ＢＬｉ側の方向に電圧が印加され、メモリセル２１から記憶しているデータが読み出される。つまり、データ（分極状態）に応じた量の電荷が強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉにそれぞれ供給され、ビット線ＢＬｉ、／ＢＬｉが充電（チャージアップ）され電位が上昇する（期間Ｔｐ）。
ここで、上述したようにビット線ＢＬｉ、／ＢＬｉに対してそれぞれ接続された強誘電体キャパシタＣ１、Ｃ２は、“１”、“０”データをそれぞれ記憶している（対応する分極状態である）。したがって、強誘電体キャパシタＣ１からビット線ＢＬｉに供給される電荷量は、強誘電体キャパシタＣ２からビット線／ＢＬｉに供給される電荷量より多く、ビット線ＢＬｉは、ビット線／ＢＬｉより電位が大きく上昇する。
また、このとき、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉに供給される電荷の一部が、抵抗Ｒ１、Ｒ２を介してグランドに対して流れ込むことで、ビット線ＢＬｉ、／ＢＬｉの容量が擬似的に大きくなる。これにより、第１の実施形態における強誘電体メモリでは、ビット線ＢＬｉ、／ＢＬｉの電位上昇に伴う強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下が抑制され、従来の強誘電体メモリと比較して、高い電圧が強誘電体キャパシタＣ１、Ｃ２に印加され、ビット線ＢＬｉ、／ＢＬｉに供給される電荷量は多くなる。
その後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されるのに応じて制御信号線ＰＳＡ、ＮＳＡの電位（制御信号ＰＳＡ、ＮＳＡ）がそれぞれ“Ｌ”、“Ｈ”になり、センスアンプ２２が活性化される。ビット線ＢＬｉ、／ＢＬｉ間の微小な電位差は、活性化されたセンスアンプ２２により増幅され、ビット線ＢＬｉ、／ＢＬｉの電位はそれぞれ“Ｈ”、“Ｌ”になる。
さらに、コラム信号線ＣＬの電位（コラム信号）が“Ｈ”に活性化されることでトランジスタＭＮ３、ＭＮ４がオン状態になり、センスアンプ２２にて増幅して得られたビット線ＢＬｉ、／ＢＬｉの電位がデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ伝達され出力される。その後、コラム信号線ＣＬの電位が“Ｌ”になり、トランジスタＭＮ３、ＭＮ４がオフ状態になる。
コラム信号線ＣＬの電位が“Ｌ”になった後、リストア動作と呼ばれる動作が行われる。ここで、リストア動作は、強誘電体メモリにおけるデータの読み出し動作が破壊読み出しであり、メモリセル（強誘電体キャパシタ）に記憶しているデータが読み出しにより消失されるので、読み出し後にデータを書き戻す動作である。例えば、データの読み出し時に分極状態が反転してしまう“１”データの書き戻しは、ビット線ＢＬｉ、／ＢＬｉの電位をデータ出力時の電位に保持し、プレート線ＰＬ１の電位を“Ｌ”にすることにより行われる。
リストア動作が終了すると、センスアンプ信号ＳＡＥが“Ｌ”になるのに応じて制御信号線ＰＳＡ、ＮＳＡの電位をそれぞれ“Ｈ”、“Ｌ”にし、センスアンプ２２を不活性化状態にする。さらに、プリチャージ信号線ＰＲＣの電位を“Ｈ”にすることによりビット線ＢＬｉ、／ＢＬｉの電位をグランドレベルにして、ワード線ＷＬ１の電位を“Ｌ”、つまりすべてのワード線ＷＬｊの電位を“Ｌ”にして読み出し動作を終了する。
上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作と、従来の強誘電体メモリでのデータの読み出し動作とを比較する。図４は、従来の強誘電体メモリでのデータの読み出し動作を示すタイミングチャートであり、上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作とは、ビット線ＢＬ、／ＢＬの電位変化が異なる。より具体的には、図３及び図４に示すタイミングチャートは、プレート線ＰＬ１を“Ｈ”にした後、センスアンプ信号ＳＡＥが“Ｈ”になりセンスアンプ２２が活性化されるまでの期間Ｔｐ（図３参照）、Ｔｃ（図４参照）におけるビット線ＢＬ、／ＢＬの電位変化が異なる。
図５Ａ、図５Ｂは、上記図４及び図３に示した期間Ｔｃ、Ｔｐにおけるビット線ＢＬ、／ＢＬの電位変化を詳細に示す図である。
図５Ａに示すように従来の強誘電体メモリでのデータの読み出し動作では、ビット線ＢＬ、／ＢＬの電位上昇に伴って強誘電体キャパシタＣ１、Ｃ２に印加される電圧は低下し、強誘電体キャパシタＣ１、Ｃ２から供給される電荷によるビット線ＢＬ、／ＢＬの電位は、電位ΔＨｃ、ΔＬｃになる。したがって、“１”データと“０”データとのデータマージンは電位差ΔＶｃとなる。
一方、図５Ｂに示すように第１の実施形態における強誘電体メモリでのデータの読み出し動作では、ビット線ＢＬ、／ＢＬの電荷が抵抗Ｒ１、Ｒ２を介してグランドに対して流れ込むことにより、ビット線ＢＬ、／ＢＬの容量が擬似的に大きくなり、従来に比べて強誘電体キャパシタＣ１、Ｃ２に印加される電圧の低下が抑制される。つまり、抵抗Ｒ１、Ｒ２により構成されるクランプ回路でビット線ＢＬ、／ＢＬをクランプすることにより、強誘電体キャパシタＣ１、Ｃ２に印加される電圧が高くなり、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬ、／ＢＬに電荷を供給する効率が良くなる。
これにより、第１の実施形態における強誘電体メモリでは、強誘電体キャパシタＣ１から供給される電荷によるビット線ＢＬの電位は電位ΔＨｃより高くなり、強誘電体キャパシタＣ２から供給される電荷によるビット線／ＢＬの電位は電位ΔＬｃより低くなる。したがって、“１”データと“０”データとのデータマージンは、電位差ΔＶｐとなり従来の電位差ΔＶｃより大きくなる。
図６は、上記図３に示した第１の実施形態における強誘電体メモリのデータ読み出し動作での強誘電体キャパシタＣ１、Ｃ２の分極電荷量の変化を示す図である。図６において、横軸は強誘電体キャパシタに印加される電圧であり、縦軸は分極電荷量である。
なお、図６では、比較を行うために従来の強誘電体メモリのデータ読み出し動作での強誘電体キャパシタの分極電荷量の変化も図１及び図２にて付した符号と同一の符号を付し図示している。
データ読み出し動作において、ワード線ＷＬ１の電位を“Ｈ”にするとともにプレート線ＰＬ１の電位を“Ｈ”（＋ＶＤＤ）にすると、プレート線ＰＬ１の電位とビット線ＢＬ、／ＢＬの電位との電位差が強誘電体キャパシタＣ１、Ｃ２にそれぞれ印加される。これにより、各データ点は、図６に矢印で示すようにヒステリシス曲線上を印加電圧値が増加する方向に移動し、強誘電体キャパシタＣ１、Ｃ２から印加電圧に応じて電荷が供給される。
ここで、第１の実施形態における強誘電体メモリにおいては、ビット線ＢＬ、／ＢＬの電荷がグランドに対して接続された抵抗Ｒ１、Ｒ２を介して引き抜かれることで、ビット線ＢＬ、／ＢＬの容量が擬似的に大きくなる。ビット線ＢＬの擬似的な容量を負荷容量とする線ＬＰ１、ＬＰ２は、線ＬＣ１、ＬＣ２より傾きの絶対値がそれぞれ大きくなる。これにより、線ＬＰ１（基準点は点Ｐ７）とヒステリシス曲線との交点である“１”データを読み出す時の動作点Ｐ９、及び線ＬＰ２（基準点は点Ｐ８）とヒステリシス曲線との交点である“０”データを読み出す時の動作点Ｐ１０は、従来の動作点Ｐ５、Ｐ６に比べて印加電圧が増加する側に変化する。
つまり、“１”データが記憶されている強誘電体キャパシタＣ１からはさらに電荷を引き出せるようになる。一方、図６からわかるように、“０”データが記憶されている強誘電体キャパシタＣ２は既に十分な電圧が印加されており、ビット線／ＢＬから電荷を引き抜くことにより強誘電体キャパシタＣ２からさらに引き出せる電荷量は、強誘電体キャパシタＣ１に比較して少ない。しかし、動作点Ｐ９、Ｐ１０に示される変化によるビット線ＢＬ、／ＢＬの電位変化は、図５Ｂに示したように“１”データに対応したビット線ＢＬの電位が増加し、“０”データに対応したビット線／ＢＬの電位が減少する傾向を示すので、“１”データと“０”データとのデータマージンＤＭＰは、従来のデータマージンＤＭＣに比べ大きくなる。
なお、上述した説明では、２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型メモリセルにより構成されたコラム部１３を有する強誘電体メモリを一例として説明したが、本発明は図７に示すように１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。１Ｔ／１Ｃ型メモリセルは、１つのトランジスタと１つの強誘電体キャパシタとで１つのメモリセルが構成される。
図７は、第１の実施形態における強誘電体メモリのコラム部１３の他の例を示す回路図である。
図７において、ＢＬＡ、ＢＬＢは第１及び第２のビット線、ＷＬｊＡ、ＷＬｊＢは第１及び第２のワード線、ＰＬｊはプレート線（ｊは添え字であり、ｊ＝１〜ｘの任意の自然数）、ＲＷＬＡ、ＲＷＬＢは第１及び第２のリファレンスワード線、ＲＰＬはリファレンスプレート線、ＤＢＡ、ＤＢＢは第１及び第２のデータ信号線である。ＰＲＣ、ＣＬ、ＰＳＡ、ＮＳＡは、上記図２に示したプリチャージ信号線、コラム信号線、制御信号線に対応する。
図７に示すコラム部１３は、複数のメモリセル７１、７１’、リファレンス電位を出力するためのリファレンスセル７２、７２’、及びビット線ＢＬＡ、ＢＬＢ間の電位差を増幅するセンスアンプ７３を有する。メモリセル７１（７１’）は、ビット線ＢＬＡ（ＢＬＢ）、ワード線ＷＬｊＡ（ＷＬｊＢ）及びプレート線ＰＬｊに接続され、リファレンスセル７２（７２’）は、ビット線ＢＬＡ（ＢＬＢ）、リファレンスワード線ＲＷＬＡ（ＲＷＬＢ）及びリファレンスプレート線ＲＰＬに接続される。
メモリセル７１、７１’の構成について説明する。以下では、第１のワード線ＷＬ１Ａ、プレート線ＰＬ１に接続されたメモリセル７１、及び第２のワード線ＷＬ１Ｂ、プレート線ＰＬ１に接続されたメモリセル７１’を参照して構成を説明するが、他のメモリセル７１、７１’についても構成はそれぞれ同様である。
メモリセル７１は、セルトランスファとしてのＮチャネルＭＯＳトランジスタＭＮ７１と、強誘電体キャパシタＣ７１とで構成される。トランジスタＭＮ７１のソースは第１のビット線ＢＬＡに接続され、ゲートは第１のワード線ＷＬ１Ａに接続される。強誘電体キャパシタＣ７１の一方の電極は、トランジスタＭＮ７１のドレインに接続され、他方の電極はプレート線ＰＬ１に接続される。メモリセル７１’は、ＮチャネルＭＯＳトランジスタＭＮ７２と強誘電体キャパシタＣ７２とで構成され、第２のビット線ＢＬＢ及び第２のワード線ＷＬ１Ｂに接続される点のみ異なるだけでメモリセル７１と同様である。
次に、リファレンスセル７２、７２’の構成について説明する。
リファレンスセル７２、７２’は、セルトランスファとしての１つのＮチャネルＭＯＳトランジスタＭＮ７３、ＭＮ７４と、１つの強誘電体キャパシタＣ７３、Ｃ７４とでそれぞれ構成される。トランジスタＭＮ７３のソースは第１のビット線ＢＬＡに接続され、ゲートは第１のリファレンスワード線ＲＷＬＡに接続される。強誘電体キャパシタＣ７３の一方の電極は、トランジスタＭＮ７３のドレインに接続され、他方の電極はリファレンスプレート線ＲＰＬに接続される。メモリセル７２’は、第２のビット線ＢＬＢ及び第２のリファレンスワード線ＲＷＬＢに接続される点のみ異なるだけでリファレンスセル７２と同様である。
ＮチャネルＭＯＳトランジスタＭＮ７５、ＭＮ７６、ＭＮ７７、ＭＮ７８、及び抵抗Ｒ７１、Ｒ７２は、図２に示したトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、及び抵抗Ｒ１、Ｒ２にそれぞれ対応するものであるので説明は省略する。
図８は、図７に示した強誘電体メモリでのデータの読み出し動作を示すタイミングチャートである。図７に示したような１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作は、以下に説明する相違点（読み出し動作時に駆動制御するワード線（リファレンスワード線）及びプレート線（リファレンスプレート線））について異なるだけで、上記図４に示した２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作と動作及び原理は同様であるので説明は省略する。
２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作と、１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作との相違点について説明する。上記図４に示した２Ｔ／２Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作では、１組のワード線ＷＬｊとプレート線ＰＬｊとを駆動制御していた。それに対して、図７に示したような１Ｔ／１Ｃ型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作では、図８に示すように１組のワード線ＷＬｊＡ、ＷＬｊＢとプレート線ＰＬｊ、リファレンスワード線ＲＷＬＡ、ＲＷＬＢとリファレンスプレート線ＲＰＬとを駆動制御する。具体的には、１組のワード線ＷＬｊＡとプレート線ＰＬｊとを駆動制御するときには、リファレンスワード線ＲＷＬＢとリファレンスプレート線ＲＰＬとを駆動制御し、１組のワード線ＷＬｊＢとプレート線ＰＬｊとを駆動制御するときには、リファレンスワード線ＲＷＬＡとリファレンスプレート線ＲＰＬとを駆動制御する。
以上、詳しく説明したように第１の実施形態によれば、強誘電体メモリにて、基準電位ＶＳＳに対して一端が接続された抵抗Ｒ１、Ｒ２により構成されるクランプ回路をビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に接続ことで、データの読み出し動作において、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に供給された電荷の一部が抵抗Ｒ１、Ｒ２を介して基準電位が供給されるノードに対して流れ込む。これにより、ビット線の容量が擬似的に大きくなり、強誘電体キャパシタＣ１、Ｃ２から効率よく電荷を引き出してビット線の電位を生成することができ、従来と比較して“１”データに対応するビット線の電位が高くなり、“０”データに対応するビット線の電位が低くなるのでビット線間で大きな電位差を得ることができる。したがって、従来と比較してデータマージンが大きくなり、データの誤センシング等の発生を抑制するとともに、デバイスの寿命を長くすることができる。
また、第１の実施形態によれば、データの読み出し動作時に、ビット線の容量と強誘電体キャパシタの容量との割合がビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）に現れる電位に対して与える影響は小さくなるので、１つのビット線に接続されるメモリセルの数、ワード線の数を任意に選択することができ、強誘電体メモリにおけるブロック構成（メモリセル構成等）の自由度が高くなる。
さらに、“０”データに対応するビット線は、クランプ回路により常に基準電位ＶＳＳ側に放電されているので、センスアンプ２２のセンス動作中に起こる基準電位ＶＳＳ側への電荷の集中によるセンスアンプ２２の電源ラインの影響による回路動作の不安定性を抑制することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
上述した第１の実施形態における強誘電体メモリは、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）と基準電位ＶＳＳとの間がクランプ回路を介して定常的に導通状態になり、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）の電位を常に基準電位ＶＳＳに近づけるように構成している。したがって、例えばデータの読み出し動作におけるセンスアンプの活性時やデータの書き込み動作時等においても、ビット線ＢＬｉ、／ＢＬｉ（ＢＬＡ、ＢＬＢ）の電位が基準電位ＶＳＳとは異なるためにクランプ回路を介して電流が流れてしまい、電力を浪費してしまう。
そこで、以下に説明する本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリは、強誘電体メモリにおける動作状態に応じてクランプ回路の動作を制御して不要な電流が供給されるのを防止し、消費電力の増加を抑制するものである。
本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリの全体構成は、上記図１に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図９は、第２の実施形態における強誘電体メモリのコラム部１３’の一例を示す回路図である。なお、この図９において、図２に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図９において、ＭＮ７、ＭＮ８はＮチャネルＭＯＳトランジスタであり、トランジスタＭＮ７、ＭＮ８のドレインは、ビット線ＢＬｉ、／ＢＬｉにそれぞれ接続される。また、トランジスタＭＮ７、ＭＮ８のソースは、基準電位ＶＳＳ（例えば、グランド（ＧＮＤ））に対して接続され、ゲートはクランプ制御信号線ＣＬＡＭＰに接続される。
また、トランジスタＭＮ７、ＭＮ８は、他のトランジスタＭＮ１〜ＭＮ６等とは構造が異なり、例えばチャネル長（ゲート長）を大きくしたり、チャネル幅（ゲート幅）を小さくしたりすることにより、上記図２に示した抵抗Ｒ１、Ｒ２の抵抗値に相当するオン抵抗を有する。つまり、トランジスタＭＮ７、ＭＮ８は、オン・オフ制御可能なスイッチング機能を有するクランプ回路を構成する。
なお、上記図９においては、１つのトランジスタＭＮ７、ＭＮ８によりスイッチング機能を有するクランプ回路をそれぞれ構成しているが、例えば図１０に示すようにスイッチ同路としての１つのＮチャネルＭＯＳトランジスタＭＮ９と、クランプ回路としての１つの抵抗Ｒ３との組によりスイッチング機能を有するクランプ回路を構成しても良い。
トランジスタＭＮ９のドレインは、ビット線ＢＬｉ（／ＢＬｉ）に接続され、ゲートはクランプ制御信号線ＣＬＡＭＰに接続される。抵抗Ｒ３は図２に示した抵抗Ｒ１（Ｒ２）に対応するものであり、一端がトランジスタＭＮ９のソースに接続され、他端が基準電位ＶＳＳに対して接続される。上記図１０に示すように構成した場合には、トランジスタＭＮ９は、例えば他のトランジスタＭＮ１〜ＭＮ６と同じ構造のトランジスタを用いることができる。
次に、図９、図１０に示したスイッチング機能を有するクランプ回路の制御及び第２の実施形態における強誘電体メモリの動作について説明する。なお、以下の説明では、センスアンプ活性時にクランプ回路の動作を停止する場合、データの書き込み動作時にクランプ回路の動作を停止する場合、及びセンスアンプ活性時とデータの書き込み動作時との双方でクランプ回路の動作を停止する場合について説明する。また、説明の便宜上、図９を参照して動作を説明する。
＜センスアンプ活性時にクランプ回路の動作を停止する場合＞
図１１は、センスアンプ活性時にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１１において、１１１〜１１６は入力された信号を反転して出力するインバータである。インバータ１１１、１１２、１１３は縦続接続され、センスアンプ信号ＳＡＥがインバータ１１１に入力され、演算結果が制御信号ＰＳＡとしてインバータ１１３から出力される。同様に、インバータ１１４、１１５は縦続接続され、センスアンプ信号ＳＡＥがインバータ１１４に入力され、演算結果が制御信号ＮＳＡとしてインバータ１１５から出力される。インバータ１１６は、センスアンプ信号ＳＡＥが入力され、演算結果をクランプ制御信号ＣＬＡＭＰとして出力する。
すなわち、図１１に示したクランプ制御信号生成回路は、センスアンプ信号ＳＡＥと同相である制御信号ＰＳＡ及びクランプ制御信号ＣＬＡＭＰを出力し、センスアンプ信号ＳＡＥに対して逆相である制御信号ＮＳＡを出力する。
図１２は、図１１に示したクランプ制御信号生成回路を備えた強誘電体メモリでのデータの読み出し動作を示すタイミングチャートであり、クランプ回路の制御（クランプ制御信号線ＣＬＡＭＰの電位：クランプ制御信号）を除き、上記図３に示した第１の実施形態における強誘電体メモリでのデータの読み出し動作と同じである。
図１２に示すようにデータの読み出し動作において、読み出し動作を開始した後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されセンスアンプ２２が活性化されるまではクランプ制御信号線ＣＬＡＭＰの電位は“Ｈ”である。したがって、クランプ回路が有するトランジスタＭＮ７、ＭＮ８はそれぞれオン状態であり、クランプ回路はビット線ＢＬ、／ＢＬの電位を基準電位ＶＳＳに近づけるように作用する。
その後、センスアンプ信号ＳＡＥが“Ｈ”に活性化されると、クランプ制御信号線ＣＬＡＭＰの電位は“Ｌ”に変化する。クランプ制御信号線ＣＬＡＭＰの電位が“Ｌ”になることでトランジスタＭＮ７、ＭＮ８はオフ状態になり、クランプ回路を介したビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間での電流経路が遮断される（クランプ回路の動作停止）。
これにより、センスアンプ２２の活性時には、クランプ回路を介して不要な電流が供給されることを防止し、センスアンプ２２内のＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通する（電荷がリークする）ことを防止することができる。また、ビット線ＢＬ、／ＢＬの電位を電圧ＶＤＤに到達させることが可能になり、強誘電体キャパシタに対して十分な電圧を印加することができる。
＜データの書き込み動作時にクランプ回路の動作を停止する場合＞
図１３は、データの書き込み動作時（図示しないライトアンプの活性時）にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１３において、１３１、１３２はインバータである。インバータ１３１、１３２は縦続接続され、ライトイネーブル信号ＷＥがインバータ１３１に入力され、演算結果がクランプ制御信号ＣＬＡＭＰとしてインバータ１３２から出力される。つまり、図１３に示したクランプ制御信号生成回路は、ライトイネーブル信号ＷＥと同相であるクランプ制御信号ＣＬＡＭＰを出力する。
図１４は、図１３に示したクランプ制御信号生成回路を備えた強誘電体メモリでのデータの書き込み動作を示すタイミングチャートである。
外部からのデータの書き込み要求により、図示しないチップセレクト信号が活性化されるのに応じて、ライトイネーブル信号ＷＥが“Ｌ”に活性化される。これにより、クランプ制御信号線ＣＬＡＭＰの電位は“Ｈ”から“Ｌ”に変化し、トランジスタＭＮ７、ＭＮ８はオフ状態になり、クランプ回路を介したビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間での電流経路が遮断される（クランプ回路の動作停止）。
続いて、プリチャージ信号線ＰＲＣの電位が“Ｌ”に不活性化され、データの書き込みが実行される。なお、データの書き込みについては、図１４に示すように従来の強誘電体メモリと同様であるので説明は省略する。
その後、データの書き込みが終了し、ライトイネーブル信号ＷＥが“Ｌ”から“Ｈ”に不活性化されると、クランプ制御信号線ＣＬＡＭＰの電位は“Ｌ”から“Ｈ”に変化する。これにより、トランジスタＭＮ７、ＭＮ８はオン状態になり、ビット線ＢＬ、／ＢＬと基準電位ＶＳＳとの間がクランプ回路を介して導通状態になる。
このようにして、データの書き込み動作時には、クランプ回路を介して不要な電流が供給されることを防止し、図示しないライトアンプが有するＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通する（電荷がリークする）ことを防止することができる。
＜センスアンプ活性時及びデータの書き込み動作時にクランプ回路の動作を停止する場合＞
図１５Ａは、センスアンプ活性時及びデータの書き込み動作時にクランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である。
図１５Ａにおいて、１５１〜１５６、１５８はインバータであり、１５７は否定論理積演算回路（ＮＡＮＤ）回路である。図１１に示したクランプ制御信号生成回路と同様に、インバータ１５１、１５２、１５３は縦続接続され、入力されるセンスアンプ信号ＳＡＥと逆相の信号を制御信号ＰＳＡとして出力し、またインバータ１５４、１５５は縦続接続され、入力されるセンスアンプ信号ＳＡＥと同相の信号を制御信号ＮＳＡとして出力する。
ＮＡＮＤ回路１５７の一方の入力には、センスアンプ信号ＳＡＥが入力されるインバータ１５６の出力が入力され、他方の入力にはライトイネーブル信号ＷＥが入力される。また、ＮＡＮＤ回路１５７での演算結果であるＮＡＮＤ回路１５７の出力がインバータ１５８に入力され、演算結果がクランプ制御信号ＣＬＡＭＰとしてインバータ１５８から出力される。
したがって、図１５Ｂに示すようにセンスアンプ活性時（センスアンプ信号ＳＡＥが“Ｈ”のとき）には、インバータ１５６の出力が“Ｌ”になることでＮＡＮＤ回路１５７の出力が“Ｈ”になる。これにより、インバータ１５８から出力されるクランプ制御信号ＣＬＡＭＰは“Ｌ”になる。
また、図１５Ｃに示すようにデータの書き込み動作時（ライトイネーブル信号ＷＥが“Ｌ”のとき）には、ＮＡＮＤ回路１５７の一方の入力が“Ｌ”であるので出力は“Ｈ”になり、インバータ１５８から出力されるクランプ制御信号ＣＬＡＭＰは“Ｌ”になる。
これにより、センスアンプ２２の活性時及びデータの書き込み動作時には、クランプ回路を介して不要な電流が供給されることを防止することができる。したがって、センスアンプ２２の活性時にセンスアンプ２２内のＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通することを防止することができるとともに、図示しないライトアンプが有するＰチャネルＭＯＳトランジスタから基準電位ＶＳＳに電流が貫通することを防止することができる。
なお、上述した第２の実施形態については、２Ｔ／２Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリを一例として説明したが、上述した第１の実施形態と同様に１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。
また、上記図１１、図１３及び図１５Ａに示したクランプ制御信号生成回路の構成は一例であり、同様のクランプ制御信号を生成可能であれば良く、異なる論理回路を用いて構成しても良い。
以上、説明したように第２の実施形態によれば、上述した第１の実施形態により得られる効果に加え、クランプ回路の動作を制御して、例えばデータの読み出し動作でのセンスアンプ活性時やデータの書込み動作時等には、クランプ回路の動作を停止し、ビット線ＢＬｉ、／ＢＬｉと基準電位ＶＳＳとの間での電流経路を遮断することで、クランプ回路を介して不要な電流が流れることを防止し、消費電力の増加を抑制することができる。また、クランプ回路の動作を停止させることでノイズの発生等を抑制して信頼性を向上させることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
上述した第１及び第２の実施形態における強誘電体メモリでは、ビット線の電位を基準電位ＶＳＳに近づけるようにするためのクランプ回路は、１つの抵抗、あるいは１つのトランジスタを用いて構成していたが、クランプ回路を構成する抵抗あるいはトランジスタにはプロセスばらつき等による配置位置に依存した特性ばらつきが生じる場合がある。そこで、第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、上述した第１及び第２の実施形態でのクランプ回路を複数の素子により構成することで、特性ばらつきによる影響を緩和するものである。
本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリの全体構成は、上記図１に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図１６は、第３の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。なお、この図１６において、図２に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図１６において、Ｒ４、Ｒ５、Ｒ６、Ｒ７は抵抗であり、抵抗Ｒ６は抵抗Ｒ４の近傍位置（例えば、隣接する位置）に配置され、抵抗Ｒ７は抵抗Ｒ５の近傍位置（例えば、隣接する位置）に配置される。抵抗Ｒ４の一端はビット線ＢＬｉに接続され、他端は抵抗Ｒ７の一端に接続される。同様に、抵抗Ｒ５の一端はビット線／ＢＬｉに接続され、他端は抵抗Ｒ６の一端に接続される。また、抵抗Ｒ６、Ｒ７の他端は、基準電位ＶＳＳに対して接続される。ここで、抵抗Ｒ４と抵抗Ｒ６とによる抵抗値、及び抵抗Ｒ５と抵抗Ｒ７とによる抵抗値は、図２に示した抵抗Ｒ１、Ｒ２の抵抗値に相当する。
なお、上述した説明では、クランプ素子として抵抗を用いる場合を一例として示したが、クランプ素子にトランジスタを用いた場合であっても同様である。また、上述した説明では、２つのクランプ素子を用いた場合について説明したが、クランプ素子の数は任意である。また、２Ｔ／２Ｃ型メモリセルに限らず１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも同様に適用可能である。
以上、説明したように第３の実施形態によれば、近傍位置に複数のクランプ素子を配置し、図１６に示すように複数のクランプ素子を交差するように接続する。これにより、上述した第１の実施形態により得られる効果に加え、位置に依存したクランプ素子の特性ばらつきが生じた場合であっても、クランプ素子の特性を平均化し特性ばらつきの影響を緩和することができ、クランプ回路を介したビット線ＢＬｉ、／ＢＬｉと基準電位ＶＳＳとの間の抵抗値をビット線ＢＬｉ、／ＢＬｉによらずほぼ等しくすることができる。
なお、上述した第１及び第２の実施形態では、クランプ回路を抵抗、トランジスタ、あるいは抵抗とトランジスタとにより構成したが、クランプ回路として定電流源を用いても良く、コラム部の２本のビット線から等しい量の電荷をそれぞれ引くことができ、上述した第１及び第２の実施形態と同様の効果を得ることができる。また、上述した第１〜第３の実施形態では、トランジスタはすべてＮチャネルＭＯＳトランジスタを用いていたが本発明はこれに限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上のように、本発明によれば、強誘電体キャパシタを有するメモリセルが複数のワード線及びそれに隣接するプレート線の組とビット線との交差部に設けられた半導体記憶装置にて、上記ビット線と基準電位が供給されるノードとの間にクランプ回路をそれぞれ接続する。これにより、強誘電体キャパシタからビット線に供給された電荷がクランプ回路により引き抜かれ、ビット線の容量が擬似的に大きくなり、強誘電体キャパシタからビット線に効率良く電荷を供給することができる。したがって、データの読み出し動作にて、大きなビット線間の電位差が得ることができ、従来と比較してデータマージンが大きくなり、データの誤センシング等の発生を抑制するとともに、デバイスの寿命を長くすることができる。
Claims (12)
- 複数のワード線と、
上記ワード線にそれぞれ隣接して設けたプレート線と、
上記ワード線及びプレート線に対して直交する方向に設けた複数のビット線と、
上記ワード線及びプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、
上記ビット線と基準電位が供給されるノードとの間にそれぞれ接続され、上記ビット線を基準電位が供給されるノードに接続するクランプ回路とを備え、
上記クランプ回路は、複数のクランプ素子をそれぞれ有し、１対の上記ビット線に対応するクランプ回路間で、上記複数のクランプ素子を交差するように接続することを特徴とする半導体記憶装置。 - 複数のワード線と、
上記ワード線にそれぞれ隣接して設けたプレート線と、
上記ワード線及びプレート線に対して直交する方向に設けた複数のビット線と、
上記ワード線及びプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、
上記ビット線と基準電位が供給されるノードとの間にそれぞれ接続され、上記ビット線を基準電位が供給されるノードに接続するクランプ回路とを備え、
上記クランプ回路は、２つのクランプ素子をそれぞれ有し、１対のビット線にそれぞれ接続された第１のクランプ回路及び第２のクランプ回路にて、上記第１のクランプ回路の第１のクランプ素子と上記第２のクランプ回路の第２のクランプ素子とを接続し、上記第２のクランプ回路の第１のクランプ素子と上記第１のクランプ回路の第２のクランプ素子とを接続することを特徴とする半導体記憶装置。 - 上記メモリセルは、１つのトランジスタと１つの強誘電体キャパシタとをそれぞれ有することを特徴とする請求項１又は２に記載の半導体記憶装置。
- 上記メモリセルは、２つのトランジスタと２つの強誘電体キャパシタとをそれぞれ有し、上記ワード線及びプレート線の組と１対の上記ビット線との交差部に設けられることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 上記クランプ回路は、一端が上記ビット線に接続され、他端が上記基準電位が供給されるノードに接続された抵抗であることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
- 上記クランプ回路は、上記ビット線と上記基準電位が供給されるノードとの間を電気的に接続するか否かを制御するスイッチング機能を有することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
- 上記クランプ回路は、ドレインが上記ビット線に接続され、ゲートが制御信号線に接続されたトランジスタと、当該トランジスタのソースに一端が接続され、他端が上記基準電位が供給されるノードに接続された抵抗とを有することを特徴とする請求項６に記載の半導体記憶装置。
- 上記クランプ回路は、上記ビット線間の電位差を増幅するためのセンスアンプが活性化しているときには、上記ビット線と上記基準電位が供給されるノードとの間を絶縁することを特徴とする請求項６に記載の半導体記憶装置。
- 上記クランプ回路は、データの書込み動作時には、上記ビット線と上記基準電位が供給されるノードとの間を絶縁することを特徴とする請求項６に記載の半導体記憶装置。
- 上記クランプ回路は、上記ビット線間の電位差を増幅するためのセンスアンプが活性化しているとき及びデータの書込み動作時には、上記ビット線と上記基準電位が供給されるノードとの間を絶縁することを特徴とする請求項６に記載の半導体記憶装置。
- 上記基準電位はグランドレベルであることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 上記クランプ回路は、定電流源回路であることを特徴とする請求項１又は２に記載の半導体記憶装置。
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