CN1695200A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体存储装置。在将具有铁电体电容的存储单元设置于由多个字线和与其相邻的板极线组成的组与位线的交叉部上的半导体存储装置中，通过在所述位线和被供给有基准电位的节点之间分别连接箝位电路，使得从铁电体电容供给位线的电荷被箝位电路抽出，以此来模拟增大位线的电容。从而，改善了在数据的读出动作时与铁电体电容存储的数据对应的位线的电位变化量，可得到位线间的大电位差。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其适用于在存储单元中使用了铁电体电容的铁电体存储器中。

背景技术

近年来，随着便携机器的普及，即使不供给电源也能够保持所存储的数据的非易失性存储器，作为取代如果不持续供给电源则存储于存储器的数据就会消失的DRAM(动态随机存储器)和SRAM(静态随机存储器)等易失性存储器而倍受关注。虽然EPROM(可擦写只读存储器)和闪存(Flash)等作为非易失性存储器已经被广泛使用，但由于都在写入数据时需要很多时间，所以在作为可读写存储器来使用时受到限制。

与此相比，在存储单元中使用了铁电体的铁电体存储器，不仅能够以与现有的SRAM同等的速度读写数据，而且具有存储数据的非易失性。铁电体存储器的存储单元与DRAM具有相同的结构，在用于保持数据的电容器部分使用铁电体(铁电体电容)。具体地说，铁电体电容的一侧的电极经由将栅极连接于字线的MOS晶体管与位线连接，另一侧的电极与板极线连接。

图17是表示铁电体电容的迟滞特性的图。横轴是施加到铁电体电容的电压(以下，简称“施加电压”。)，把板极线侧的电极电位比位线侧的电极电位高的情况作为正(以下也一样)。另外，纵轴是极化电荷量，随着施加电压的变化，沿着迟滞回线移动时的起点和终点的差，就是从铁电体电容供给的电荷量。

在图17中，若施加电压的变化为0V→+VDD(电源电压)→0V→-VDD→0V，则极化电荷的变化为点P1→点P2→点P3→点P4→点P1。如图17所示，在迟滞回线上，即使施加电压为0V，也存在具有残留极化且极化方向不同的两个稳定点P1、P3。铁电体存储器通过使该点P1、P3与数据“1”、“0”分别对应，来存储数据并且能够使所存储的数据具有非易失性。

铁电体存储器，根据图17所示的铁电体的特性向铁电体电容施加规定的电压，进行针对存储单元的写入和读出。

关于向存储单元的数据写入，在写入数据“1”的情况下，例如通过使位线的电位为+VDD，板极线的电位为0V，向铁电体电容施加-VDD的电压。在写入数据“0”的情况下，例如通过使位线的电位为0V，板极线的电位为+VDD，向铁电体电容施加+VDD的电压。

在从存储单元读出所存储的(写入的)数据时，有多种向铁电体电容施加电压的方法。现在从存储单元的数据读出一般采用的是例如通过使位线为0V后成为高阻(空浮)状态，使板极线的电位为+VDD，从板极线侧至位线侧的方向向铁电体电容施加电压。

这样，从存储单元读出的数据，作为某种程度的电位出现在位线上，通过读出放大器等放大输出。参照图18说明对应于读出的数据而出现在位线上的电位。在图18中，横轴是施加于铁电体电容的电压，纵轴是极化电荷量。

如果使位线为高阻状态，并使板极线的电位为+VDD，则铁电体电容被施加了板极线的电位和位线的电位的电位差。由此，各数据点如图18的箭头所示，在迟滞回线上向着施加电压增加的方向(在图18中是向右)移动，在与最终施加到铁电体电容的电压值对应的位置停止。该停止位置处的极化电荷量和施加电压前的极化电荷量的差，是读出动作时从铁电体电容(存储单元)供给(流入)的电荷量。

进行读出动作时出现于位线上的电位，是将从铁电体电容供给的电荷按照位线的电容和铁电体电容的电容的比例进行分割的结果而得到的。通过图18可知，数据为“1”时，从铁电体电容供给的电荷量多，位线的电位变化大。

另外，在图18中，迟滞回线上的点P5、P6是分别读出数据“1”、“0”时的动作点，与点P5、P6对应的电压值的差成为数据“1”和数据“0”的数据边缘(读出边缘)DMC。点P5是以点P1处的极化电荷量且施加于板极线的电压+VDD对应的点P7为基准点、以位线的电容为负载电容的线(负载曲线)LC1和迟滞回线的交点。同样，点P6是以点P3处的极化电荷量且施加于板极线的电压+VDD对应的点P8为基准点，以位线的电容为负载电容的线LC2和迟滞回线的交点。

在如上所述的现有的铁电体存储器中，进行数据读出动作时施加于铁电体电容的电压和出现于位线的电位等，根据位线的电容和铁电体电容的电容的比例以及从铁电体电容供给的电荷量决定。

因此，在铁电体存储器的存储单元结构等，有可能出现这样的问题：相对自由度低、根据设计规格所决定的字线的数目，即连接到一个位线上的存储单元的个数，位线的电容和铁电体电容的电容不成适当的比例。其结果，在进行数据读出时形成不能向铁电体电容施加足够的电压的状态，由于来自铁电体电容的电荷供给不充分，所以导致位线的电位变化小，发生读出数据的误读出等。

另外，随着重写次数的增加铁电体存储器的分极电荷量减少(劣化)，数据边缘减小。因此，以往技术的铁电体电容如果位线的电容和铁电体电容的容量比例不合适，则数据边缘变小，具有设备寿命变短的倾向。

特开2002-74939号公报公开了为了通过抑制如上所述的误读出等来正确地进行读出，在进行读出时，通过控制驱动放大器内的电路来改善出现在位线上的电位的技术。

另外，根据上面的图17、18所示的铁电体电容的迟滞回线可知，从铁电体电容供给的电荷量依赖于施加于铁电体电容的电压。因此，在从存储单元进行数据的读出时优选向铁电体电容施加尽可能大的电压。

例如，通过将位线连接到地使位线的电位持续保持为接地电平(0V)，使字线的电位为+VDD，可以从铁电体电容完全引出电荷(使供给)。可是，由于从铁电体电容供给的全部电荷都流入地，导致不能输出存储于铁电体电容的数据(信息)。

因此，为了向铁电体电容施加大的电压，必须使位线的容量变大。可是，如果为了增加位线的容量例如将无效电容附加到位线上，虽然能够在进行读出时向铁电体电容施加足够大的电压，使得从铁电体电容供给的电荷量增多，但由于位线的容量也变大，所以几乎得不到位线电位的提升(改善数据边缘)效果。

而且，如果将无效电容附加到位线上，则在通过读出放大器进行位线的电位的放大时和通过写入放大器向存储单元进行数据写入时，对无效电容的容量也必须进行充放电，从而导致增加消耗电力。

专利文献1

特开2002-74939号公报

发明内容

本发明就是鉴于上述情况而提出的，本发明的目的是提供一种半导体存储装置，在数据的读出动作中，改善与铁电体电容存储的数据对应的位线的电位变化量，在位线间形成的大电位差。

本发明的半导体存储装置具有：由多个字线和板极线组成的组；多个位线；设置于所述字线和板极线的组与所述位线的交叉部上，并具有铁电体电容的存储单元；和箝位电路，把所述位线连接在通过所述箝位电路供给有基准电位的节点上。

根据如上所述构成的本发明，在读出数据时，从铁电体电容供给给位线的电荷通过箝位电路被抽出，使得位线的电容模拟地增大。由此，与以往相比，通过向铁电体电容施加高电压，可以从铁电体电容高效地供给电荷，改善与数据对应的位线的电位变化。

附图说明

图1是表示本发明实施方式1的应用于半导体存储装置的铁电体存储器的一个构成例的方框图。

图2是表示实施方式1的铁电体存储器的列部的一例的电路图。

图3是表示在实施方式1的铁电体存储器进行数据读出动作时的时序图。

图4是表示在现有的铁电体存储器进行数据读出动作时的时序图。

图5A、图5B是分别表示实施方式1的铁电体存储器和现有的铁电体存储器中的位线的电位变化的图。

图6是表示实施方式1的铁电体存储器的数据读出动作中的铁电体电容的极化电荷量的变化的图。

图7是表示实施方式1的铁电体存储器的列部的其他例的电路图。

图8是表示图7所示的在铁电体存储器中进行的数据读出动作的时序图。

图9是表示本发明实施方式2的铁电体存储器的列部的一例的电路图。

图10是表示实施方式2的箝位电路的其他例的电路图。

图11是表示箝位控制信号生成电路的一例的电路图。

图12是表示具有图11所示的箝位控制信号生成电路的铁电体存储器的数据读出动作的时序图。

图13是表示箝位控制信号生成电路的其他例的电路图。

图14是表示具有图13所示的箝位控制信号生成电路的铁电体存储器的数据读出动作的时序图。

图15A是表示箝位控制信号生成电路的其他例的电路图。

图15B、图15C是表示通过图15A所示的箝位控制信号生成电路生成的箝位信号的图。

图16是表示本发明实施方式3的铁电体存储器的列部的一例的电路图。

图17是表示铁电体电容的迟滞特性的图。

图18是表示在现有的铁电体存储器中进行数据读出动作时的铁电体电容的极化电荷量的变化的图。

具体实施方式

下面，根据附图说明本发明的一个实施方式。

[实施方式1]

图1是表示本发明实施方式1的应用于半导体存储装置的铁电体存储器的一个构成例的方框图。实施方式1的铁电体存储器，具有外围电路10和多个存储块11，外围电路10包括解码所输入的地址信号的地址解码器、用于通过数据总线进行数据的输入和输出的输入输出缓存器、和各控制电路。

各存储块11，由多个(例如两个)库12_-A、12_-B、根据地址信号的解码结果等选择性地激活字线WL的字线驱动电路14，和包括随附于存储块11的控制电路等的外围电路17构成。库12_-A、12_-B、分别具有根据地址信号的解码结果等选择性地激活板极线PL_-A、板极线PL_-B的板极线驱动电路15_-A、15_-B和多个列部(下面也称为“列单位”。)13。虽然在图1中未图示，但列部13具有设置于与字线WL和板极线PL正交的方向的两个位线。16_-A、16_-B由各列部13分别具有的读出放大器(S/A)等构成的读出放大器的列。

这里，每一个存储块11都设置有字线WL，并且字线WL被存储块11内的所有库12_-A、12_-B共有，每个库12_-A、12_-B都设有板极线PL_-A、板极线PL_-B。而且，在图1中，为了说明的方便，仅分别图示有一个字线WL和板极线PL_-A、板极线PL_-B，但实际上字线WL和板极线PL分别在存储块11内和库12内设置有多个。

图2是表示列部13的一例的电路图，以一个存储单元(数据存储的最小单位)由两个晶体管和两个铁电体电容构成的2晶体管/2电容(2T/2C)型存储单元为例进行说明。

在图2中，BLi、/BLi是位线(位线BLi、/BLi是互补数据的关系)字线WLj是字线，板极线PLj是板极线，PRC是预先充电信号线，CL是列信号线，DBi、/DBi是连接于数据总线的数据信号线。PSA、NSA连接于读出放大器22，是用于向具有读出放大器22的P沟道MOS晶体管(上拉晶体管)、N沟道MOS晶体管(下拉晶体管)供给驱动电压的控制信号线。并且，关于字线WLj、板极线PLj，j是添加字，是j＝1～x的任意的自然数。

列部13具有用于放大多个存储单元21和位线BLi、/BLi间的电位的读出放大器22。存储单元21和读出放大器22分别连接于2条位线BLi、/BLi。由于各存储单元21具有相同的结构，所以下面参照连接于字线WL1、板极线PL1的存储单元21说明结构。

存储单元21由两个单元晶体管，即N沟道MOS晶体管MN1、MN2，和两个铁电体电容C1、C2构成。晶体管MN1的源极连接于位线BLi，栅极连接于字线WL1。铁电体电容C1的一侧电极连接于晶体管MN1的漏极、另一侧的电极连接于板极线PL1。同样，晶体管MN2的源极连接于位线/BLi，栅极连接于字线WL1。铁电体电容C2的一侧电极连接于晶体管MN2的漏极、另一侧的电极连接于板极线PL1。存储单元21通过晶体管MN1和铁电体电容C1的组，以及晶体管MN2和铁电体电容C2的组的组合，以互补数据的关系存储一个数据。

MN3、MN4是作为所谓的列门的N沟道MOS晶体管。晶体管MN3、MN4的漏极分别连接于位线BLi、/BLi。源极分别连接于数据信号线DBi、/DBi。晶体管MN3、MN4的栅极连接于列信号线CL。

MN5、MN6是N沟道MOS晶体管。晶体管MN5、MN6的漏极分别连接于位线BLi、/BLi。晶体管MN5、MN6的源极连接于供给基准电位VSS(例如，地(GND))的节点，晶体管MN5、MN6的栅极连接于预充电信号线PRC。并且，在下面的说明中，为了便于说明，将“连接于被提供了基准电位VSS的节点”表述为“连接到基准电位VSS”。

R1、R2是具有相同阻值的电阻，电阻R1、R2的一端分别连接于位线BLi、/BLi，另一端连接到基准电位VSS。电阻R1、R2，分别构成起到从位线BLi、/BLi引入电荷(电流)，使位线BLi、/BLi的电位接近基准电位VSS的作用的箝位电路。即电阻R1、R2，用于在从存储单元21读出数据时，抑制伴随位线BLi、/BLi的电位的上升施加到铁电体电容C1、C2的电压。

这里，电阻R1、R2优选取较大的值，以使不过度引入从存储单元21内的铁电体C1、C2供给的电荷，尤其优选具有数千欧(例如1KΩ)左右的电阻值。另外，虽然可以在任意的位置与位线BLi、/BLi连接，但优选在位线BLi、/BLi上的电阻R1、R2与读出放大器22之间的距离(配线长度)长。

下面对动作进行说明。

第一实施方式的铁电体存储器的数据写入动作与现有的铁电体存储器大体相同，因而省略其说明，仅对数据的读出动作进行说明。

图3是表示在实施方式1的铁电体存储器进行数据读出动作时的时序图。并且，图3以从连接于字线WL1、板极线PL1的存储单元21读出数据时的动作为例，并假设该存储单元21存储数据“1”(铁电体电容C1、C2分别存储数据“1”、“0”)。另外，在下面的说明中，设基准电位VSS为接地电平(GND：0V)。

首先，对应未图示的选片信号被激活，预充电信号线PRC的电位(预充电信号)被激活为高电平(电压+VDD、下面记为“H”)。由此，晶体管MN5、MN6成为导通状态(导通(ON)状态)，进行位线BLi、/BLi的预充电，位线BLi、/BLi的电位成为接地电平。

下面，预充电信号线PRC的电位(预充电信号)不会被激活为低电平(接地电平、下面记为“L”)。由此，晶体管MN5、MN6成为绝缘状态(导通(OFF)状态)。在该状态下，在使字线WL1的电位为“H”、存储单元21内的晶体管MN1、MN2为导通状态之后，使板极线PL1的电位为“H”。而且，字线WL1、板极线PL1以外的字线WLj、板极线PLj(在图3中，例示为字线WLx、板极线PLx。)的电位为“L”。

由此，存储单元21内的铁电体电容C1、C2，被施加从板极线PL1向着位线BLi、/BLi侧方向的电压，从存储单元21读出被存储的数据。即与数据(极化状态)相应的量的电荷从铁电体电容C1、C2分别供给给位线BLi、/BLi。位线BLi、/BLi被充电(charge-up)电位上升(期间T_P)。

这里，如上所述分别连接到位线BLi、/BLi的铁电体电容C1、C2分别存储数据“1”、“0”(为对应的极化状态)。由此，从铁电体电容C1供给给位线BLi的电荷量比从铁电体电容C2供给给位线/BLi的电荷量多，位线BLi的电位与位线/BLi相比大幅上升。

另外，由于此时从铁电体电容C1、C2供给给位线BLi、/BLi的电荷的一部分经由电阻R1、R2流入接地，位线BLi、/BLi的电容模拟增大。由此，在第一实施方式的铁电体存储器中，伴随着位线BLi、/BLi的电位上升施加于铁电体电容C1、C2的电压的降低被抑制，与现有的铁电体存储器相比，向铁电体电容C1、C2施加更高的电压，向位线BLi、/BLi供给的电荷量变多。

其后，读出放大器信号SAE被激活为“H”相应，控制信号线PSA、NSA的电位(控制信号PSA、NSA)分别成为“L”、“H”，读出放大器22被激活。位线BLi、/BLi间的微小电位差被激活的读出放大器22放大，位线BLi、/BLi的电位分别成为“H”、“L”。

而且，由于列信号线CL的电位(列信号)被激活为“H”，晶体管MN3、MN4成为导通状态，通过读出放大器22放大得到的位线BLi、/BLi的电位分别传送到信号线DBi、/DBi并输出。其后，列信号线CL的电位成为“L”，晶体管MN3、MN4成为绝缘状态。

列信号线CL的成为“L”之后，进行被称为还原动作的动作。这里，由于铁电体存储器的数据读出动作是破坏读出，存储于存储单元(铁电体电容)的数据随着被读出而消失，所以还原动作是读出后写回的动作。例如，数据读出时其极化状态被反转的数据“1”的回写，通过使位线BLi、/BLi的电位保持为数据输出时的电位，使板极线PL1的电位为“L”来进行。

还原动作一结束，与读出放大器SAE成为“L”相应分别使控制信号线PSA、NSA的电位分别成为“H”“L”，读出放大器22成为不激活状态。进而，通过使预充电信号线PRC为“H”，使位线BLi、/BLi的电位为接地电平，使字线WL1的电位为“L”，即所有的字线WLj的电位为“L”来结束读出动作。

对上述图3所示的第一实施方式的铁电体存储器中的数据读出动作和现有的铁电体存储器的数据读出动作进行比较。图4是表示在现有的铁电体存储器进行数据读出动作时的时序图，与图3所示的第一实施方式的铁电体存储器中的数据读出动作在位线BL、/BL的电位变化方面不同。更具体地讲，图3和图4所示的时序图，在使板极线PL1成为“H”之后，到读出放大器信号SAE成为“H”读出放大器22被激活为止的期间Tp(参照图3)、Tc(参照图4)的位线BL、/BL的电位变化不同。

图5A、图5B是详细表示所述图4和图3所示的Tp、Tc的位线BL、/BL的电位变化的图。

在如图5A所示现有的铁电体存储器中的数据读出动作中，伴随着位线BL、/BL的电位上升，施加到铁电体电容C1、C2的电压降低，基于来自铁电体电容C1、C2的电荷的位线BL、/BL的电位，成为电位ΔHc、ΔLc。由此数据“1”和数据“0”的数据边缘为电位差ΔVc。

一方面，在如图5B所示第一实施方式的铁电体存储器中的数据读出动作中，通过位线BL、/BL的电荷经由电阻R1、R2流入地，位线BL、/BL的电容模拟地增大，与现有技术相比，施加到铁电体电容C1、C2的电压的降低被抑制。即通过由电阻R1、R2构成的箝位电路箝位位线BL、/BL，使施加到铁电体电容C1、C2的电压变高，提高从铁电体电容C1、C2向位线BL、/BL供给电荷的效率。

由此，在第一实施方式的铁电体存储器中，基于从铁电体电容C1供给的电荷的位线BL、/BL的电位变得比ΔHc高，基于从铁电体电容C2供给的电荷的位线BL、/BL的电位变得比ΔLc低。从而数据“1”和数据“0”的数据边缘，成为电位差ΔVp变得比以往的电位差ΔVc大。

图6是表示图3所示的实施方式1的铁电体存储器的数据读出动作中的铁电体电容C1、C2的极化电荷量的变化的图。图6中，横轴是施加于铁电体电容的电压，纵轴是极化电荷量。

而且，在图6中，为了进行比较，对以往的铁电体存储器的数据读出动作中的铁电体电容的极化电荷量的变化也使用与图1和图2中使用的符号相同的符号进行表示。

在数据读出动作中，如果使字线WL1的电位为“H”的同时使板极线PL1的电位为“H”(+VDD)，则板极线PL1的电位和位线BL、/BL的电位的电位差分别施加于铁电体电容C1、C2。由此，如图6的箭头所示，各数据点在迟滞回线上向着施加电压值增加的方向移动，从铁电体电容C1、C2根据施加电压供给电荷。

这里，第一实施方式的铁电体存储器中，位线BL、/BL的电荷经由接地的电阻R1、R2被引出，使位线BL、/BL的电容模拟地增大。把位线BL的模拟电容作为负载电容的线LP1、LP2其斜率的绝对值分别比线LC1、LC2的值大。从而线LP1(基准点是P7)和迟滞回线的交点，即读出数据“1”时的动作点P9，线LP2(基准点是P8)和迟滞回线的交点，即读出数据“0”时的动作点P10，与以往的动作点P5、P6相比，向施加电压增大的那一侧变化。

即，成为从存储有数据“1”的铁电体电容C1引出更多的电荷。一方面，由图6可知，存储有数据“0”的铁电体电容C2已经被施加了足够的电压，通过从位线/BL引出电荷而从铁电体电容C2抽出的电荷量，比铁电体电容C1少。可是基于动作点P9、P10表示的变化的位线BL、/BL的电位变化，如图5B所示表现出与数据“1”对应的位线BL的电位增加，与数据“0”对应的位线/BL的电位减少的倾向，所以数据“1”和数据“0”的数据边缘DMP比以往的数据边缘DMC大。

另外，上述说明以由2晶体管/2电容(2T/2C)型存储单元构成的具有列部13的铁电体电容为例进行了说明。本发明也可以适用于如图7所示的由1晶体管/1电容(1T/1C)型存储单元构成的具有列部的铁电体电容。1T/1C型存储单元由1个晶体管和1个铁电体电容构成一个存储单元。

图7是表示实施方式1的铁电体存储器的列部13的其他例的电路图。

在图7中，BLA、BLB是第一和第二位线，字线WLjA、字线WLjB是第一和第二字线，板极线PLj是板极线(j是添加字，j＝1～x的任意的自然数)，RWLA、RWLB是第一和第二参考字线，RPL是参考板极线，DBA、DBB是第一和第二信号线。PRC、CL、PSA、NSA对应于所述图2所示的预充电信号线、列信号线、控制信号线。

图7所示的列部13，具有多个存储单元71、71`，用于输出参考电位的参考第一72、72`，和放大位线BLA、BLB间的电位差的读出放大器73。存储单元71(71`)连接于位线BLA(BLB)、字线WLjA(字线WLjB)和板极线PLj，参考单元72(72`)连接于位线BLA(BLB)、参考字线RWLA(RWLB)和参考板极线RPL。

对存储单元71、71`的构成进行说明。下面，参照连接于第一字线WL1A、板极线PL1的存储单元71，连接于第二字线WL1B、板极线PL1的存储单元71`对构成进行说明，但其他存储单元71、71`也分别具有相同的构成。

存储单元71由作为单元传送的N沟道MOS晶体管MN71和铁电体电容C71构成。晶体管MN71的源极连接于第一位线BLA，栅极连接于第一字线WL1A。铁电体电容C71的一侧的电极连接于晶体管MN71的漏极，另一侧的电极连接于板极线PL1，存储单元71`由N沟道MOS晶体管MN72和铁电体电容C72构成，其与存储单元71的区别仅在于连接于第二位线BLB和第二字线WL1B这两点上。

下面，对参考单元72、72`的构成进行说明。

参考单元72、72`由作为单元传送的一个N沟道MOS晶体管MN73、MN74和铁电体电容C73、C74分别构成。晶体管MN73的源极连接于第一位线BLA，栅极连接于第一参考字线RWLA。铁电体电容C73的一侧的电极连接于晶体管MN73的漏极，另一侧的电极连接于参考板极线RPL。存储单元72`与存储单元71的区别仅在于连接于第二位线BLB和第二参考字线RWLB这两点上。

N沟道MOS晶体管MN75、MN76、MN77、MN78以及电阻R71、R72，与图2所示的晶体管MN3、MN4、MN5、MN6以及电阻R1、R2分别对应，故省略其说明。

图8是表示图7所示的在铁电体存储器中进行数据读出动作的时序图。图7所示的1T/1C型存储单元构成的铁电体存储器中的数据读出动作，仅在下面说明的不同点(读出动作时进行驱动控制的字线(参考字线)和板极线(参考板极线)上不同，其他动作和原理与所述图4表示的2T/2C型存储单元构成的铁电体存储器的动作相同，故省略其说明。

对由2T/2C型存储单元构成的铁电体存储器的数据读出动作和1T/1C型存储单元构成的铁电体存储器的数据读出动作的不同点进行说明。在由所述图4表示的2T/2C型存储单元构成的铁电体存储器的数据读出动作中，对一组字线WLj和板极线PLj进行驱动控制。在由所述图7表示的1T/1C型存储单元构成的铁电体存储器的数据读出动作中，如图8所示对一组字线WLjA、字线WLjB和板极线PLj，参考字线RWLA、RWLB和参考板极线RPL进行驱动控制。具体地讲，在驱动控制一组字线WLjA和板极线PLj时，驱动控制参考字线RWLB和参考板极线RPL，在驱动控制一组字线WLjB和板极线PLj时，驱动控制参考字线RWLA和参考板极线RPL。

如上述详细的说明那样，根据第一实施方式铁电体存储器中通过将由一端连接到基准电位VSS的电阻R1、R2构成的箝位电路连接于位线BLi、/BLi(BLA、BLB)，在数据的读出动作中，从铁电体电容C1、C2供给给位线BLi、BLi(BLA、BLB)的电荷的一部分经由电阻R1、R2流入到被供给了基准电位的节点。从而，位线的电容模拟增大，能够从铁电体电容C1、C2高效地抽出电荷生成位线的电位，与以往相比，与数据“1”对应的位线的电位增高，与数据“0”对应的位线的电位降低，因此能够形成位线间的大的电位差。由此，与以往相比，数据边缘变大，能够抑制数据的误读出等的发生，并且延长设备的寿命。

另外，根据第一实施方式，由于在进行数据的读出动作时，位线的电容和铁电体电容的电容的比例对出现于位线BLi、/BLi(BLA、BLB)的电位的影响变小，所以能够任意选择可以连接于一个位线的存储单元数、字线的数目，铁电体存储器的块构成(存储单元构成等)的自由度提高。

而且，与数据“0”对应的位线，通过箝位电路不断向基准电位VSS侧放电，所以可以抑制读出放大器22的读出动作中发生的向基准电位VSS侧的电荷集中引起的对读出放大器22的电源线的影响导致的电路动作的不稳定性。

(第二实施方式)

下面，对第二实施方式进行说明。

所述第一实施方式的铁电体存储器构成为其位线BLi、/BLi(BLA、BLB)和VSS基准电位间经由箝位电路通常是处于导通状态，使得位线BLi、/BLi(BLA、BLB)的电位总是靠近基准电位VSS。因此，例如即使在读出动作时的读出放大器激活时和进行数据的写入动作时等，也由于位线BLi、/BLi(BLA、BLB)的电位和基准电位VSS不同，导致经由箝位电路流过电流，浪费电力。

因此，使用了下面说明的本发明的第二实施方式的半导体存储装置的铁电体存储器，可根据铁电体存储器的动作状态控制箝位电路的动作，防止被提供不需要的电流，抑制损耗功率的增加。

采用了本发明的第二实施方式的铁电体存储器的状态构成，由于与所述图1所示的第一实施方式的铁电体存储器相同，故而省略其说明。

图9是表示本发明的实施方式2的铁电体存储器的列部13`的一例的电路图。另外，在图9中，对与图2所示的电路构成要素具有相同功能的电路构成要素赋予同一符号，并省略其说明。

在图9中，MN7、MN8是N沟道MOS晶体管，晶体管MN7、MN8的漏极分别连接于位线BLi、/BLi。另外，晶体管MN7、MN8的源极连接到基准电位VSS(例如接地(GND))，栅极连接于箝位控制信号线CLAMP。

另外，晶体管MN7、MN8与其他的晶体管MN1～MN6的构造不同，例如通过增加沟道的长度(栅极的长度)，或者减小沟道的宽度(栅极的宽度)，使其具有与所述图2所示的电阻R1、R2的电阻值相当的导通电阻。即晶体管MN7、MN8构成具有可进行导通·截止控制的切换功能的箝位电路。

另外，在所述的图9中，虽然由一个晶体管MN7、MN8分别构成具有切换功能的箝位电路，也可以例如由作为图10所示的转换电路的一个N沟道MOS晶体管MN9和作为箝位电路的一个电阻R3构成具有切换功能的箝位电路。

晶体管MN9的漏极连接于位线BLi(/BLi)，栅极连接于箝位控制信号线CLAMP。电阻3与图2所示的电阻R1(R2)对应，一端连接于晶体管MN9的源极，另一端连接到基准电位VSS。在如所述图10所示构成的情况下，晶体管MN9可以例如采用与其他的晶体管MN1～MN6相同构造的晶体管。

下面，对图9、图10所示的具有切换功能的箝位电路的控制和第二实施方式的铁电体存储器的动作进行说明。而且，在下面的说明中，对激活读出放大器时停止箝位电路的动作的情况，写入数据时停止箝位电路的动作的情况，和进行激活读出放大器和数据写入动作时双方停止箝位电路的动作的情况进行说明。并且，为了方便说明，参照图9对动作进行说明。

<激活读出放大器时停止箝位电路的动作的情况>

图11是表示激活读出放大器时的用于停止箝位电路的动作的箝位控制信号生成电路的一例的电路图。

在图11中，111～116将输入的信号反转输出的反相器。反相器111、112、113串联连接，读出放大器信号SAE输入到反相器111，计算结果作为控制信号PSA从反相器113输出。同样，反相器114、115串联连接，读出放大器信号SAE输入到反相器114，计算结果作为控制信号NSA从反相器115输出。反相器116输入读出放大器信号SAE，将计算结果作为箝位控制信号CLAMP输出。

即，图11表示的箝位控制信号生成电路输出与读出放大器信号SAE相同的控制信号PSA和箝位控制信号CLAMP，并输出相对于读出放大器信号SAE为反向的控制信号NSA。

图12是表示具有图11所示的箝位控制信号生成电路的铁电体存储器的数据读出动作的时序图，除去箝位电路的控制(箝位电路控制信号线CLAMP的电位：箝位控制信号)，与所述图3表示的第一实施方式的铁电体存储器中的读出动作相同。

在图12所示的数据的读出动作中，在开始读出动作之后，读出放大器信号SAE被激活为“H”至读出放大器22被激活，箝位控制信号CLAMP的电位是“H”。由此，具有箝位电路的晶体管MN7、MN8分别为导通状态，箝位电路发挥作用使得位线BL、/BL的电位接近基准电位VSS。

其后，读出放大器信号SAE被激活为“H”，箝位控制信号CLAMP的电位变为“L”。箝位控制信号CLAMP的电位变为“L”，则晶体管MN7、MN8分别为断开状态，从而切断通过箝位电路的位线BL、/BL的和基准电位VSS之间的电流通路(箝位电路的动作停止)。

由此，在激活读出放大器22时，可以防止经由箝位电路供给不需要的电流，防止从读出放大器22内的P沟道MOS晶体管向着基准电位VSS有电流流过(电荷泄漏)。另外，能够使位线BL、/BL的电位达到电压VDD，可以对铁电体电容施加足够的电压。

<进行数据写入动作时停止箝位电路的动作的情况>

图13是表示进行数据写入动作时(激活未图示的写入放大器时)用于停止箝位电路的动作的箝位控制信号生成电路的其他例的电路图。

在图13中，131、132是反相器。反相器131、132串联连接，写入使能信号WE输入到反相器131，计算结果作为箝位控制信号CLAMP从反相器132输出。即图13所示的箝位控制信号生成电路输出与写入使能信号WE同相的箝位控制信号CLAMP。

图14是表示具有图13所示的箝位控制信号生成电路的铁电体存储器的数据读出动作的时序图。

根据来自外部的数据写入要求，响应于未图示的片选信号被激活，写入使能信号WE被激活为“L”。由此，箝位控制信号CLAMP的电位由“H”变为“L”，晶体管MN7、MN8为断开状态，从而切断通过箝位电路位线BL、/BL的和基准电位VSS之间的电流通路(箝位电路的动作停止)。

然后，预充电信号线PRC的电位被不激活为“L”，进行数据的写入。而且，关于数据写入，由于与图14所示的以往的铁电体存储器相同因而省略其说明。

其后，数据写入结束，写入使能信号WE由“L”不激活为“H”，那么箝位控制信号CLAMP的电位由“L”变为“H”。由此，晶体管MN7、MN8为导通状态，从而通过箝位电路位线BL、/BL的和基准电位VSS成为导通状态。

这样，在进行数据的写入动作时，可以防止经由箝位电路供给不需要的电流，防止从具有未图示的写入放大器的P沟道MOS晶体管向着基准电位VSS流过电流(电荷泄漏)。

<在读出放大器激活时和进行数据的写入动作时，使箝位电路的动作停止的情况>

图15A是表示读出放大器激活时和进行数据的写入动作时的用于使箝位电路的动作停止的箝位控制信号生成电路的一例的电路图。

在图15A中，151～156、158是反相器，157是与非运算电路(NAND)。与图11所示的箝位控制信号生成电路相同，反相器151、152、153串联连接，将与输入的读出放大器信号SAE反相的信号作为控制信号PSA输出，反相器154、155串联连接，将与输入的读出放大器信号SAE反相的信号作为控制信号NSA输出。

在NAND电路157的一侧的输端，输入被输入了读出放大器信号SAE的反相器156的输出，另一侧的输入端，输入有写入使能信号WE。并且，在NAND电路157中的计算结果，即NAND电路157的输出输入到反相器158，计算结果作为箝位控制信号CLAMP从反相器158输出。

由此，如图15B所示激活读出放大器时(读出放大器信号SAE为“H”时)，反相器156的输出成为“L”，使得NAND电路157的输出成为“H”。由此，从反相器158输出的箝位控制信号CLAMP成为“L”。

另外，如图15C所示进行数据写入动作时(写入使能信号WE为“L”时)，NAND电路157的一侧的输入为“L”，所以输出成为“H”。从反相器158输出的箝位控制信号CLAMP成为“L”。

这样，在激活读出放大器22和进行数据的写入动作时，可以防止经由箝位电路供给不需要的电流。并且，在激活读出放大器22时防止从读出放大器22内的未图示的P沟道MOS晶体管向着基准电位VSS流过电流。

而且，关于所述的第二实施方式，虽然对具有由2T/2C型存储单元构成的列部的铁电体存储器作为一例进行了说明，但同样可适用与第一实施方式相同的于具有由1T/1C型存储单元构成的列部的铁电体存储器。

另外，所述图11、图13和图15A所示的箝位控制信号生成电路的构成只是一个例子，也可以采用不同的逻辑电路构成，只要能够生成同样的箝位控制信号。

如上所述根据第二实施方式，在所述的第一实施方式获得的效果的基础上，可以控制箝位电路的动作，通过在例如数据读出动作中的读出放大器激活时和进行数据写入动作时等，停止箝位电路的动作，切断位线BLi、/BLi和基准电位VSS之间的电路通路，来防止经由箝位电路流过不需要的电流，抑制损耗功率的增加。另外，通过停止箝位电路的动作，可以抑制噪声的发生等提高可靠性。

第三实施方式

下面，对第三实施方式进行说明。

在所述的第一和第二实施方式的铁电体存储器中，用于使位线的电位接近基准电位VSS的箝位电路，由一个电阻或者一个晶体管构成，但构成箝位电路的电阻或者晶体管有时会产生源于处理过程的偏差的依存于配置位置的特性偏差。因此，采用了第三实施方式的半导体存储装置的铁电体存储器，通过由多个元件构成所述的第一和第二实施方式的箝位电路，缓和特性偏差的影响。

由于应用了本发明的第三实施方式的半导体存储装置的铁电体存储器的状态构成，与所述图1所示的第一实施方式的铁电体存储器相同，所以省略其说明。

图16是表示本发明的实施方式3的铁电体存储器的列部的一例的电路图。并且，在该图16中，对具有与图2所示的电路构成要素相同功能的电路构成要素赋予相同符号，并省略重复的说明。

在图16中，R4、R5、R6、R7是电阻，电阻R6配置于电阻R4的近旁位置(例如相邻位置)，电阻R7配置于电阻R5的近旁位置(例如相邻位置)。电阻R4的一端连接于位线BLi，另一端连接于电阻R7的一端。同样，电阻R5的一端连接于位线/BLi，另一端连接于电阻R6的一端。另外，电阻R6、电阻R7的另一端连接到基准电位VSS。这里，由电阻R4和电阻R6构成的电阻值，和由电阻R5和电阻R7构成的电阻值，相当于图2所示的电阻R1、R2的电阻值。

并且，虽然在上述的说明中，以利用电阻作为箝位元件的情况为例进行了说明，但同样适用于利用晶体管作为箝位元件的情况。另外，在上述的说明中，对利用了2个箝位元件的情况进行了说明，实际上晶体管数可以是任意的。并且，同样适用于具有由1T/1C型存储单元(而不限于2T/2C型存储单元)构成的列部的铁电体存储器。

根据如上说明的第三实施方式，在近旁位置配置多个箝位元件，如图16所示交叉连接多个箝位元件。由此，在上述的第一实施方式中得到的效果的基础上，即使发生依存于位置的箝位元件的特性偏差的情况下，也能平均化箝位元件的特性缓和特性偏差的影响，能够使经由了位线BLi、/BLi和基准电位VSS之间的电阻值不依赖于位线BLi、/BLi而几乎相同。

而且，所述的第一和第二实施方式中，箝位电路由电阻、晶体管、或电阻和晶体管构成，但也可以使用恒流源作为箝位电路，可以从列部的2条位线分别抽出等量的电荷，得到与所述的第一和第二实施方式相同的效果。另外，虽然在所述的第一～第三实施方式中，晶体管全部采用了N沟道MOS晶体管，但本发明并不仅限于此。

而且，所述实施方式中的任意一个都不过是实施本发明时的一个具体例子，不能因此限定解释本发明的技术范围。即本发明可以在不脱离其技术思想、或者其主要特征的范围内以多种形式实施。

如上所述，根据本发明，在将具有铁电体电容的存储单元设置于多个字线和与其相邻的板极线的组和位线的交叉部的半导体存储装置中，在所述位线和被供给有基准电位的节点之间分别连接箝位电路。由此，从铁电体电容供给给位线的电荷通过箝位电路被抽出，使得位线的电容模拟地增大，可以从铁电体电容向位线高效率地供给电荷。因此，在数据的读出动作中，能够得到大的位线间的电位差，与以往相比数据边缘变大，在可以抑制数据的误读出等的同时，延长设备的寿命。

Claims (14)

1、一种半导体存储装置，其特征在于，具有：

多个字线；

分别与所述字线相邻设置的板极线；

沿着与所述字线和所述板极线正交的方向设置的多个位线；

设置于由所述字线和板极线组成的组与所述位线的交叉部上，具有铁电体电容的存储单元；和

分别连接于所述位线和被供给基准电位的节点之间的箝位电路。

2.根据权利要求1所述半导体存储装置，其特征在于，所述存储单元分别具有一个晶体管和一个铁电体电容。

3.根据权利要求1所述半导体存储装置，其特征在于，所述存储单元分别具有2个晶体管和2个铁电体电容，并被设置于由所述字线和板极线组成的组与一对所述位线的交叉部上。

4.根据权利要求1所述半导体存储装置，其特征在于，所述箝位电路是一端连接于所述位线，另一端连接于被供给所述基准电位的节点的电阻。

5.根据权利要求1所述半导体存储装置，其特征在于，所述箝位电路具有控制所述板极线和被供给了所述基准电位的节点之间是否电连接的切换功能。

6.根据权利要求5所述半导体存储装置，其特征在于，所述箝位电路是漏极连接于所述位线，源极连接于被供给有所述基准电位的节点，栅极连接于控制信号线，其导通电阻比构成所述存储单元的晶体管大的晶体管。

7.根据权利要求5所述半导体存储装置，其特征在于，所述箝位电路具有，漏极连接于所述位线，栅极连接于控制信号线的晶体管，和一端连接于该晶体管的源极、另一端连接于被供给有所述基准电位的节点的电阻。

8.根据权利要求5所述半导体存储装置，其特征在于，所述箝位电路在用于放大所述位线间的电位差的读出放大器被激活时，使所述位线和被供给有所述基准电位的节点之间绝缘。

9.根据权利要求5所述半导体存储装置，其特征在于，所述箝位电路在进行数据的写入动作时，使所述板极线和被供给有所述基准电位的节点之间绝缘。

10.根据权利要求5所述半导体存储装置，其特征在于，所述箝位电路在用于放大所述位线间的电位差的读出放大器被激活时、以及在进行数据的写入动作时，使所述位线和被供给有所述基准电位的节点之间绝缘。

11.根据权利要求1所述半导体存储装置，其特征在于，所述基准电位是接地电平。

12.根据权利要求1所述半导体存储装置，其特征在于，所述箝位电路分别具有多个箝位元件，并且在与一对所述位线对应的箝位电路之间交叉连接所述多个箝位元件。

13.根据权利要求1所述半导体存储装置，其特征在于，所述箝位电路分别具有2个箝位元件，通过分别连接于一对位线的第一箝位电路和第二箝位电路，连接所述第一箝位电路的第一箝位元件和所述第二箝位电路的第二箝位元件，连接所述第二箝位电路的第一箝位元件和所述第1箝位电路的第2箝位元件。

14.根据权利要求1所述半导体存储装置，其特征在于，所述箝位电路是恒流源电路。

Images