CN1649031A - 存储器 - Google Patents

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Abstract

本发明提供一种能够抑制非选择的存储单元的数据消失的干扰现象的存储器。该存储器在对连接在所选择的字线上的所有存储单元总括进行读出动作的基础上，至少还对非选择的存储单元施加和读出动作中施加在非选择的存储单元上的第一电压极性相反的第二电压。

Description

存储器
技术领域
本发明涉及存储器，特别涉及具备包含保持数据的存储单元的存储单元阵列的存储器。
背景技术
以往，作为半导体存储器，公知易失性存储器和非易失性存储器。另外，作为易失性存储器，公知DRAM(Dynamic Random Access Memory动态随机存取存储器)；作为非易失性存储器，公知闪烁EEPROM(ElectricallyErasable and Programmable Only Memory电可擦可编程只读存储器)。因为DRAM和闪烁EEPROM能够高集成化，故广泛地使用。
图38是表示现有的DRAM存储单元的构成的等效电路图。另外，图39是表示利用于现有的DRAM的沟道式电容器的结构的剖面图。首先，参照图38，作为现有的易失性存储器的DRAM的存储单元103由一个选择晶体管101、一个电容器102构成。于是，存储单元的信息，作为电荷积蓄在电容器102内。在读出存储单元的信息时，通过使字线WL上升，从而选择晶体管101变为导通状态。由此，单元电容Ccell和字线电容Cbl电容耦合。由此，由于利用积蓄在存储单元内的电荷量来决定位线电位，故可以读出其电位。
在具有如上构成的现有的DRAM的存储单元中，即使在被微细化的情况下，为了确保电容器102的单元电容Ccell，如图39所示，也使用将构成电容器102的上部电极102a、下部电极102c和电介质膜102b沿纵向延伸的沟道式电容器。然而，如果进一步微细化，则即使利用图39所示的沟道式电容器，也很难确保电容器102的电容。即，利用设计规则的缩小的DRAM高集成化，已经接近限度。
另外，在作为非易失性存储器的闪烁EEPROM(以下称闪存)中，堆栈式和分割门式等的CHE(沟道热电子)写入方式的存储单元在沟道长度的微细化方面有限度。另外，在NAND型的FN(富勒-诺尔德哈姆)写入方式的存储单元中，微细化的限度和逻辑晶体管同等。可是，在闪存的动作中需要15V～20V的高电压，如果进入逻辑晶体管的低电源电压化，则从其低电源电压生成15V～20V的高电压时的生成效率降低。因此，不仅增大电力消耗，还增大充电泵部的面积，所以存在阻碍微细化的问题。
另一方面，作为近几年被关注的非易失性存储器的一种，公知强电介质存储器。例如，这在特开2001-210795号公报中公开。这种强电介质存储器是将强电介质极化方向的虚拟电容变化作为存储元件来利用的存储器。该强电介质存储器在原理上，能高速且以低电压来改写数据，所以作为兼有高速和低电压的DRAM的优点和非易失性的闪烁存储器的优点的理想存储器深受关注。
强电介质存储器的存储单元方式大致分为三种：1晶体管1电容器方式、单纯矩阵方式和一晶体管方式。图40是表示1晶体管1电容器方式的强电介质存储器的存储单元的等效电路图。另外，图41是表示单纯矩阵方式的强电介质存储器的存储单元阵列的等效电路图。图42是用于说明单纯矩阵方式的强电介质存储器的动作的磁滞曲线图，图43是用于说明单纯矩阵方式的强电介质存储器的干扰现象的磁滞曲线图。另外，图44是表示1晶体管方式的强电介质存储器存储单元的等效电路图。
首先，如图40所示，1晶体管1电容器方式的强电介质存储器的存储单元113和DRAM同样，由一个选择晶体管111和一个强电介质电容器112构成。和DRAM不同的点是：电容器为强电介质电容器112。作为动作，通过使字线WL上升，从而选择晶体管111变为导通状态。由此，强电介质电容器112的电容器电容Ccell和位线电容Cbl连接。接着，通过脉冲驱动板线PL，从而将根据强电介质电容器112的极化方向而不同的电荷量传送到位线BL。而且，和DRAM情况同样，作为位线BL的电位差，读出数据。
在该1晶体管1电容器方式的强电介质存储器中，因为具有和DRAM同样的构成，故在强电介质电容器112的微细化方面有限度。因此，和DRAM同样，在高集成化方面有限度。
其次，参照图41～43，说明单纯矩阵方式的强电介质存储器。如图41所示，单纯矩阵方式的强电介质存储器的存储单元121由以沿相互交叉方向延伸的方式形成的字线WL和位线BL、和配置在字线WL与位线BL之间的强电介质膜(省略图示)构成的强电介质电容器122而构成。强电介质电容器122的一端连接在字线WL上，强电介质电容器122的另一端连接在位线BL上。在该单纯矩阵方式的强电介质存储器中，由于读出位线BL与强电介质电容器122之间的电容耦合而产生的电位，所以和DRAM同样，有必要确保电容。但是，在该单纯矩阵方式的强电介质存储器中，由于仅由强电介质电容器122来构成存储单元121而不存在选择晶体管，故和1晶体管1电容器方式相比，可以提高集成度。
在此，参照图42和图43，说明该单纯矩阵方式的强电介质存储器的动作。另外，在读出/写入时施加在每一个单元上的电压如下表1所示。
表1
    备用     读出   写入「1」   写入「0」
选择WL     1/2Vcc     Vcc     0     Vcc
非选择WL     1/2Vcc     1/3Vcc     2/3Vcc     1/3Vcc
选择BL     1/2Vcc     0→浮动     Vcc     0
非选择BL     1/2Vcc     2/3Vcc     1/3Vcc     2/3Vcc
作为写入动作，在备用状态中使强电介质电容器122的两端变为相同电位。在写入数据「0」时，在字线WL上施加Vcc，且在位线BL上施加0V。此时，Vcc的电位差施加在强电介质电容器122上。由此，移到图42所示的A点。然后，如果使强电介质电容器122的两端为相同电位，则迁移到图42所示的「0」。在写入数据「1」时，在字线WL上施加0V、且在位线BL上施加Vcc。此时，-Vcc的电位差施加在强电介质电容器122上。由此，移到图42的B点。然后，如果使强电介质电容器122的两端为相同电位，则迁移到图42所示的「1」。
另外，作为读出动作，首先，将位线BL预充电为0V之后，变为浮动状态。其次，使字线WL上升为Vcc。如果将强电介质电容器122的电容设为CFE、位线BL的寄生电容设为CBL，则该电位差Vcc被用CFE和CBL进行电容分割。强电介质电容器122的电容CFE按照被保持的数据，可以近似为C0或C1。因此，位线BL电位可以由以下的式(1)和(2)来表示。
V0＝{C0/(C0+CBL)}×Vcc  ……(1)
V1＝{C1/(C1+CBL)}×Vcc  ……(2)
上述的式(1)表示保持有数据「0」时的位线BL的电位V0，上述的式(2)表示保持有数据「1」时的位线BL的电位V1。
通过由读出放大器来判断上述式(1)的位线电位V0与上述式(2)的位线电位V1之间的电位差，从而进行数据的读出。在该数据的读出时，由于存储单元的数据被破坏，所以读出数据后，进行适应其读出数据的写入动作(恢复)。
另外，在单纯矩阵方式的强电介质存储器中存在非选择存储单元的数据消失的、叫做干扰的不合理现象。即，变为：在写入和读出时，1/3Vcc的电位差施加在所有的非选择存储单元上。因此，如图43所示，根据强电介质所具有的磁滞特性，极化量减少，其结果是数据消失。
接着，参照图40、图42和图44，说明1晶体管方式的强电介质存储器。1晶体管方式的强电介质存储器的存储单元131，如图44所示，具有：在MOS晶体管133的栅极上连接了强电介质电容器132的构成。并且，在1晶体管方式的强电介质存储器中，强电介质电容器132的一端连接在字线WL上，强电介质电容器132的另一端连接在构成单元晶体管的MOS晶体管133的栅极上。在该1晶体管方式的强电介质存储器中，由于通过强电介质电容器132的极化方向，MOS晶体管133的阈值电位差变化，所以存储单元电流变化。通过判断该存储单元电流的变化，从而可以读出数据。由于在该1晶体管方式的强电介质存储器中，通过检测存储单元电流来进行数据的读出，故没有必要如图40所示的1晶体管1电容器方式那样，考虑位线电容，使强电介质电容器的电容容量大到一定程度。因此，可以使强电介质电容器132可以缩小，适合于微细化。
下面，说明1晶体管方式的强电介质存储器的动作。另外，1晶体管方式的强电介质存储器具有和上述的单纯矩阵方式的强电介质存储器相同的磁滞曲线，所以参照图42说明其动作。首先，在备用状态中，所有字线WL、位线BL和源线SL处于0V。作为写入动作，写入数据「0」之际，对字线WL施加Vpp(升压电位差)。此时，与MOS晶体管133的栅极电容进行了电容分割的电位Vcc被施加在强电介质电容器132上。由此，尽管处于初始状态，也移动到图42所示的点A。然后，若使字线WL返回到0V，则移到图42所示的数据「0」。在写入数据「1」之际，0V施加在字线WL上、Vpp施加在位线BL上。这种情况下，-Vcc的电位差施加在强电介质电容器132上。由此，移到图42所示的B点。然后，若使位线BL返回到0V，则移到图42所示的数据「1」。
在1晶体管方式的强电介质存储器的读出动作之际，通过使字线WL上升为并未极化反转程度的电位差Vr来进行。由此，单元晶体管(MOS晶体管)133的栅极电位差因写入状态而变化。然后，由于单元晶体管133的栅极电位差的变化，通过单元晶体管133的电流不同，所以通过字线WL，读出其电流差。即，在1晶体管方式的强电介质存储器中，不是读出强电介质电容器与位线电容的电容耦合所引起的电位差，而是只要读出单元晶体管的电流就可以，所以无需进行读出时的极化反转。因此，非破坏读出成为可能。但是，在该1晶体管方式的强电介质存储器中，和上述的单纯矩阵方式的强电介质存储器同样，存在非选择存储单元的干扰问题。
如上所述，现有的DRAM和闪存的微细化变得困难，所以要求能进一步高集成化的存储单元方式。另一方面，强电介质存储器的1晶体管方式和单纯矩阵方式虽然能够高集成化，但其反面，存在如上所述的非选择存储单元的数据消失的干扰现象的问题。因此，存在现有的1晶体管方式和单纯矩阵方式的强电介质存储器的实用化困难的问题。
发明内容
本发明是为了解决上述的问题而进行的，本发明的一个目的在于，提供一种能够抑制非选择存储单元数据消失的干扰现象的存储器。
为了达到上述目的，本发明的一个形态的存储器，其中具备存储单元阵列，该存储单元阵列包括：位线；配置为与位线交叉的字线；连接在位线和字线之间，并保持第一数据或第二数据的存储单元。并且，在对连接在被选择的字线上的所有存储单元总括进行读出动作的基础上，至少对非选择存储单元施加和读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压。
在该形态的存储器中，如上所述，通过在对连接在被选择的字线上的所有存储单元总括进行读出动作的基础上，至少对非选择存储单元施加和读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压，从而即使在读出动作中对非选择存储单元施加第一电压而使非选择存储单元的极化状态劣化，也可以通过施加第二电压，来改善非选择存储单元的极化状态。其结果，可以抑制保持在非选择存储单元内的第一数据或第二数据消失的干扰现象。
在上述形态的存储器中，最好是通过读出动作和再度写入所读出数据的再写入动作，至少对非选择所述存储单元，相同次数施加第一电压和极性相反于第一电压的第二电压。如果是这样构成，在由于通过读出动作和再写入动作，相同次数产生非选择存储单元的极化状态的劣化和改善，所以可以抑制非选择存储单元的极化状态的劣化。由此，由于即使反复进行读出动作和再写入动作，非选择存储单元的极化状态的劣化也不会被积累，所以可以可靠地防止非选择存储单元的干扰现象。并且，由于即使存储单元的极化状态存在不匀，也不会积累非选择存储单元的极化状态的劣化，所以可以抑制极化量少的一部分非选择存储单元的进一步的劣化。由此，也不会产生：只是极化量少的非选择存储单元的数据消失的不合理现象。
这种情况下，再写入动作最好由多个动作构成。
在上述的再写入动作由多个动作构成的构成中，优选再写入动作包含第一期间和第二期间两个；与再写入动作的第一期间中施加在非选择存储单元上的电压极性相反的电压在再写入动作的第二期间内，被施加在非选择存储单元上。如果是这样的构成，则在再写入动作中，即使在再写入动作的第一期间内非选择存储单元的极化状态劣化，在再写入动作的第二期间内也可以改善非选择存储单元的极化状态。
在上述形态的存储器中，最好通过驱动非选择的字线、连接在所选择存储单元上的所有位线、和选择与非选择的所有字线中的任意一个，从而对非选择的存储单元施加与读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压。如果是这样的构成，则可以容易地对非选择存储单元施加与读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压。
这种情况下，可以通过驱动非选择字线，从而对非选择的存储单元施加与读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压。
在通过驱动非选择的字线、连接在所选择的存储单元上的所有位线、和选择与非选择的所有字线中的任意一个，从而对非选择的存储单元施加与读出动作中施加在非选择存储单元上的第一电压极性相反的第二电压的构成中，可以通过驱动连接在被选择的存储单元上的所有位线，而对非选择存储单元施加极性相反于读出动作中施加在非选择存储单元上的第一电压的第二电压。
在上述形态的存储器中，优选在通过向非选择存储单元施加第一电压而使极化量减少的情况下，第二电压被设定为能实质性恢复被减少的极化量的值。如果是这样的构成，则即使通过施加第一电压而使非选择存储单元的极化状态劣化，也由于第二电压的施加，可以容易改善非选择存储单元的极化状态。
这种情况下，第二电压最好比读出动作中读出第一数据的位线中所产生的电压还小、且比读出动作中读出第二数据的位线中所产生的电压还大。如果是这样的构成，则可以提高非选择存储单元的极化量的减少与恢复(增加)之间的平衡。
在上述形态的存储器中，第二电压最好包括：施加于连接在读出动作中读出第一数据的位线上的非选择存储单元的第三电压；施加于连接在读出动作中读出第二数据的位线上的非选择存储单元的第四电压。如果是这样的构成，在不仅可以使第三电压成为实质上等于施加在读出动作中读出第一数据位线所连接的非选择存储单元上的电压值的值，还可以使第四电压成为实质上等于施加在读出动作中读出第二数据位线所连接的非选择存储单元上的电压值的值。由此，不仅可以使连接在读出动作中读出第一数据的位线上的存储单元的减少的极化量和通过施加第3电压而恢复的极化量成为实质相同的量，还可以使连接在读出动作中读出第二数据的位线上的存储单元的减少的极化量和通过施加第四电压而恢复的极化量成为实质相同的量。其结果，可以进一步提高连接在读出动作中读出第一数据和第二数据的位线上的非选择存储单元各自的极化量的减少和恢复的平衡。
这种情况下，最好通过驱动读出动作中读出第一数据的位线，而对连接在读出动作中读出第一数据的位线上的非选择存储单元施加第三电压，并且，通过驱动连接在读出动作中读出第二数据的位线，而对连接在读出动作中读出第二数据的位线上的非选择存储单元施加第四电压。如果是这样的构成，则不仅可以容易对连接在读出动作中读出第一数据的位线上的非选择存储单元施加第三电压，还可以容易地对连接在读出动作中读出第二数据的位线上的非选择存储单元施加第四电压。
在上述第二电压包含第三电压和第四电压的构成中，优选第三电压值为和对连接在读出动作中读出第一数据的位线上的非选择存储单元，读出时所施加的电压值实质上相同的值；第四电压是和对连接在读出动作中读出第二数据的位线上的非选择存储单元，读出时所施加的电压值实质上相同的值。如果是这样的构成，则可以容易地进一步提高连接在读出动作中读出第一数据和第二数据的位线上的非选择存储单元各自的极化量的减少和恢复的平衡。
这种情况下，优选使通过对连接在读出第一数据的位线上的非选择存储单元施加第三电压而恢复的极化量和通过对连接在读出第一数据的位线上的非选择存储单元施加第一电压而减少的极化量成为实质相同的量；使通过对连接在读出第二数据的位线上的非选择存储单元施加第四电压而恢复的极化量和通过对连接在读出第二数据的位线上的非选择存储单元施加第一电压而减少的极化量成为实质相同的量。如果是这样的构成，则可以更容易地进一步提高连接在读出动作中读出第一数据和第二数据位线上的非选择存储单元各自的极化量的减少和恢复的平衡。
在上述形态的存储器中，可以在读出动作前，对非选择存储单元施加第二电压。如果是这样的构成，则通过读出动作和再写入所读出数据的再写入动作，可以容易地对非选择存储单元相同次数地施加极性互相相反的电压。
这种情况下，优选读出动作在对非选择存储单元施加第二电压之后立即使所有位线变为浮动状态，并且，对被选择的字线施加读出第一数据和第二数据用的电压。如果是这样的构成，由于在读出第一数据和第二数据用电压上相加第二电压，所以可以将读出第一数据和第二数据用的电压以上的电压施加在被选择的存储单元上。由此，由于可以使第一数据的读出电位与第二数据的读出电位之间的电位差变大，故可以提高存储器的读出精度。
在上述读出动作前对非选择存储单元施加第二电压的构成中，最好是在读出动作中，通过使所有位线从初始状态变为浮动状态，并且，对被选择的字线施加读出用的第五电压，从而在对非选择存储单元施加第二电压之后，使所有位线变为浮动状态，并且，对被选择的字线施加读出用的第六电压；根据施加了第六电压之后的位线中所产生的电压和初始状态的位线的电压，进行数据的读出。如果是这样的构成，则由于根据施加了第六电压之后的位线中所产生的电压和初始状态的位线的电压，可以进行数据的自判断，故不需要参照电压。另外，由于通过对被选择的字线施加读出用第五电压而对非选择存储单元施加第二电压，所以即使因读出动作中对非选择存储单元施加第一电压而使非选择存储单元的极化状态劣化，也可以通过第五电压的施加来改善非选择存储单元的极化状态。其结果，没有必要另外生成参照电压，且可以获得能抑制干扰现象的存储器。另外，即使单元特性有偏差，也因为可以进行数据的自判断，故和通过与参照电压相比较来进行数据判断的情况相比，可以抑制单元特性偏差的影响。
这种情况下，最好还具备：连接在位线上，具有规定的逻辑阈值电压，且进行数据读出的斩波比较器；斩波比较器根据逻辑阈值电压和位线中所产生的读出电压，进行数据的判断。如果是这样的构成，则通过比较逻辑阈值电压和位线中所产生的读出电压，而可以容易地进行数据的自判断。
在上述形态的存储器中，可以在读出动作后，对非选择存储单元施加第二电压。如果是这样的构成，则通过读出动作和再度写入所读出数据的再写入动作，可以容易地对非选择存储单元相同次数施加极性互相相反的电压。
在依据上述形态的存储器中，对非选择存储单元施加第二电压的期间，最好是和第一电压施加在非选择存储单元上的期间实质相同的期间。
在依据上述形态的存储器中，存储单元最好包含强电介质电容器。如果是这样的构成，则在包含强电介质电容器的存储器中，可以容易地抑制保持在非选择存储单元内的第一数据或第二数据消失的干扰现象。
附图说明
图1是表示本发明的第一实施方式的单纯矩阵型强电介质存储器的整体构成的框图。
图2是表示图1所示的第一实施方式的强电介质存储器的1/3Vcc·2/3Vcc生成电路的内部构成的电路图。
图3是用于说明本发明的第一实施方式的强电介质存储器的被选择存储单元所保持的数据的示意图。
图4是用于说明本发明的第一实施方式的强电介质存储器的单元区域的定义的示意图。
图5是用于说明本发明的第一实施方式的强电介质存储器的读出—再写入动作的电压波形图。
图6是表示本发明的第一实施方式的强电介质存储器的存储单元阵列中生成的电位差的分布图。
图7～图10是表示本发明的第一实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图11是表示本发明的第一实施方式的强电介质存储器的存储单元阵列中生成的电位差的分布图。
图12和图13是表示本发明的第一实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图14是表示本发明的第一实施方式的强电介质存储器的存储单元阵列中生成的电位差的分布图。
图15～图18是表示本发明的第一实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图19是表示本发明的第一实施方式的强电介质存储器的存储单元阵列中生成的电位差的分布图。
图20～图23是表示本发明的第一实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图24是用于说明本发明的第一实施方式的强电介质存储器的读出—再写入动作的电压波形图。
图25是用于说明本发明的第二实施方式的强电介质存储器的读出—再写入动作的电压波形图。
图26和图27是表示本发明的第二实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图28是用于说明本发明的第三实施方式的强电介质存储器的读出—再写入动作的电压波形图。
图29～图31是表示本发明的第三实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图32是表示本发明的第四实施方式的强电介质存储器的斩波比较器内部构成的电路图。
图33是用于说明本发明的第四实施方式的强电介质存储器的读出—再写入动作的电压波形图。
图34～图37是表示本发明的第四实施方式的强电介质存储器的存储单元极化状态的磁滞曲线图。
图38是表示现有的DRAM的存储单元构成的等效电路图。
图39是表示利用于现有的DRAM的沟道式电容器的结构的剖面图。
图40是表示1晶体管1电容器方式的强电介质存储器的存储单元的等效电路图。
图41是表示单纯矩阵方式的强电介质存储器的存储单元的等效电路图。
图42是用于说明单纯矩阵方式的强电介质存储器的动作的磁滞曲线图。
图43是用于说明单纯矩阵方式的强电介质存储器的干扰现象的磁滞曲线图。
图44是表示1晶体管方式的强电介质存储器的存储单元的等效电路图。
具体实施方式
下面，根据附图说明本发明的实施方式。
(第一实施方式)
本发明的第一实施方式涉及：对连接在单纯矩阵方式的强电介质存储器的任意字线上的所有存储单元，总括进行读出—再写入动作。
参照图1说明第一实施方式的单纯矩阵方式的强电介质存储器的整体构成。
如图1所示，第一实施方式的强电介质存储器包括：存储单元阵列1、行译码器2、列译码器3、行地址缓冲器4、列地址缓冲器5、写入放大器6、输入缓冲器7、电压放大器所构成的读出放大器8、输出缓冲器9、1/3Vcc·2/3Vcc生成电路10。
存储单元阵列1包含多个仅由强电介质电容器(省略图示)构成的单纯矩阵方式的存储单元。即，第一实施方式的单纯矩阵方式的存储单元和图41所示的现有的单纯矩阵方式的存储单元同样，由以沿互相交差方向延伸的形态形成的字线WL和位线BL、配置在字线WL与位线BL之间的强电介质膜(省略图示)所构成的强电介质电容器构成。并且，如图1所示，在存储单元阵列1的字线WL上连接有行译码器2，并且在位线BL上连接有列译码器3。在行译码器2和列译码器3上连接有1/3Vcc·2/3Vcc生成电路10。由此，能在字线WL和位线BL上施加1/3Vcc和2/3Vcc。另外，行译码器2和列译码器3构成为能对字线WL和位线BL施加Vcc(电源电压或根据电源电压而生成的电压)和0V。
如图2所示，1/3Vcc·2/3Vcc生成电路10是通过2个1/2Vcc生成电路11a和11b进行组合而构成。该1/2Vcc生成电路11a(11b)具有2个电压输入端子12a(12b)、13a(13b)和一个电压输出端子14a(14b)。并且，对一方的1/2Vcc生成电路11a的电压输入端子12a施加Vcc，并且电压输入端子13a连接有另一方1/2Vcc生成电路11b的电压输出端子14b。另外，一方的1/2Vcc生成电路11a的电压输出端子14a连接有另一方的1/2Vcc生成电路11b的电压输入端子12b。并且，对另一方的1/2Vcc生成电路11b的电压输入端子13b施加0V。
通过这样的构成，从1/3Vcc·2/3Vcc生成电路10的一方的电压输出端子15a(一方的1/2Vcc生成电路11a的电压输出端子14a)可以获得作为Vcc与1/3Vcc的中间电压的2/3Vcc。并且，从另一方的电压输出端子15b(另一方的1/2Vcc生成电路11b的电压输出端子14b)可以获得作为2/3Vcc与0V的中间电压的1/3Vcc。
接着，参照图3～图23，说明第一实施方式的强电介质存储器的读出—再写入动作。另外，在第一实施方式中，如图3所示，将被选择的字线设为字线WL3(以下称选择字线WL3)，并且将非选择字线设为字线WL0～WL2和WL4～WL7(以下称非选择字线WL0～WL2和WL4～WL7)。另外，假定：连接在选择字线WL3上的存储单元中、连接在位线BL3和位线BL5上的存储单元存储有数据「1」，连接在其他位线BL0～BL2、BL4、BL6、BL7上的存储单元存储有数据「0」。并且，如图4所示，连接在选择字线WL3上的存储单元中、存储有数据「0」的存储单元群为第一单元区域，连接在选择字线WL3的存储单元中、存储有数据「1」的存储单元群为第二单元区域。另外，连接在非选择字线WL0～WL2和WL4～WL7的存储单元中、连接在位线BL3和位线BL5上的存储单元群为第三单元区域，连接在非选择字线WL0～WL2和WL4～WL7的存储单元中、连接在位线BL0～BL2、BL4、BL6和BL7上的存储单元群为第四单元区域。即，第一单元区域和第二单元区域的存储单元为选择存储单元，第三单元区域和第四单元区域的存储单元为非选择存储单元。另外，数据「1」和数据「0」分别为本发明的「第一数据」和「第二数据」的一例。此外，在后面叙述的读出—再写入动作的说明中，所谓存储单元的极化状态劣化是指存储单元的极化量减少，所谓存储单元的极化状态的改善是指存储单元的极化量的恢复(增加)。
如图5所示，第一实施方式的强电介质存储器的读出—再写入动作在T1、Tad、T2和T3期间内进行。另外，T2和T3期间在各自期间内对存储单元施加极性相互相反的电压的情况下，被决定为存储单元中产生的极化量的变化相等。通常，T2和T3的期间是相同的T秒。另外，在T1、Tad、T2和T3期间中进行的每一个动作可以连续进行，也可以分别独立进行。
下面，说明T1、Tad、T2和T3期间中所进行的每一个动作。首先，T1以前的期间处于备用状态，所有位线BL0～BL7和所有字线WL0～WL7为0V。然后，若由于外部信号或内部产生的信号，动作被激活，则移到T1期间。
(T1期间：读出动作)
在T1期间中，使所有位线BL0～BL7的电位从0V(备用状态)变为t1期间的浮动状态，且相同定时或延迟几nsec(纳秒)～几十nsec(纳秒)使字线WL3电位变为Vcc。另外，件非选择WL0～WL2和WL4～WL7保持为0V。此时，位线BL0～BL2、BL4、BL6和BL7的电位变为读出电位Vr0，并且位线BL3和BL5的电位变为读出电位Vr1。在该状态下通过检测所有位线BL0～BL7的电压，来进行数据「0」或数据「1」的判定。该数据「0」或数据「1」的判定通过利用电压读出放大器所构成的读出放大器8(参照图1)比较位线BL0～BL7的电压与另外生成的参照电压而进行的。
在此，在该t1期间内，在第一～第四单元区域(参照图4)的存储单元中产生如图6所示的电位差。即，对第一单元区域的存储单元(选择存储单元)施加Vcc-Vr0的电压。另外，对第二单元区域的存储单元(选择存储单元)施加Vcc-Vr1的电压。此外，对第三单元区域的存储单元(非选择存储单元)施加-Vr1的电压。再有，对第四单元区域的存储单元(非选择存储单元)施加-Vr0的电压。而且，施加在非选择存储单元上的-Vr1的电压和-Vr0的电压是本发明的「第一电压」的一例。然后，经过t1期间后，使所有位线BL0～BL7的电位变为0V。该期间相当于除了t1以外的T1期间，在第一～第四单元区域内产生如图6的下面图所示的电位差。即，对第一和第二单元区域存储单元施加Vcc的电压，在第三和第四单元区域存储单元中不产生电位差。经过T1期间后，通过使选择字线WL3的电位变为0V(备用状态)，从而完成读出动作。
并且，在T1期间内，第一和第二单元区域的存储单元(选择存储单元)的极化变化分别如图7和图8所示。即，如图7所示，存储了数据「0」的第一单元区域的存储单元的极性不反转，数据「0」不会被破坏。另一方面，如图8所示，存储了数据「1」的第二单元区域的存储单元，由于极性反转，从而数据「1」被破坏，写入数据「0」。
另外，在T1期间内，第三和第四单元区域的存储单元(非选择存储单元)的极化变化分别如图9和图10所示，按照所存储的数据的内容而产生极化状态的改善或劣化。即，如图9所示，在第三单元区域的存储单元保持有数据「0」的情况下，产生极化状态的劣化，在保持有数据「1」的情况下，产生极化状态的改善。另一方面，如图10所示，在第四单元区域的存储单元保持有数据「0」的情况下，产生极化状态的劣化，并且在保持有数据「1」的情况下，产生极化状态的改善。
(Tad的期间)
其次，在第一实施方式中，如图5所示，对第三和第四单元区域的存储单元施加和在T1期间内施加在第三和第四单元区域的存储单元(非选择存储单元)上的电压极性相反的电压。具体地，使非选择字线WL0～WL2和WL4～WL7电位变为Vp。在此，在第一实施方式中，把Vp设定为满足Vr0＜Vp＜Vr1的关系式。另外，使选择字线WL3和所有位线BL0～BL7保持为0V。
在此，在Tad期间内，在第一～第四单元区域的存储单元中产生图1所示的电位差。即，在第一和第二区域的存储单元(选择存储单元)中不产生电位差。另外，在第三和第四区域的存储单元(非选择存储单元)上施加作为与-Vr1和-Vr0极性相反的电压的Vp。另外，优选使对第三和第四区域的存储单元施加Vp的期间和在T1期间内对第三和第四区域的存储单元施加-Vr1和-Vr0的电压的t1期间成为相同期间。另外，Vp电压是本发明的「第二电压」的一例。然后，经过Tad的期间后，使非选择字线WL0～WL2和WL4～WL7的电位变为0V(备用状态)。
另外，在Tad的期间内，第三和第四单元区域的存储单元(非选择存储单元)的极化变化分别如图12和图13所示，按照所存储的数据内容，产生极化状态的改善或劣化。即，如图12所示，在第三单元区域的存储单元保持有数据「0」的情况下，产生极化状态的改善，并且在保持有数据「1」的情况下，产生极化状态的劣化。另外，如图13所示，在第四单元区域的存储单元保持有数据「0」的情况下，产生极化状态的改善，并且在保持有数据「1」的情况下，产生极化状态的劣化。
在此，如上所述，在第一实施方式中，由于把Vp设定为满足Vr0＜Vp＜Vr1的关系式，所以，可以提高第三和第四单元区域的存储单元(非选择存储单元)的极化量的减少(极化状态的劣化)与极化量恢复(极化状态的改善)之间的平衡。参照图10、图12和图13说明其理由。保持有数据「0」的第四区域的存储单元在T1期间(参照图10)内减少极化量。这种情况下，如果为Vp＜Vr0、Vr0＜Vp＜Vr1和Vr1＜Vp的三个关系式中的Vp＜Vr0，则因为Vp最小，故Tad期间(参照图13)的极化量的恢复变为最差(最小)。这种情况下，T1期间的极化量的减少和Tad期间的极化量的恢复变为不平衡。另外，保持有数据「1」的第三区域的存储单元在T1期间(参照图10)内恢复极化量。这种情况下，在Tad期间(参照图12)内，如果为Vr1＜Vp，则因为Vp最大，故Tad期间的极化量的减少变为最大。这种情况下T1期间的极化量的增加和Tad期间的极化量的减少也变为不平衡。对此，在把Vp设定为满足Vr0＜Vp＜Vr1的关系式的第一实施方式中，可以使Tad期间的极化量的恢复大于Vp＜Vr0的情况，并且使Tad期间的极化量的减少小于Vr1＜Vp的情况。由此，在第一实施方式中，由于可以使第三和第四单元区域的存储单元(非选择存储单元)的极化量的减少与恢复之间的不平衡程度变小，故可以提高极化量的减少与恢复之间的平衡。
(T2和T3的期间：再写入动作)
接着，如图5所示，在T2期间内，使选择字线WL3的电位变为Vcc，并且使非选择WL0～WL2和WL4～WL7的电位变为1/3Vcc。并且，在该T2期间内，使连接在读出动作中读出数据「1」的存储单元上的位线BL3和BL5的电位保持在0V，使连接在读出动作中读出数据「0」的存储单元上的位线BL0～BL2、BL4、BL6和BL7的电位变为2/3 Vcc。该T2期间是在后续的T3期间(向第二单元区域的存储单元再写入数据「1」的期间)内，为了施加和施加在第三和第四单元区域的存储单元(非选择存储单元)上的电压极性相反的电压而设置的。即，在T2期间中第三和第四单元区域的存储单元的极化状态劣化(改善)的情况下，在T3期间内，第三和第四单元区域的存储单元的极化状态改善(劣化)。
在此，在T2期间内，在第一～第四单元区域的存储单元中产生如图14所示的电位差。即，对第一单元区域的存储单元(选择存储单元)和第三单元区域的存储单元(非选择存储单元)施加1/3Vcc，对第二单元区域的存储单元(选择存储单元)施加Vcc，对第四单元区域的存储单元(选择存储单元)施加-1/3Vcc。然后，经过T2的期间后，使所有字线WL0～WL7和位线BL0～BL2、BL4、BL6和BL7的电位变为0V(备用状态)。
另外，在T2期间内，第一和第二单元区域的存储单元(选择存储单元)的极化变化分别如图15和图16所示。即，如图15所示，因为在存储有数据「0」的第一单元区域的存储单元上施加1/3Vcc，故极化状态被改善。此外，如图16所示，由于在T1期间内写入数据「0」的第二单元区域的存储单元上施加Vcc电压，故再写入数据「0」。
另外，在T2期间内，第三和第四单元区域的存储单元(非选择存储单元)的极化变化，分别如图17和图18所示，按照所存储的数据内容，产生极化状态的改善或劣化。即，如图17所示，在第三单元区域的存储单元保持有数据「0」的情况下，产生极化状态的改善，并且在保持有数据「1」的情况下，产生极化状态的劣化。再有，如图18所示，在第四单元区域存储单元保持有数据「0」的情况下，产生极化状态的劣化，并且在保持有数据「1」的情况下，产生极化状态的改善。
接着，如图5所示，在T3期间内，使选择字线WL3的电位保持为0V(备用状态)，并且使非选择WL0～WL2和WL4～WL7的电位变为2/3Vcc。并且，在该T3期间内，使连接在读出动作中读出数据「1」的存储单元上的位线BL3和BL5的电位变为Vcc，并且使连接在读出动作中读出数据「0」的存储单元上的位线BL0～BL2、BL4、BL6和BL7的电位变为1/3Vcc。
在此，在T3期间内，在第一～第四单元区域的存储单元中产生如图19所示的电位差。即，对第一单元区域的存储单元(选择存储单元)和第三单元区域的存储单元(非选择存储单元)施加-1/3Vcc、对第二单元区域的存储单元(选择存储单元)施加-Vcc、对第四单元区域的存储单元(非选择存储单元)施加1/3Vcc。经过T3期间后，通过将非选择字线WL0～WL2和WL4～WL7和所有位线BL0～BL7的电位变为0V(备用状态)，从而结束一系列的读出—再写入动作。
而且，在T3期间内，第一和第二单元区域的存储单元(选择存储单元)的极化变化分别如图20和图21所示。即，如图20所示，因为在存储数据有「0」的第一单元区域的存储单元上施加-1/3Vcc，所以极化状态劣化。另外，如图21所示，因为在T2期间内再写入数据「0」的第二单元区域的存储单元上施加-Vcc，所以写入数据「1」。由此，完成由于读出动作而被破坏的数据「1」的再写入。
另外，在T3期间内，第三和第四单元区域的存储单元(非选择存储单元)的极化变化，分别如图22和图23所示，按照所存储的数据内容，产生极化状态的改善或劣化。即，如图22所示，在第三单元区域的存储单元保持有数据「0」的情况下，产生极化状态的劣化，并且在保持有数据「1」的情况下，产生极化状态的改善。另外，如图23所示，在第四单元区域的存储单元保持有数据「0」的情况下，产生极化状态的改善，并且在保持有数据「1」的情况下，产生极化状态的劣化。由此，通过t1(T1)、Tad、T2和T3的期间，产生相同次数的极化状态的改善和劣化。
如上所述，在第一实施方式中，通过对第一和第二单元区域的存储单元(选择存储单元)总括进行读出动作(T1期间)和再写入动作(T2和T3期间)的基础上，还对第三和第四单元区域的存储单元(非选择存储单元)施加和读出动作中施加在第三和第四单元区域的存储单元上的电压(-Vr1和-Vr0)极性相反的电压Vp，从而即使在读出动作中由于对第三和第四单元区域的存储单元分别施加-Vr1和-Vr0而使第三和第四单元区域的存储单元的极化状态劣化，也可以改善第三和第四单元区域的存储单元的极化状态。另外，由于通过读出动作(T1和Tad期间)和再写入动作(T2和T3期间)，对第三和第四单元区域的存储单元相同次数施加极性相反的电压，从而通过读出动作和再写入动作，对第三和第四单元区域的存储单元可以产生相同次数的极化状态劣化和改善，所以可以抑制第三和第四单元区域的存储单元的极化状态的劣化。由此，由于即使反复进行读出动作和再写入动作，也不会累积第三和第四单元区域的存储单元的极化状态的劣化，故可以可靠的防止保持在第三和第四单元区域的存储单元内的数据「1」或数据「0」消失的干扰现象。另外，由于即使存储单元的极化状态有偏差，也不会累积第三和第四单元区域的存储单元的极化状态的劣化，故可以抑制极化量少的一部分第三和第四单元区域的存储单元进一步劣化。由此，不会产生只消失极化量少的第三和第四单元区域的存储单元的数据的不合理现象。
参照图24，在该第一实施方式的变形例中，其与在Tad期间内改变非选择字线WL0～WL2和WL4～WL7的电位的上述第一实施方式的不同点在于：在Tad的期间内，通过使非选择字线WL0～WL2和WL4～WL7电位保持为0V，并且使所有位线BL0～BL7的电位变为-Vp，从而对第三和第四单元区域的存储单元(非选择存储单元)施加极性相反于-Vr1和-Vr0的电压Vp。即使这样构成的情况下，也可以使Tad期间的第三和第四单元区域的存储单元(非选择存储单元)的极化变化和图12和图13所示的第一实施方式同样。
(第二实施方式)
参照图25～图27说明，在该第二实施方式中不同于上述第一实施方式，在Tad的期间内，使施加于第三和第四单元区域的存储单元(非选择存储单元)上的电压，在第三区域的存储单元和第四单元区域的存储单元中互相不同的情况。另外，第二实施方式的强电介质存储器的T1、T2和T3期间的动作同于上述第一实施方式。
(Tad的期间)
如图25所示，在该第二实施方式中，经过T1期间后，使所有的字线WL0～WL7和所有的位线BL0～BL7的电位变为0V(备用状态)之后，使连接在读出动作中读出数据「1」的存储单元上的位线BL3和位线BL5的电位变为-Vp1。另外，使连接在读出动作中读出数据「0」的存储单元上的位线BL0～BL2、BL4、BL6和BL7的电位变为-Vp0。而且，Vp1和Vp0满足Vp1＞Vp0的关系。在此，在第二实施方式中进行设定，以使Vp1满足Vp1Vr1、Vp0满足Vp0Vr0。由此，对第三和第四单元区域的存储单元(非选择存储单元)分别施加和在T1期间(读出动作)中所施加的电压-Vr1和-Vr0的极性相反的电压Vp1和Vp0。另外，Vp1和Vp0的电压是「第三电压」和「第四电压」的一例。然后，经过Tad期间后，使所有的位线BL0～BL7的电位变为0V(备用状态)。另外，在T1期间(读出动作)和T2和T3期间(再写入动作)内施加在第一～第四单元区域的存储单元上的电压和上述第一实施方式相同。
另外，在t1(T1)、Tad、T2和T3的期间内，第三和第四单元区域的存储单元(非选择存储单元)的极化变化分别如图26和图27所示，按照所存储的数据内容，产生极化状态的改善或劣化。即，如图26所示，在第三单元区域的存储单元保持有数据「0」的情况下，在t1(T1)和Tad期间内分别产生极化状态的劣化和改善，并且在T2和T3的期间内分别产生极化状态的改善和劣化。另外，在第三单元区域的存储单元保持有数据「1」的情况下，在t1(T1)和Tad期间内分别产生极化状态的改善和劣化，并且在T2和T3的期间内分别产生极化状态的劣化和改善。
此外，如图27所示，在第四单元区域的存储单元保持有数据「0」的情况下，在t1(T1)和Tad期间内分别产生极化状态的劣化和改善，并且在T2和T3的期间内分别产生极化状态的劣化和改善。另外，在第四单元区域的存储单元保持有数据「1」的情况下，在t1(T1)和Tad期间内分别产生极化状态的改善和劣化，并且在T2和T3的期间内，分别产生极化状态的改善和劣化。由此，通过t1(T1)、Tad、T2和T3的期间，相同次数产生极化状态的改善和劣化。
如上所述，在第二实施方式中，通过使在Tad期间作为施加在第三单元区域的存储单元(非选择存储单元)上的电压的Vp1和作为读出动作中施加在第三单元区域的存储单元上的电压的Vr1成为实质上相同的值，使在Tad的期间作为施加在第四单元区域的存储单元(非选择存储单元)上的电压的Vp0和作为读出动作中施加在第四单元区域的存储单元上的电压的Vr0成为实质上相同的值，从而可以使读出动作中第三单元区域的存储单元减少的极化量和Tad期间恢复的极化量成为实质上相同的量，并且使读出动作中第四单元区域的存储单元减少的极化量和Tad期间恢复的极化量成为实质上相同的量。其结果，可以进一步提高第三和第四单元区域的存储单元的各自极化量的减少和恢复之间的平衡。
另外，在第二实施方式中，通过对第三和第四单元区域的存储单元(非选择存储单元)分别施加作为和读出动作中施加在第三和第四单元区域的存储单元上的电压(-Vr1和-Vr0)极性相反的电压的Vp1和Vp0，从而和上述第一实施方式同样，可以抑制因读出动作(T1期间)而使保持在第三和第四单元区域的存储单元内的数据「1」或数据「0」消失的干扰现象。另外，通过读出动作(T1和Tad的期间)和再写入动作(T2和T3)，对第三和第四单元区域的存储单元(非选择存储单元)施加相同次数极性相反的电压，从而和上述第一实施方式同样，可以可靠的防止一系列读出动作和再写入动作中的非选择存储单元的干扰现象。
(第三实施方式)
参照图28～图31，说明：该第三实施方式不同于第一和第二实施方式，把Tad期间设在T1期间之前的情况。另外，图29中的直线W是表示位线与读出放大器之间的配线负载电容的Q-V直线。另外，第三实施方式的强电介质存储器的T2和T3期间的动作和上述第一实施方式相同。
(Tad的期间)
在该第三实施方式中，如图28所示，首先，对第三和第四单元区域的存储单元(非选择存储单元)施加和在后面的T1期间中施加在第三和第四单元区域的存储单元(非选择存储单元)上的电压极性相反的电压。具体地，使所有位线BL0～BL7的电位从0V(备用状态)变为-Vp。并且，使所有字线WL0～WL7保持为0V。由此，对第三和第四单元区域的存储单元施加极性相反于-Vr1和-Vr0的电压Vp。
(T1期间：读出动作)
其次，在第三实施方式中，在Tad的期间之后立即进行数据的读出。即，从Tad期间不经过备用状态，使所有的位线BL0～BL7变为浮动状态，并且在相同定时或延迟几纳秒～几十纳秒，使选择字线WL3的电位变为Vcc。另外，非选择字线WL0～WL2和WL4～WL7保持为0V。由此，在第三实施方式中，如图29所示，在读出动作中，不同于对第一和第二单元区域的存储单元(选择存储单元)施加Vcc的第一实施方式，而对第一和第二单元区域的存储单元施加Vcc+Vp的电压。因此，在第三实施方式中，和上述第一实施方式相比，读出电位Vr1与读出电位Vr0之间的电位差Vr1-Vr0变大。另外，T2和T3期间(再写入动作)内施加在第一～第四单元区域的存储单元上的电压，和第一实施方式相同。
另外，在t1(T1)、Tad、T2和T3期间中，第三和第四单元区域的存储单元(非选择存储单元)的极化变化，分别如图30和图31所示，按照所存储的数据内容，产生极化状态的改善或劣化。即，如图30所示，在第三单元区域的存储单元保持有数据「0」的情况下，在Tad和t1(T1)期间内分别产生极化状态的改善和劣化，并且在T2和T3期间内分别产生极化状态的改善和劣化。另外，在第三单元区域的存储单元保持有数据「1」的情况下，在Tad和t1(T1)期间内分别产生极化状态的劣化和改善，且在T2和T3期间内分别产生极化状态的劣化和改善。
此外，如图31所示，在第四单元区域的存储单元保持有数据「0」的情况下，在Tad和t1(T1)期间内分别产生极化状态的改善和劣化，且在T2和T3期间内分别产生极化状态的劣化和改善。另外，在第四单元区域的存储单元保持有数据「1」的情况下，在Tad和t1(T1)期间内分别产生极化状态的劣化和改善，且在T2和T3期间内分别产生极化状态的改善和劣化。由此，通过Tad、t1(T1)、T2和T3期间，相同次数产生极化状态的改善和劣化。
在第三实施方式中，如上所述，通过对第三和第四单元区域的存储单元(非选择存储单元)施加作为和读出动作中施加在第三和第四单元区域的存储单元(非选择存储单元)上的电压(-Vr1和-Vr0)极性相反的电压Vp之后，立即使所有的位线BL0～BL7变为浮动状态，且对被选择字线WL3施加读出数据「1」或数据「0」用的电压Vcc，从而可以对第一和第二单元区域的存储单元(选择存储单元)施加读出数据「1」或数据「0」用的电压(Vcc)以上的电压(Vcc+Vp)。由此，因为可以使数据「1」的读出电位Vr1与数据「0」的读出电位Vr0之间的电位差变大，所以可以提高存储器的读出精度。
而且，第三实施方式的其他效果和上述第一实施方式相同。
(第四实施方式)
参照图32说明：在该第四实施方式中，不同于上述第一～第三实施方式，不利用参照电压来进行数据「0」或数据「1」的判定的情况。
在该第四实施方式中，图32所示的斩波比较电路20连接有所有的位线BL0～BL7。该斩波比较电路20具有判定存储在存储单元内的数据「0」或数据「1」的功能。另外，斩波比较电路20包括倒相电路21、电容22、电阻R1和三个开关SW1～SW3。倒相电路21具有逻辑阈值电位VT。另外，倒相电路21的输入端子介由电容22和开关SW2而连接有位线BL，且从输出端子向外部输出数据。另外，在倒相电路21的输入端子和输出端子上分别连接有开关SW1的一方端子和另一方端子。电阻R1的一方端子接地，并且另一方端子介由开关SW3而连接有倒相电路21的输出端子。另外，电阻R1的电阻值设定为：使节点ND1的电位下降比0V还大、且比-Vr1a+Vr1还小。另外，-Vr1a+Vr1在后面叙述的读出—再写入动作中进行说明。
接着，参照图32～图37，说明第四实施方式的强电介质存储器的读出—再写入动作。另外，在第四实施方式中，将备用状态的所有字线WL0～WL7和所有位线BL0～BL7的电位设为倒相电路21的逻辑阈值电位VT。
(Tad的期间)
如图33所示，在该第四实施方式中，首先使开关SW1和开关SW2从接通状态变为断开状态，并且以相同定时或延迟几纳秒～几十纳秒，使所有位线BL0～BL7的电位从VT(备用状态)变为浮动状态，且使选择字线WL3的电位从VT(备用状态)变为VT-Vcc。另外，使非选择字线WL0～WL2和WL4～WL7保持为VT。此时，位线BL3和BL5的电位变为VT-Vr1a，位线BL0～BL2、BL4、BL6和BL7的电位变为VT-Vr0a。而且，VT-Vcc(选择字线WL3的电位)是本发明的「第五电压」的一例。
另外，在Tad的期间中，第一和第二单元区域的存储单元(选择存储单元)的极化变化分别如图34和图35所示。即，如图34所示，由于对存储有数据「0」的第一单元区域的存储单元施加-Vcc+Vr0a的电压，故极化反转。此外，如图35所示，因为对存储有数据「1」的第二单元区域的存储单元施加-Vcc+Vr1a的电压，所以极化不反转。
(T1期间：读出动作)
其次，如图33所示，在使所有位线BL0～BL7保持t1期间的浮动状态下，使选择字线WL3的电位变为VT+Vcc。另外，使非选择字线WL0～WL2和WL4～WL7保持为VT。此时，位线BL3和BL5的电位变为读出电位VT-Vr1a+Vr1，并且位线BL0～BL2、BL4、BL6和BL7的电位变为读出电位VT-Vr0a+Vr0。另外，VT+Vcc(选择字线WL3的电位)是本发明的「第六电压」的一例。在每一个位线产生读出电位后，使开关SW2变为接通状态。
而且，在t1期间内，第一和第二单元区域的存储单元(选择存储单元)的极化变化分别如图34和图35所示。即，如图34所示，由于对存储有数据「0」的第一单元区域的存储单元施加Vcc+Vr0a-Vr0的电压，所以极化再度被反转。在此，在第四实施方式中，Vr0aVr0，变为Vcc+Vr0a-Vr0＝Vcc。因此，向存储有数据「0」的第一单元区域的存储单元再度写入数据「0」。另外，如图35所示，在t1期间内，对存储有数据「1」的第二单元区域的存储单元施加Vcc+Vr1a-Vr1的电压。另外，在第四实施方式中，Vr1a＜Vr1，通过使存储有数据「1」的第二单元区域的存储单元极化反转，从而变为图35(t1期间)所示的极化状态。然后，在除了t1以外的T1期间，由于对存储有数据「1」的第二单元区域的存储单元施加Vcc的电压，所以数据「1」被破坏而写入数据「0」。
在t1期间内，在每一个位线上产生读出电位之后，如果开关SW2变为断开状态，则对应于存储有数据「1」的第二单元区域的存储单元的斩波比较电路20(参照图32)的节点ND1，从VT引导(boot)为读出电位VT-Vr1a+Vr1。即，因为Vr1a＜Vr1，所以节点ND1的电位变为作为倒相电路21(参照图32)的逻辑阈值电位的VT以上。另外，对应于存储有数据「0」的第一单元区域的存储单元的斩波比较电路20的节点ND1，变为读出电位VT-Vr0a+Vr0。即，因为Vr0a＝Vr0，所以节点ND1的电位变为作为倒相电路21的逻辑阈值电位的VT附近的电位。
并且，和使开关SW2成为接通状态的定时为相同的定时，或延迟几纳秒～几十纳秒，把开关SW3从断开状态变为接通状态。由此，因为电连接节点ND1和一方端子接地的电阻R1，所以节点ND1的电位下降。在此，如上所述，电阻R1的电阻值设定为：节点ND1的电位下降比0V还大且比-Vr1a+Vr1还小。因此，对应于存储有数据「1」的第二单元区域的存储单元的斩波比较电路20的节点ND1电位直接保持作为倒相电路21的逻辑阈值电位的VT以上的状态。另一方面，对应于存储有数据「0」的第一单元区域的存储单元的斩波比较电路20的节点ND1电位变成比作为倒相电路21的逻辑阈值电位的VT还小。由此，由于倒相电路21的功能，从对应于存储有数据「1」的第二单元区域的存储单元的斩波比较电路20输出L电平的电位。另外，由于倒相电路21的功能，从对应于存储有数据「0」的第一单元区域的存储单元的斩波比较电路20输出H电平的电位。并且，在该第四实施方式中，利用此时的斩波比较电路20的输出，进行数据「0」或数据「1」的判定。
然后，使所有位线BL0～BL7的电位变为VT。该期间相当于除了t1以外的T1期间。
而且，T1期间结束后的第一和第二单元区域的存储单元的极化状态分别和图7和图8所示的第一实施方式相同。即，之后，通过进行和上述第一实施方式同样的再写入动作(T2和T3期间)，从而对第二单元区域的存储单元进行读出动作中被破坏数据「1」的再写入动作。另外，使开关SW1变为接通状态的定时和使开关SW3变为断开状态的定时，只要是进行可数据的判定之后的定时，任何时间都可以。
另外，在Tad、t1(T1)、T2和T3期间中，第三和第四单元区域的存储单元(非选择存储单元)的极化变化分别如图36和图37所示，按照所存储数据内容，产生极化状态的改善或劣化。即，如图36所示，在Tad和t1(T1)期间内，对第三单元区域的存储单元分别施加Vr1a和Vr1a-Vr1的电压，并且在T2和T3期间内分别施加1/3Vcc和-1/3Vcc的电压。而且，Vr1a和Vr1a-Vr1分别为本发明的「第二电压」和「第一电压」的一例。因此，在第三单元区域的存储单元保持有数据「0」的情况下，在Tad和t1(T1)期间内分别产生极化状态的改善和劣化，并且在T2和T3期间内分别产生极化状态的改善和劣化。另外，在第三单元区域的存储单元保持有数据「1」的情况下，在Tad和t1(T1)期间内分别产生极化状态的劣化和改善，并且在T2和T3期间内分别产生极化状态的劣化和改善。由此，在第三单元区域的存储单元中，通过Tad、t1(T1)、T2和T3期间，相同次数的产生极化状态的改善和劣化。
另外，如图37所示，对第四单元区域的存储单元，在Tad的期间内施加Vr0a，并且在T2和T3期间内分别施加电压-1/3Vcc和1/3Vcc。另外，由于Vr0a＝Vr0，故在t1(T1)期间内作为施加在第四单元区域的存储单元上的电压的Vr0a-Vr1变为0V。而且，Vr0a电压是本发明的「第二电压」的一例。因此，在第四单元区域的存储单元保持有数据「0」的情况下，在Tad期间内产生极化状态的改善，并且在T2和T3期间内分别产生极化状态的劣化和改善。另外，在第四单元区域的存储单元保持有数据「1」的情况下，在Tad期间内产生极化状态的劣化，并且在T2和T3期间内分别产生极化状态的改善和劣化。由此，在第四单元区域的存储单元中，通过T2和T3期间，相同次数的产生极化状态的改善和劣化。另外，t1(T1)期间的第四单元区域的存储单元在极化状态上不会发生变化。
在第四实施方式中，如上所述，通过在Tad期间内，使所有位线BL0～BL7的电位从VT(备用状态)变为浮动状态，并且使选择字线WL3电位从VT(备用状态)变为VT-Vcc，而且在t1期间内，使所有位线BL0～BL7变为浮动状态，并且使选择字线WL3电位变为VT+Vcc，从而在位线BL0～BL7上产生读出电位VT-Vr1a+Vr1(数据「1」)或VT-Vr0a+Vr0(数据「0」)，并且通过使该读出电位VT-Vr1a+Vr1和VT-Vr0a+Vr0只降低规定量，从而可以把读出电位VT-Vr1a+Vr1保持在作为倒相电路21的逻辑阈值电位的VT以上，并且可以使读出电位VT-Vr0a+Vr0比作为倒相电路21的逻辑阈值电位的VT还小。由此，由于通过比较读出电位VT-Vr1a+Vr1(数据「1」)及VT-Vr0a+Vr0(数据「0」)和作为倒相电路21的逻辑阈值电位VT，从而可以进行数据的自判定，所以不需要参照电压。另外，由于在Tad期间内，对第三单元区域的存储单元(非选择存储单元)施加和读出动作期间内施加在第三单元区域的存储单元上的电压(Vr1a-Vr1)极性相反的电压Vr1a，所以即使在读出动作中，通过对第三单元区域的存储单元施加Vr1a-Vr1而在第三单元区域的存储单元中产生极化状态的劣化，也可以改善第三单元区域的存储单元的极化状态。其结果，没有必要另外生成参照电压，且可以获得能抑制干扰现象的强电介质存储器。另外，即使单元特性存在偏差，也因为可以进行数据的自判定，故与通过和参照电压进行比较来进行数据的判定的情况相比，可以抑制单元特性偏差的影响。
而且，应认为：这里公开的实施方式在所有方面只不过是例子，并未进行限定。本发明的范围不是由上述实施方式的说明来表示，而是由技术方案范围来表示，进一步包含和技术方案范围均等的含义和范围内的所有变更。
例如，在上述第一～第四实施方式中，对作为本发明的存储器的一例，的强电介质存储器进行了说明，但本发明不限于此，也能应用于除了强电介质存储器以外的其他存储器中。
另外，在上述第一～第四实施方式中，在Tad的期间内通过驱动非选择字线或所有位线，从而对非选择存储单元施加和读出动作中施加在非选择存储单元上的电压极性相反的电压，但本发明不限于此，也可以在Tad的期间内通过驱动选择和非选择的所有字线，从而对非选择存储单元施加和读出动作中施加在非选择存储单元上的电压极性相反的电压。
此外，在上述第一～第四实施方式中，把Tad的期间设在T1期间与T2期间之间、或设在T1期间之前，但本发明不限于此，即使设在T2期间与T3期间之间、或设在T1期间之后，也可以获得相同的效果。

Claims (20)

1、一种存储器，其特征在于，其中具备存储单元阵列，该存储单元阵列包括：
位线；
配置为与所述位线交叉的字线；和
连接在所述位线与所述字线之间，保持第一数据或第二数据的存储单元；
在对连接在被选择的所述字线上的所有的所述存储单元总括进行读出动作的基础上，至少对非选择的所述存储单元施加和读出动作中施加在非选择的所述存储单元上的第一电压极性相反的第二电压。
2、根据权利要求1所述的存储器，其特征在于，
通过所述读出动作和再度写入所读出的数据的再写入动作，至少向非选择的所述存储单元，相同次数的施加所述第一电压和极性相反于所述第一电压的第二电压。
3、根据权利要求2所述的存储器，其特征在于，
所述再写入动作由多个动作构成。
4、根据权利要求3所述的存储器，其特征在于，
所述再写入动作包含第一期间和第二期间、两个期间，
在所述再写入动作的所述第二期间内，对非选择的所述存储单元施加和所述再写入动作的所述第一期间中施加在非选择的所述存储单元上的电压极性相反的电压。
5、根据权利要求1所述的存储器，其特征在于，
通过驱动非选择的所述字线、连接在被选择的所述存储单元上的所有的所述位线、以及选择与非选择的所有所述字线中的任意一个，从而对非选择的所述存储单元施加和所述读出动作中施加在非选择的所述存储单元上的第一电压极性相反的所述第二电压。
6、根据权利要求5所述的存储器，其特征在于，
通过驱动非选择所述字线，从而对非选择的所述存储单元施加和所述读出动作中施加在非选择的所述存储单元上的第一电压极性相反的所述第二电压。
7、根据权利要求5所述的存储器，其特征在于，
通过驱动连接在被选择的所述存储单元上的所有所述位线，从而对所述非选择的所述存储单元施加和所述读出动作中施加在非选择的所述存储单元上的第一电压极性相反的所述第二电压。
8、根据权利要求1所述的存储器，其特征在于，
所述第二电压设定为：在通过向非选择的所述存储单元施加所述第一电压而使极化量减少的情况下，能使所述减少的极化量实质性恢复的值。
9、根据权利要求8所述的存储器，其特征在于，
所述第二电压比所述读出动作中读出所述第一数据的所述位线中所产生的电压还小、且比所述读出动作中读出所述第二数据的所述位线中所产生的电压还大。
10、根据权利要求1所述的存储器，其特征在于，
所述第二电压包括：
对连接在所述读出动作中读出所述第一数据的所述位线上的非选择的所述存储单元施加的第三电压；和
对连接在所述读出动作中读出所述第二数据的所述位线上的非选择的所述存储单元施加的第四电压。
11、根据权利要求10所述的存储器，其特征在于，
通过驱动所述读出动作中读出所述第一数据的所述位线，从而对连接在所述读出动作中读出所述第一数据的所述位线上的非选择的所述存储单元施加第三电压；并且通过驱动连接在所述读出动作中读出所述第二数据的所述位线，从而对连接在所述读出动作中读出所述第二数据的所述位线上的非选择的所述存储单元施加第四电压。
12、根据权利要求10所述的存储器，其特征在于，
所述第三电压，是与在所述读出时、对连接在所述读出动作中读出所述第一数据的所述位线上的非选择的所述存储单元所施加的电压值实质上相同的值；
所述第四电压，是与在所述读出时、对连接在所述读出动作中读出所述第二数据的所述位线上的非选择的所述存储单元所施加的电压值实质上相同的值。
13、根据权利要求12所述的存储器，其特征在于，
通过对连接在读出所述第一数据的所述位线上的非选择的所述存储单元施加第三电压而恢复的极化量，是与通过对连接在读出所述第一数据的所述位线上的非选择的所述存储单元施加第一电压而减少的极化量实质上相同的量；
通过对连接在读出所述第二数据的所述位线上的非选择的所述存储单元施加第四电压而恢复的极化量，是与通过对连接在读出所述第二数据的所述位线上的非选择的所述存储单元施加第一电压而减少的极化量实质上相同的量。
14、根据权利要求1所述的存储器，其特征在于，
在所述读出动作之前，对非选择的所述存储单元施加所述第二电压。
15、根据权利要求14所述的存储器，其特征在于，
所述读出动作，在对非选择的所述存储单元施加所述第二电压之后立即使所有所述位线变为浮动状态，并且对被选择的所述字线施加读出所述第一数据和所述第二数据用的电压。
16、根据权利要求14所述的存储器，其特征在于，
在所述读出动作中，通过使所有的所述位线从初始状态变为浮动状态，并且，对被选择的所述字线施加读出用的第五电压，从而在对非选择的所述存储单元施加所述第二电压之后，使所有的所述位线变为浮动状态，并且对被选择的所述字线施加读出用的第六电压；
根据施加所述第六电压之后的所述位线中所产生的电压、和所述初始状态的所述位线的电压，进行数据的读出。
17、根据权利要求16所述的存储器，其特征在于，
还具备斩波比较器，其连接在所述位线上，具有规定的逻辑阈值电压，并且进行所述数据的读出；
所述斩波比较器根据所述逻辑阈值电压、和所述位线中所产生的读出电压，进行数据的判定。
18、根据权利要求1所述的存储器，其特征在于，
在所述读出动作之后，对非选择的所述存储单元施加所述第二电压。
19、根据权利要求1所述的存储器，其特征在于，
在对非选择的所述存储单元施加所述第二电压的期间，是与对非选择的所述存储单元施加所述第一电压的期间实质上相同的期间。
20、根据权利要求1所述的存储器，其特征在于，
所述存储单元包含强电介质电容器。
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