CN100350500C - 铁电存储器件及其编程方法 - Google Patents

Abstract

一种铁电存储器件包括：参考编程装置，用可编程寄存器调节和输出参考电平控制信号的电压，它用外加信号编程输出信号的电平，控制开关的导通断开，该开关调节连接到驱动电源的电容器的电容量；和参考电压发生器，用于按参考电平控制信号输出参考电压。一种铁电存储器件的编程方法包括：解码信号输入单元中输入的信号；按编程模式启动编程模式操作信号并使信号输入单元失效；响应编程模式操作信号执行编程模式。

Description

铁电存储器件及其编程方法

                        技术领域

本发明总的涉及铁电存储器件，更具体涉及包括参考电压发生器和冗余解码器的铁电存储器件，参考电压发生器用可编程寄存器调节参考电压电平，它用外加信号编程输出信号电平，并在无电源的情况下保持编程结果，以控制开关的导通/断开，该开关调节连接到驱动电源的电容器的电容量，冗余解码器用可编程寄存器作为开关的导通/断开控制器，用于编程冗余地址程序。

                        背景技术

总的说来，铁电随机存取存储器(以下叫做‘FRAM’)作为下一个世纪的存储器受到人们极大的关注，因为，它的处理速度像DRAM的速度一样快，即使在电源断开的情况下也能保持数据。

FRAM像DRAM一样包括电容器，但是，电容器有铁电物质，利用铁电物质的高剩余极化特性，即使在消除了所加的电场后，也不会减少数据。

图1是一般的铁电物质的磁滞回线特性曲线图。如图1所示，即使在电场消除后，电场也会由于剩余(自发)极化的存在而保持一定的强度，即‘d’或‘a’状态。这些‘d’和‘a’状态可以有于分配二进制数值‘1’和‘0’，以用作存储器单元。

图2是FRAM器件的单位存储单元的结构示意图。如图2所示，常规的FRAM的单位存储单元设有按一个方向配置的位线B/L和按与位线B/L垂直的另一方向配置的字线W/L。与字线平行并隔开预定间隔配置极板线(plateline)P/L。单位存储单元还设置有晶体管T1和铁电电容器FC1，晶体管T1有连接到相邻字线W/L的栅极，和连接到相邻位线B/L的源极；铁电电容器FC1有连接到晶体管T1的漏极的两个引出端的第一引出端和连接到极板线P/L的两个引出端的第二引出端。

以下描述常规FRAM的数据输入/输出操作。图3a是显示FRAM的写模式的时序图，而图3b是显示FRAM的读模式的时序图。

参见图3a，当外加的芯片启动信号CSBpad从高电平转换成低电平，同时，写启动信号WEBpad也从高电平转换成低电平时，阵列启动为开始写模式。之后，当写模式中的地址解码时，加到相应的字线上的脉冲从低电平转换成高电平从而选择存储单元。

为了在所选择的存储单元中写二进制的逻辑值“1”，位线加“高”电平信号，而极板线P/L加“低”电平信号。为了在存储单元中写二进制的逻辑值“0”，“位线加“低”电平信号，而极板线P/L加“高”电平信号。

参见图3b，当外加的芯片启动信号CSBpad从“高”电平转换成“低”电平时，在选择所需的字线之前用相等的信号使全部位线等于“低”电平。

每个位线失效后，对地址解码使所需的字线上的信号从“低”电平转换成“高”电平，从而选择相应的单位存储单元。对所选择存储单元的极板线加“高”电平信号，以消除对应存储在FRAM中的逻辑“1”的数据Qs。如果逻辑值“0”存储在FRAM中，将消除对应数据Qns。

按上述的磁滞回线特性，已消除的和没有消除的数据分别输出不同的值。结果，检测放大器检测出逻辑值“1”或“0”。换句话说，如图1中的磁滞回线所示，当数据被破坏时状态从‘d’转移到‘f’，而当数据没有被破坏时状态从‘a’转移到‘f’。

结果，通过已启动的检测放大器放大的被破坏的数据输出逻辑值“1”，而通过该检测放大器放大的没有被破坏的数据输出逻辑值“0”。在检测放大器放大数据后，数据应恢复成原始数据。因此，当“高”电平信号加到所需的字线上时，使极板线无效，从“高”电平转移到“低”电平。

常规FRAM中存在以下缺点。在常规的参考电压发生装置中，输出电压的电平固定在其被产生时即固定。在用常规的金属/多晶硅线或熔断器的冗余处理方法中，由于用激光切割而进行物理除去，因此不能恢复。

                        发明内容

因此，本发明的目的是提供一种参考电压发生器，它用可编程寄存器调节参考电压，所述的可编程寄存器可以用外加的信号编程它的输出信号，并在没有加电的情况下保持编程结果，以控制开关的导通/断开，该开关调节连接到驱动源的电容器的电容量。

本发明的另一个目的是提供一种铁电存储器件，通过将开关和控制开关的导通/断开的可编程寄存器引入冗余地址解码器，以使误差容易恢复。

为达到上述目的，提供一种铁电存储器件，它包括：参考编程装置，用于调节和输出其电压电平可以用可编程寄存器编程的参考电平控制信号；和参考电压发生装置，用于按参考电平控制信号输出参考电压。

还提供按本发明的一种铁电存储器件的编程方法，包括以下步骤：解码输入到信号输入单元的信号；激活对应编程模式的编程模式操作信号，并且使信号输入单元失效；以及，响应编程模式操作信号执行编程模式。

还提供按照本发明的一种铁电存储器件的编程方法，该铁电存储器件包括：参考电压发生器，用可编程寄存器调节参考电压电平，它用外加电压编程输出信号的电平，能在没有加电的情况下保持编程结果，控制开关的导通/断开，该开关调节接连到驱动电源的电容器的电容量；以及冗余解码器，用可编程寄存器作为开关的导通/断开控制器，用于编程冗余地址程序，所述方法包括步骤：设定参考电压在预定的第一电平；对弱存储单元执行冗余编程，该弱存储单元包括设定为包括第一电平数据的存储单元中低于第一电平的数据；设定参考电压在低于第一电平的第二电平；对弱存储单元执行冗余编程，该弱存储单元包括设定为包括第二电平数据的存储单元中超过第二电平的数据；和设定参考电压在预定的第一电平和预定的第二电平的中间值。

                        附图说明

图1是显示一般的铁电物质的磁滞回线的特性曲线图；

图2是显示FRAM存储单元器件的结构示意图；

图3a和3b是常规铁电存储器件的时序图；

图4是按本发明优选实施例的铁电存储器件的结构示意图；

图5是按本发明优选实施例的铁电存储器件的存储单元阵列的结构示意图；

图6是按本发明优选实施例的铁电存储器件的主位线上拉控制器的结构示意图；

图7是按本发明优选实施例的铁电存储器件的主位线负载控制器的结构示意图；

图8是按本发明优选实施例的铁电存储器件的列选择控制器的结构示意图；

图9是按本发明优选实施例的铁电存储器件的子存储单元块和主位线负载控制器的结构示意图；

图10是按本发明优选实施例的铁电存储器件的参考电压发生器的电路图；

图11是按本发明优选实施例的铁电存储器件的参考电容量调节器的结构示意图；

图12是按本发明优选实施例的铁电存储器件的参考编程装置的驱动器的结构示意图；

图13是按本发明优选实施例的铁电存储器件的参考电压发生器的时序图；

图14是按本发明优选实施例的铁电存储器件的可编程寄存器的框图；

图15是按本发明优选实施例的铁电存储器件的可编程寄存器的电路图；

图16是按本发明优选实施例的铁电存储器件的编程中的可编程寄存器的时序图；

图17是按本发明优选实施例的铁电存储器件在加电模式的可编程寄存器的时序图；

图18是按本发明优选实施例的铁电存储器件编程时输入到可编程寄存器的控制信号CPL和ENW的结构示意图；

图19是按本发明优选实施例的铁电存储器件的编程模式设定电路的框图；

图20a到20c是按本发明优选实施例的铁电存储器件的编程模式中的解码器的时序图；

图21是按本发明优选实施例的铁电存储器件的命令_1处理器的结构示意图；

图22是按本发明优选实施例的铁电存储器件的命令_2处理器的结构示意图；

图23是按本发明优选实施例的铁电存储器件的命令_3处理器的结构示意图；

图24是按本发明优选实施例的铁电存储器件的解码器的触发器电路的详细电路图；

图25a至25c是按本发明优选实施例的铁电存储器件的弱存储单元的挽救过程示意图。

                        具体实施方式

以下将参见附图更详细描述本发明。

图4是按本发明优选实施例的铁电存储器件的结构示意图。

参考电压发生装置给检测放大器供给参考电压。在读模式中，检测放大器比较参考电压和从存储单元阵列的位线输出的电压，之后，通过I/O缓冲器输出对应存储单元数据的逻辑电平。在写模式中，检测放大器比较参考电压和从I/O缓冲器输入的信号电压，之后，供给对应输入到存储单元的位线的信号的数据。

图5是图4所示的存储单元阵列的结构示意图。

存储单元阵列的每一列包括：主位线上拉控制器、存储单元阵列、列选择控制器、列冗余存储单元阵列、行冗余存储单元阵列、和驱动电压发生器(未示出)，用于比较预定的阈值电压和检测到的电源电压，并按比较结果调节驱动电压电平。

存储单元阵列包括：一个或多个位线负载控制器和多个子存储单元块。

图6是显示主位线上拉控制器的结构示意图。

主位线上拉控制器设置有PMOS晶体管，PMOS晶体管有输入控制信号MBPUC的栅极，连接到Vpp或Vcc的源极，和连接到主位线的漏极。

主位线上拉控制器在“预充电”过程中，上拉主位线到“高”电平。

图7是主位线负载控制器的结构示意图。

主位线负载控制器包括：PMOS晶体管，它有输入控制信号MBLC的栅极，连接到Vpp或Vcc的源极，和连接到主位线的漏极。

当启动控制信号MBLC时，主位线负载控制器加载主位线MBL。用主位线MBL的负载电阻和电流电平确定主位线MBL的检测电压。

每根主位线连接到一个或多个主位线负载控制器。当一个以上的主位线负载控制器连接到主位线时，多个主位线负载控制器之间设置数量相同的子存储单元块。

图8是列选择控制器的结构示意图。

列选择控制器连接或不连接主位线MBL和开关，该开关连接由列选择控制信号CSN和CSP控制的数据总线。

图9是子存储单元块和主位线负载控制器的结构示意图。

子存储单元块包括：子位线SBL、用于控制电流的NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4和NMOS晶体管N5。子位线与多个单位存储单元共同连接到每根字线WL<m>和极板线PL<m>。控制电流的NMOS晶体管N1有连接到子位线SBL的第一引出端的栅极，和连接到主位线MBL的漏极。NMOS晶体管N2有输入控制信号MBSW的栅极，与NMOS晶体管N1的源极连接的漏极，和接地的源极。NMOS晶体管N3有输入控制信号SBPD的栅极，连接到子位线SBL的第二引出端的漏极和接地的源极。NMOS晶体管N4有输入控制信号SBSW2的栅极，连接到子位线SBL的第二引出端的漏极，和输入控制信号SBPU的源极。NMOS晶体管N5有输入控制信号SBSW1的栅极，连接到主位线的漏极，和连接到子位线SBL的第二引出端的源极。

当研究特定存储单元时，通过激活包括在包括特定存储单元的子存储单元块中的NMOS晶体管N5，使子位线连接到主位线。结果，位线驱动负载减小到一根子位线SBL的驱动负载。

当启动下拉NMOS晶体管N3的控制信号SBPL时，子位线SBL的电位下拉到地电位。

调节电源电压的SBPU信号供给子位线SBL。当在低电压中要求“高”电压时，SBPU信号产生高于Vcc的电压，之后，该电压供给子位线SBL。

控制信号SBSW1和SBSW2调节SBPU信号和子位线SBL之间的信号流动。多个单位存储单元连接到子位线SBL。

连接到NMOS晶体管N1的栅极的子位线SBL调节主位线MBL的检测电压。NMOS晶体管N1的源极连接到NMOS晶体管N2的漏极，该NMOS晶体管N2具有被输入控制信号MBSW的栅极。

图10是输出参考电压REF(n)的参考电压发生器的电路图。

参考电压发生装置包括PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1、NMOS晶体管N2、PMOS晶体管P3、处于导通状态的开关S1和电容器C1。PMOS晶体管P1有接地的栅极，和连接到正电源VCC的源极。PMOS晶体管P2具有连接到地的栅极、连接到正电源VCC的源极、以及连接到PMOS晶体管P1的漏极的漏极。NMOS晶体管N1具有被输入参考电平控制信号REFSN的栅极，和连接到PMOS晶体管P1的漏极的漏极。NMOS晶体管N2具有连接到正电源VCC的栅极，连接到NMOS晶体管N1的源的漏极，和接地的源极。PMOS晶体管P3具有输入控制信号MBLPU_CON的栅极，和连接到正电源VCC的源极。处于导通状态的开关S1连接在PMOS晶体管P1的漏极和PMOS晶体管P3的漏极之间。电容器C1连接在PMOS晶体管P3的漏极和地之间。这里，从PMOS晶体管P3的漏极输出参考电压REF(n)。

参考电压发生装置包括对应于子存储单元块的每个元件的元件，以使操作条件与本发明的子存储单元块操作条件相同。

PMOS晶体管P1和PMOS晶体管P2对应于主位线负载控制器，PMOS晶体管P3对应主位线上拉控制器。NMOS晶体管N2对应图9中的子存储单元块的NMOS晶体管N2。子位线SBL的检测电压是参考电平控制信号REFSN。NMOS晶体管N1对应于图9中的子存储单元块的NMOS晶体管N1。开关S1对应于每个块中的列选择控制器。全部器件的尺寸与对应子存储单元块的部分的尺寸一致。加NMOS电容器装置c1以调节RC延迟。

图11是参考编程装置的结构示意图，参考编程装置产生加到图10所示参考电压输出单元的参考电平控制信号REFSN。

参考编程装置包括：驱动电压发生器(未示出)、NMOS晶体管114、多个铁电电容器111和电容量调节器112。驱动电压发生器通过激励电源电压供给驱动电压REF_PL。NMOS晶体管114有输入控制信号RE3F-EQ的栅极，和接地的源极。多个铁电电容器111连接在NMOS晶体管114的漏极和驱动电压发生器的输出线之间。电容量调节器112调节NMOS晶体管114的漏极和驱动电压发生器的输出线之间的电容量。

电容量调节器112包括串联在NMOS晶体管114的漏极和驱动电压发生器的输出线之间的多对铁电电容器和开关113。

可编程寄存器，用它的可以通过控制输入信号而编程的输出，控制开关的导通/断开。由于编程结果可以在无电功率的情况下保持，所以，编程结果可以再读出。

因此，用可编程寄存器的输入信号能控制驱动电压发生器的输出线REF_PL和NMOS晶体管114之间的电容量。结果，调节参考电平控制信号REFSN，之后，用参考电平控制信号REFSN调节参考电压。

图12是驱动电压发生器的结构示意图，驱动电压发生器给图11所示的参考编程装置供给驱动电压REF_PL。

驱动电压发生器包括电源电压激励单元121和电平移位器122。电源电压激励单元121在电源电压低于预定的电压时激励并输出电源电压。电平移位器122响应外部控制信号REF_PL_CON输出其电平是电源电压激励单元输出的电平或地电平的电压。

电源电压激励单元121包括：“与非”门、反相器链、NMOS电容器NC、PMOS晶体管P1、PMOS晶体管P2、和NMOS晶体管N1。当控制信号VCC_Limit和REFVPP_CON都被启动时，“与非”门输出“低”电平信号。当电源电压低于预定电平时启动VCC_Limit，而当命令电源电压激励时启动REFVPP_CON。反相器链包括奇数个反相器，和连接到“与非”门的输出节点的输入单元。NMOS电容器NC有连接到反相器链的输出节点的第一电极。PMOS晶体管P1有连接到正电源电压的源极，和连接到NMOS晶体管的第二电极的漏极。PMOS晶体管P2有连接到“与非”门输出单元的栅极，连接到NMOS电容器NC的第二电极的源极，和连接到PMOS晶体管P1的栅极的漏极。NMOS晶体管N1有连接到“与非”门输出单元的栅极，接地的源极，和连接到PMOS晶体管P2的漏极的漏极。

当电源电压超过阈值电压时，控制信号VCC_Limit在“低”电平，以抑制激励操作。当信号是“低”电平时，“与非”门输出是“高”电平，晶体管N1和P1导通。结果，输出电压变成VCC。

当电源电压低于阈值电压时，控制信号VCC_Limit在“高”电平，并按控制信号REFVPP_CON执行激励操作。

当控制信号VCC_Limit从“低”电平转换成“高”电平时，“与非”门输出从“高”电平转换成“低”。

由于反相器链的作用，从“低”电平转换成“高”电平的脉冲延迟传送到NMOS晶体管。

当“高”电平的脉冲传送到NMOS电容器NC时，晶体管N1和P1已经截止。结果，激励的电压相当于NMOS电容器两端的电压。

电平移位器122包括：PMOS晶体管P3、PMOS晶体管P4、NMOS晶体管N2、NMOS晶体管N3、PMOS晶体管P5和NMOS晶体管N4。PMOS晶体管P3有连接到NMOS电容器的第二端的源极。PMOS晶体管P4有连接到PMOS晶体管P3的漏极的栅极，有连接到NMOS电容器的第二端的源极，和连接到PMOS晶体管的栅极的漏极。NMOS晶体管N2有输入外部信号REF_P1_CON的栅极，与PMOS晶体管P3的漏极连接的漏极，和接地的源极。NMOS晶体管N3具有被输入有着与外部信号REF_PL_CON相反电平的信号的栅极，连接到PMOS晶体管P4的漏极的漏极，和接地的源极。PMOS晶体管P5具有连接到NMOS晶体管的漏极的栅极，和连接到电源电压激励单元的输出线的源极。NMOS晶体管N4有连接到NMOS晶体管N2的漏极的栅极，接地的源极，和与漏极连接PMOS晶体管P5的漏极连接的漏极。从NMOS晶体管N4的漏极输出驱动电压REF_PL。

当控制信号REF_PL_CON是“低”电平时，晶体管N3，P3，和N4导通，之后，输出电压REF-PL变成“低”电平。当控制信号REF_PL_CON是“高”电平时，晶体管N2，P4，和P5导通，输出电压REF_PL变成电源电压或激励的电源电压。

图13是参考电压发生器的时序图。在间隔t1在铁电电容器中充电参考电荷，并按间隔t2产生参考电压REF(n)。

在间隔t2，电容量确定参考电平控制信号REFSN的电平，按参考电平控制信号REFSN的电平确定参考电压REF(n)的电平。

随着按参考电平控制信号REFSN的电压电平变高，流过图10中的NMOS晶体管N1的电流量也增大。结果，加正PMOS晶体管P1和P2上的电压降也增大。因此，使参考电压REF(n)下降。

图14是可编程寄存器的框图。

可编程寄存器包括：第一放大器、输入单元、存储单元、和第二放大器。

当启动控制信号ENP和ENN时操作第一和第二放大器。第一和第二放大器使连接到存储单元的两个电极的电压固定在预定值，或放大存储在存储单元中的信号，以使信号输入到外部输出节点P_CON和N_CON。

当启动控制信号ENW时，按输入信号SET和RESET输入单元供给预定的电压到连接到存储单元的两个电极。如上所述，用第一和第二放大器固定供给的电压，但是，当截止控制信号ENN时，连接到存储单元的两个电极与输入信号SET和RESET分开。

存储单元存储输入信号，并在没有加电的情况下保持该信号，以在之后输出所存储的信号。在本发明中，铁电电容器用作存储装置，即使在电源被阻断的情况下也能保持记录的信息。

图15是可编程寄存器的每个元件的电路图。

第一放大器包括：PMOS晶体管P1，P2，和P3。PMOS晶体管P1有输入控制信号ENP的栅极，连接到正电源的源极。PMOS晶体管P2有连接到第一放大器的第一电极的栅极，连接到PMOS晶体管的漏极的源极，和连接到第一放大器的第二电极的漏极。PMOS晶体管P3有连接到第一放大器的第二电极的栅极，连接到PMOS晶体管P1的漏极的源极，和连接到第一放大器的第一电极的漏极。

输入单元包括：NMOS晶体管N3、PMOS晶体管P4、PMOS晶体管P5、和NMOS晶体管N4。NMOS晶体管N3的栅极输入第一输入信号SET和控制信号ENW的“与”操作结果，漏极连接到第一放大器的第一电极，源极接地。PMOS晶体管P4的栅极输入第一输入信号SET和控制信号ENW的“与非”操作结果，漏极连接到第一放大器的第二电极，源极连接到正电源VCC。PMOS晶体管P5的栅极输入第二输入信号RESET和控制信号ENW的“与非”操作结果，漏极连接到第一放大器的第一电极，源极连接到正电源VCC。NMOS晶体管N4栅极输入第二输入信号RESET和控制信号ENW的“与”操作结果，漏极连接到第一放大器的第二电极，源极接地。

存储单元包括：铁电电容器FC1，FC2，FC3和FC4。第一铁电电容器FC1的第一电极输入控制信号CPL，第二电极连接到第一放大器的第一电极。第二铁电电容器FC2的第一电极输入控制信号CPL，第二电极连接到第一放大器的第二电极。第三铁电电容器FC3的第一电极连接到第一放大器的第一电极，第二电极接地。第四铁电电容器FC4的第一电极连接到第一放大器的第二电极，第二电极接地。

第二放大器包括：NMOS晶体管N5，N6和N7。NMOS晶体管N5的栅极连接到第一放大器的第二电极，漏极连接到第一放大器的第一电极。NMOS晶体管N6的栅极连接到第一放大器的第一电极，漏极连接到第一放大器的第二电极。NMOS晶体管N7的栅极输入控制信号ENN，漏极连接到NMOS晶体管N5和N6的源极，源极接地。

可编程寄存器还包括NMOS晶体管N1和N2。NMOS晶体管N1的栅极输入控制信号EQN，漏极与PMOS晶体管P2的漏极连接，源极接地。NMOS晶体管N2的栅极输入控制信号EQN，漏极与PMOS晶体管P3的漏极连接，源极接地。

图16是可编程寄存器的时序图。

当开始预定的编程模式时，启动编程模式操作信号CMD_3。这里，通过启动ENN和ENP操作电路，之后，通过截止控制信号EQN准备输入电压。

当启动控制信号ENN和CPL时，输入信号SET和RESET供给铁电电容器。例如，当输入信号SET在“高”电平和输入信号RESET在“低”电平时，电荷存储在铁电电容器FC1和FC4中。

当控制信号ENN在“低”电平时，输入信号SET和RESET与铁电电容器FC1，FC2，FC3和FC4分开。控制信号CPL在“低”电平时，铁电电容器FC1和FC2中的电荷变化。

当电源被阻断时，电荷重新充入铁电电容器FC1，FC2，FC3和FC4。这里，由于存储的电荷使输出节点P-CON的电压变成低于输出节点N_CON的电压。

图17是加电源时可编程寄存器操作的时序图。

当电源达到稳定电平时，产生电源上检测脉冲PUP。由于有信号PUP，所以控制信号EQN从“高”电平转换到“低”电平。之后，存储在铁电电容器FC1，FC2，FC3和FC4中的电荷在输出节点N-CON和P-CON之间产生电位差。这里，输出节点N_CON的电压高。

当产生足够的电位差时，控制信号ENN和EQN分别达到“高”电平和“低”电平。之后，第一和第二放大器放大在存储单元中的两个节点的数据。

完成放大后，控制信号CPL重新转换到“低”电平，之后，在铁电电容器FC1和FC2中恢复已被破坏的“高”电平数据。这里，禁止ENN进入“低”电平，以抑制外部数据的重写。

图18是控制信号CPL和ENN发生电路的一个例子的结构图。由于本行业的普通技术人员参见图16和17很容易理解该电路的操作，所以不再描述。

图19是铁电存储器件的编程模式的设定电路的框图，铁电存储器件包括参考编程装置，它用可编程寄存器调节和输出参考电平控制信号的电压，它通过外加的信号编程输出信号的电平，并再没有加电的情况下保持编程结果，通过控制开关的导通/断开，按参考电平控制信号输出参考电压，该开关调节连接在驱动电源和参考电压发生装置之间的电容器的电容量。

一种编程处理方法，包括步骤：解码信号输入单元中输入的信号；启动对应预定编程模式的编程模式操作信号CMD_1并且使信号输入单元失效；以及，响应于编程模式操作信号CMD_1执行编程模式。

本发明的编程模式包括：行冗余编程模式、列冗余编程模式、和参考电平编程模式。按需要还可以加其他的编程模式。这里，CMD_1启动行冗余编程模式，CMD_2启动列冗余编程模式，和CMD-3启动参考电平编程模式。这些信号反馈到信号输入单元。当每个信号启动到“高”电平时，截止信号输入单元的输入，以确保稳定性。

图20a至20c是解码器操作的时序图。

在输出启动信号OEB的第n下降边缘，CMD_1启动到“高”电平，同时，芯片启动信号CEB和写启动信号WEB保持在“高”电平。

在输出启动信号OEB的第n下降边缘，CMD_2启动到“高”电平，同时，芯片启动信号CEB保持在“高”电平和写启动信WEB保持在“低”电平。

在写启动信WEB的第n下降边缘，CMD_3启动到“高”电平，同时，芯片启动信号CEB保持在“高”电平和输出启动信OEB保持在“低”电平。

图21到23分别是产生CMD_1到CMD_3的电路结构图。

图21是产生CMD_1的电路结构图。CMD_1通过解码输入信号CEB，OEB和WEB启动行冗余编程模式。当芯片启动信号CEB在“高”电平时，如果切换输出启动信号OEB，则切换芯片启动信号CEB和输出启动信号OEB之间的“与”操作结果。如果输出启动信号OEB切换n次，则第n个D触发电路的输出与写启动信号WEB的电平相同。因此，写启动信号WEB加到“高”电平时，CDM_1变成“高”电平。

图22和23所示电路的操作与图21所示电路的操作相同，所以不再描述。

图24是图21到23中所示的D触发器电路的详细电路图。

总的来说，D双稳态触发器电路是在时钟信号边缘取样并输出供给输入端的信号用的电路。

电路与时钟下降边缘同步，并取样输入信号d。当时钟信号是“高”电平时，主设备241打开其中的开关S1并在锁存器中存储输入信号d。这里，由于从属设备242闭合其中的开关S2，输入信号d不传送到从属设备242中的锁存器中。

当时钟移动到“低”电平时，主设备241的开关S1闭合，从属设备242中的开关S2打开。结果，存储在主设备241的锁存器中的数据存储在从属设备242中的锁存器中，之后，存储在从属设备242中的锁存器中的数据连续输出直到时钟的下一个下降边缘为止。

图25a到25c是通过调节铁电存储器件中的参考电压来寻找和挽救弱存储单元的方法的示意图，该铁电存储器件包括：参考编程装置，用可编程寄存器调节并输出参考电平控制信号的电压，它用外加信号编程输出信号电平，并在没有加电的情况下保持编程结果，通过控制开关的导通/断开，按参考电平控制信号输出参考电压，该开关调节连接在驱动电源和参考电压发生装置之间的电容器的电容量；以及冗余地址解码器，包括控制开关的导通/断开的可编程寄存器，用于编程冗余地址。

挽救弱存储单元的方法包括步骤：设定参考电压250在预定的第一电平；对弱存储单元254执行冗余编程，弱存储单元包括在设定为包括第一电平数据的存储单元中低于第一电平的数据；设定参考电压250在低于第一电平的第二电平；对弱存储单元253执行冗余编程，弱存储单元包括在设定为包括第二电平数据的存储单元中超过第二电平的数据；设定参考电压250在第一电平252和第二电平251的中间值。

如上所述，通过调节电容量获得参考电压的电平REF(n)，以改变参考电平控制信号RTEFSN。这里，可以用可编程寄存器控制开关的导通/断开，以调节参考电平控制信号RTEFSN，所述的开关与电容器串联，以调节电容量。

总的说来，冗余编程是编程连接到冗余地址解码器的熔断器。在本发明的优选实施例中，用开关代替熔断器，可编程寄存器的输出信号用作控制开关的导通/断开的信号。结果，可以随时反复调节开关的导通/断开。

在完成冗余编程后，重新编程参考电平以置于第一和第二电平的中间，以确保最大的检测余量。

本文所公开的铁电存储器件用参考电压发生器中的可编程寄存器可变地调节参考电压。可编程寄存器控制用于编程冗余解码器的开关的导通/断开。由于有了该可编程寄存器，当冗余存储单元解码失误时可以恢复冗余存储单元的地址。因而提高了芯片的可靠性和合格率。

Claims (20)

1.一种铁电存储器件，包括：

参考编程装置，用可编程寄存器调节并输出参考电平控制信号，它通过外加的信号编程输出信号电平，在没加电的情况下保持编程结果，控制开关的导通/断开，该开关调节连接到驱动电源的电容器的电容量；和

参考电压发生装置，按参考电平控制信号输出参考电压。

2.按权利要求1的铁电存储器件，其中，参考编程装置包括：

驱动电压发生器，通过激励电源电压供给驱动电压；

NMOS晶体管，它的栅极加第一控制信号，源极接地；

多个铁电电容器，连接在NMOS晶体管的漏极和驱动电压发生器的输出线之间；和

电容量调节器，用于调节NMOS晶体管的漏极和驱动电压发生器的输出线之间的电容量。

3.按权利要求2的铁电存储器件，其中，驱动电压发生器包括：

电源电压激励单元，当电源电压低于预定电压时，激励并输出电源电压；和

电平移位器单元，响应外部控制信号而输出其电平为从电源电压激励单元输出的电平或地电平的电压。

4.按权利要求3的铁电存储器件，其中，电源电压激励单元包括：

第一处理器，当低于电源电压的预定电平的第一控制信号以及指示激励电源电压的第二控制信号都被启动时，输出“低”电平信号；

反相器链，它的输入节点连接到第一处理器的输出节点，并包括奇数个反相器；

电容器，它的第一电极连接到反相器链的输出节点；

第一PMOS晶体管，它的源极连接到正电源电压，漏极连接到电容器的第二电极；

第二PMOS晶体管，它的栅极连接到第一处理器的输出单元，源极连接到电容器的第二电极，漏极连接到第一PMOS晶体管的栅极；和

NMOS晶体管，它的栅极连接到第一处理器的输出单元，源极接地，漏极连接到第二PMOS晶体管的漏极；

其中，输出电压是从电容器的第二电极输出的。

5.按权利要求3的铁电存储器件，其中，电平移位器单元包括：

第一PMOS晶体管，它的源极连接到电源电压激励单元的输出线；

第二PMOS晶体管，它的栅极连接到第一PMOS晶体管的漏极，源极连接到电源电压激励单元的输出线，漏极连接到第一PMOS晶体管的栅极；

第一NMOS晶体管，它的栅极加外部信号，漏极连接到第一PMOS晶体管的漏极，源极接地；

第二NMOS晶体管，它的栅极加与外部信号电平相反的信号，漏极连接到第二PMOS晶体管的漏极，源极接地；

第三PMOS晶体管，它的栅极连接到第二NMOS晶体管的漏极，源极连接到电源电压激励单元的输出线；

第三NMOS晶体管，它的栅极连接到第二NMOS晶体管的漏极，源极接地，漏极连接到第三PMOS晶体管的漏极；

其中，输出电压从第三NMOS晶体管的漏极供给。

6.按权利要求2的铁电存储器件，其中，电容量调节器包括串联在NMOS晶体管的漏极和驱动电压发生器的输出线之间的多对铁电电容器和开关，其中，由可编程寄存器分别调节开关的导通/断开。

7.按权利要求1的铁电存储器件，其中，参考电压发生装置包括：

第一PMOS晶体管，它的栅极接地，源极连接到正电源；

第二PMOS晶体管，它的栅极接地，源极连接到正电源，漏极连接到第一PMOS晶体的漏极；

第一NMOS晶体管，它的栅极加参考电平信号，漏极连接到第一PMOS晶体的漏极；

第二NMOS晶体管，它的栅极连接到正电源，漏极连接到第一NMOS晶体管的源极，源极接地；

第三PMOS晶体管，它的栅极加控制信号，源极连接到正电源；

导通-开关，它连接在第一PMOS晶体管的漏极和第三PMOS晶体管的漏极之间；和

电容器，它连接在第三PMOS晶体管的漏极和地之间；

其中，参考电压与第三PMOS晶体管的漏极电压相同。

8.按权利要求1的铁电存储器件，其中，可编程寄存器包括：

第一放大器，用于接收第一控制信号，有输出第一输出信号的第一电极，和输出第二输出信号的第二电极；

输入单元，用于接收第二控制信号、第一输入信号和第二输入信号，有连接到第一放大器的第一电极的第一电极，和连接到第一放大器的第二电极的第二电极；

存储单元，用于接收第三控制信号，有连接到第一放大器的第一电极的第一电极，和连接到第一放大器的第二电极的第二电极；和

第二放大器，用于接收第四控制信号，有连接到第一放大器的第一电极的第一电极，和连接到第一放大器的第二电极的第二电极。

9.按权利要求8的铁电存储器件，其中，可编程寄存器还包括：

第一NMOS晶体管，它的栅极加第五控制信号，漏极连接到第二放大器的第二电极，源极接地；和

第二NMOS晶体管，它的栅极加第五控制信号，漏极连接到第一放大器的第一电极，源极接地。

10.按权利要求8或9的铁电存储器件，其中，第一放大器包括：

第一PMOS晶体管，它的栅极加第五控制信号，源极连接到正电源；

第二PMOS晶体管，它的栅极连接到第一放大器的第一电极，源极连接到第一PMOS晶体管的漏极，漏极连接到第一放大器的第二电极；和

第三PMOS晶体管，它的栅极连接到第一放大器的第二电极，源极连接到第一PMOS晶体管的漏极，漏极连接到第一放大器的第一电极。

11.按权利要求8或9的铁电存储器件，其中，输入单元包括：

第三NMOS晶体管，它的栅极加第一输入信号和第二控制信号的“与”操作结果，漏极连接到第一放大器的第一电极，源极接地；

第四PMOS晶体管，它的栅极加第一输入信号和第二控制信号的“与非”操作结果，漏极连接到第一放大器的第二电极，源极连接到正电源；

第五PMOS晶体管，它的栅极加第一输入信号和第二控制信号的“与非”操作结果，漏极连接到第一放大器的第一电极，源极连接到正电源；

第四NMOS晶体管，它的栅极加第二输入信号和第二控制信号的“与”操作结果，漏极连接到第一放大器的第二电极，源极接地。

12.按权利要求8或9的铁电存储器件，其中，存储单元包括：

第一铁电电容器，它的第一电极加第三控制信号，第二电极连接到第一放大器的第一电极；

第二铁电电容器，它的第一电极加第三控制信号，第二电极连接到第一放大器的第二电极；

第三铁电电容器，它的第一电极连接到第一放大器的第一电极，第二电极接地；和

第四铁电电容器，它的第一电极连接到第一放大器的第二电极，第二电极接地。

13.按权利要求8或9的铁电存储器件，其中，第二放大器包括：

第五NMOS晶体管，它的栅极连接到第一放大器的第二电极，漏极连接到第一放大器的第一电极；

第六NMOS晶体管，它的栅极连接到第一放大器的第一电极，漏极连接到第一放大器的第二电极；和

第七NMOS晶体管，它的栅极加第四控制信号，漏极连接到第五和第六NMOS晶体管的漏极，源极接地。

14.一种铁电存储器件的编程方法，该铁电存储器件包括：参考电压发生器，用可编程寄存器调节参考电压电平，它用外加电压编程输出信号的电平，能在没有加电的情况下保持编程结果，控制开关的导通/断开，该开关调节接连到驱动电源的电容器的电容量；以及冗余解码器，用可编程寄存器作为开关的导通/断开控制器，用于编程冗余地址程序，所述方法包括步骤：

解码信号输入单元中的输入信号；

启动对应于编程模式的编程模式操作信号，并且使信号输入单元失效；和

响应编程模式操作信号而执行编程模式。

15.按权利要求14的方法，其中，编程模式包括：行冗余编程模式、列冗余编程模式、和参考电平编程模式。

16.按权利要求15的方法，其中，当芯片启动信号失效，写启动信号失效时，启动行冗余编程模式，并使输出启动信号转换N次，其中N为正整数。

17.按权利要求15的方法，其中，当芯片启动信号失效，写启动信号失效时，启动列冗余编程模式，并使输出启动信号转换N次，其中N为正整数。

18.按权利要求15的方法，其中，当芯片启动信号失效，写启动信号失效时，启动参考电平编程模式，并使输出启动信号转换N次，其中N为正整数。

19.一种铁电存储器件的编程方法，该铁电存储器件包括：参考电压发生器，用可编程寄存器调节参考电压电平，它用外加电压编程输出信号的电平，能在没有加电的情况下保持编程结果，控制开关的导通/断开，该开关调节接连到驱动电源的电容器的电容量；以及冗余解码器，用可编程寄存器作为开关的导通/断开控制器，用于编程冗余地址程序，所述方法包括步骤：

设定参考电压在预定的第一电平；

对弱存储单元执行冗余编程，该弱存储单元包括设定为包括第一电平数据的存储单元中低于第一电平的数据；

设定参考电压在低于第一电平的第二电平；

对弱存储单元执行冗余编程，该弱存储单元包括设定为包括第二电平数据的存储单元中超过第二电平的数据；和

设定参考电压在预定的第一电平和预定的第二电平的中间值。

20.按权利要求19的方法，其中，冗余编程包括以下步骤：

确定用来替代弱存储单元的冗余存储单元的地址；和

当输入弱存储单元的地址时，通过控制用于要选择的冗余存储单元的可编程寄存器的输入信号，来编程包括在冗余地址解码器中的开关的导通/断开。

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