KR100927407B1 - 전압 레귤레이터 - Google Patents

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Abstract

본 발명은 반도체 메모리장치에서 이용되고, 적응형 밴드폭을 가지는 전압 레귤레이터에 관한 것이다. 본 발명은 클럭 트리의 지터를 줄이기 위하여 클럭 버퍼의 파워를 노이즈환경으로부터 분리한다. 이를 위해서 본 발명은 전압 레귤레이터를 사용하고, 상기 전압 레귤레이터의 출력전압을 공급전압으로 하여 클럭 지연을 수행하고, 발생되는 클럭 지연차에 의해서 전압 레귤레이터의 최적의 로드 캐패시터값을 찾으므로서 클럭 트리의 지터를 최소화한다.
전압 레귤레이터, 클럭 지연, 로드 캐패시터, 밴드폭

Description

전압 레귤레이터{VOLTAGE REGULATOR}
본 발명은 반도체 메모리장치에서 이용되고, 적응형 밴드폭을 가지는 전압 레귤레이터에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
이와 같이 고속화가 요구되어지는 동기식 클럭 시스템에서 가장 중요한 것은 클럭 트리의 지터를 줄이는 것이다. 상기 클럭 트리는 클럭 소스로부터 클럭을 인가받는 칩 내부의 래치들에 도달하는 클럭의 일정 딜레이를 조절하기 위해 클럭 소스와 래치 사이에 위치하는 다단으로 이루어진 버퍼링 수단을 일컫는다. 상기 클럭 트리는, 클럭을 이용해야 하는 동기식 클럭 시스템인, 반도체 메모리장치를 비롯한 CPU, 컨트롤러 등에 이용되어진다.
그러나 상기와 같은 클럭 트리를 사용하는 시스템의 경우, 파워 공급시 포함되는 노이즈에 따라서 클럭 트리의 지터(jitter)가 많이 발생하기 때문에, 시스템 성능을 떨어뜨리는 문제가 있다.
따라서 종래는 클럭 트리의 지터를 줄이기 위하여, 클럭 버퍼의 파워를 노이즈 환경으로부터 분리하기 위하여 전압 레귤레이터를 사용하고 있다. 상기 전압 레귤레이터는, 공급되는 파워의 노이즈를 저감하여 지터를 감소시키는 효과를 가져온다.
그러나 전압 레귤레이터를 사용하는 경우에 있어서도 다음과 같은 문제점이 있었다. 일반적으로 각 공급전원마다 주파수성분의 대역이 다르고, 시스템 클럭 발생에 사용되는 전압의 공진주파수도 다르게 이루어진다. 이러한 경우 공급전원의 주파수성분과, 시스템 클럭 발생에 사용되는 전압의 주파수성분이 다르게 되면서, 주파수 간의 간섭현상 및 잡음이 증가하는 문제점이 발생되는 것이다. 이와 같이 전압 레귤레이터를 사용하는 경우에 있어서도 주파수 간의 간섭현상으로 인하여 노이즈 감소가 거의 이루어지지 않게 되면서, 전압 레귤레이터를 구비함에 따른 효율성이 매우 떨어지는 문제점이 야기되었다.
따라서 본 발명의 목적은 적응형 밴드폭을 갖는 전압 레귤레이터를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 전압 레귤레이터는, 외부전원을 공급전압으로 하고, 클럭을 지연 출력하는 제 1 버퍼 체인; 기준전압과 피드백전압을 비교하고, 정형화된 제 1 전압을 발생하는 제 1 전압 발생수단; 상기 제 1 전압 발생수단의 로드 캐패시터값을 조절하는 제 1 트리밍 캐패시터부; 상기 제 1 트리밍 캐패시터부에서 출력되는 제 1 전압을 공급전압으로 하여, 클럭을 지연 출력하는 제 2 버퍼 체인; 상기 제 1 버퍼 체인과 제 2 버퍼 체인에서 출력되는 클럭의 지연차를 검출하여, 상기 제 1 트리밍 캐패시터부의 로드 캐패시터값을 조절하는 제어수단을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시에에 따른 전압 레귤레이터는, 외부전원을 공급전압으로 하고, 클럭을 지연 출력하는 제 1 버퍼 체인; 기준전압과 피드백전압을 비교하고, 정형화된 제 1,2 전압을 발생하는 제 1,2 전압 발생수단; 상기 제 1,2 전압 발생수단의 로드 캐패시터값을 조절하는 제 1,2 트리밍 캐패시터부; 상기 제 1,2 트리밍 캐패시터부에서 출력되는 제 1,2 전압을 공급전압으로 하여, 클럭을 지 연 출력하는 제 2,3 버퍼 체인; 상기 제 1,2 버퍼 체인의 클럭신호를 비교한 값과, 제 1,3 버퍼 체인의 클럭신호를 비교한 값을 이용하여 상기 제 1,2 트리밍 캐패시터부의 로드 캐패시터값을 조절하는 제어수단을 포함하는 것을 특징으로 한다.
본 발명은 클럭 트리의 지터를 줄이기 위하여 클럭 버퍼의 파워를 노이즈환경으로부터 분리하기 위하여 전압 레귤레이터를 사용한다. 그리고 상기 전압 레귤레이터의 출력전압을 공급전압으로 하여 클럭 지연을 수행하고, 발생되는 클럭 지연차에 의해서 전압 레귤레이터의 최적의 로드 캐패시터값을 찾는다. 이와 같은 특징에 따르면 본 발명은 클럭 트리의 지터를 최소화하고, 클럭 지연차 검출에 따라서 로드 캐패시터값을 변화시키는 적응형 방식으로 제어되므로 재설계에 따른 부담을 감소시키는 효과를 얻는다. 나아가 본 발명은 설계 비용 및 시간을 단축시키고, 마진확보 및 동작속도를 향상시키는 효과를 더불어 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 전압 레귤레이터에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명에 따른 전압 레귤레이터의 구성도를 도시하고 있다.
본 발명은 제 1 전압(VCCD1)을 생성하는 제 1 전압 레귤레이터(10)와, 제 2 전압(VCCD2)를 생성하는 제 2 전압 레귤레이터(40), 상기 제 1 전압 레귤레이터(10)의 공진점(Resonance Frequency)을 제어하기 위한 제1 트리밍 캐패시터부(Trimming Capacitor ; 20), 상기 제 2 전압 레귤레이터(40)의 공진점을 제어하기 위한 제 2 트리밍 캐패시터부(50)를 포함한다.
그리고 본 발명은, 코드신호를 발생하고, 상기 제 1,2 트리밍 캐패시터부(50)의 동작을 제어하는 코드 컨트롤러(70), 공급전원(VCC) 도메인(Domain)에서 동작하는 제 1 버퍼 체인(Buffer Chain ; 30), 제 1 전압 도메인에서 동작하는 제 2 버퍼 체인(35), 제 2 전압 도메인에서 동작하는 제 3 버퍼 체인(60)을 포함한다.
또한 본 발명은, 상기 제 1 버퍼 체인(30)에서 발생된 클럭(CLKD)과 제 2 버퍼 체인(35)에서 발생된 클럭(CLKD1)을 연산하는 제 1 익스크루시브오아게이트(XOR ; 90), 상기 제 1 버퍼 체인(30)에서 발생된 클럭(CLKD)과 제 3 버퍼 체인(60)에서 발생된 클럭(CLKD2)을 연산하는 제 2 익스크루시브오아게이트(XOR ; 95), 그리고 상기 제 1,2 익스크루시브오아게이트(90,95)의 출력을 비교하고, 상기 코드 컨트롤러(70)에 비교신호를 출력하는 비교기(80)를 포함한다. 이때 상기 제 1,2 익스크루시브오아게이트(90,95)의 출력단과 비교기(80) 사이에는 로드 캐패시터(C7,C8)가 각각 연결되고, 상기 캐패시터(C7,C8)에 의해 익스크루시브오아게이트(90,95)의 출력이 적분되어 비교기(80)에 입력된다.
보다 상세히 본 발명의 구성을 살펴보면, 상기 제 1 전압 레귤레이터(10)와 제 2 전압 레귤레이터(40)는, 동일한 구성으로 이루어진다.
상기 제 1 전압 레귤레이터(10)는, 출력전압을 분압하여 구성되는 피드백전압과 기준전압(VREF)을 차동 비교하는 차동 비교부, 상기 차동 비교부의 출력을 증폭하는 증폭부, 상기 증폭부의 출력전압을 전압 분배하고, 출력전압의 감시에 이용될 피드백전압을 발생하는 피드백전압발생부, 상기 비교부를 동작시키거나 또는 정지시키기 위하여 상기 비교부의 전류통로 형성을 개폐하는 제어스위칭부를 포함하여 구성되어진다.
상기 차동 비교부는, 외부에서 인가되는 기준전압(VREF)과 피드백전압을 이용하여 차동 비교를 수행하는 두개의 NMOS 트랜지스터(N1,N2)로 구성되고, 상기 두개의 트랜지스터(N1,N2)의 소스 단자는 공통 노드로 연결되어진다. 따라서 트랜지스터(N2)의 게이트단자에는 기준전압(VREF)이 인가되고, 트랜지스터(N1)의 게이트단자에는 피드백전압이 인가되어진다.
그리고 상기 트랜지스터(N1)의 드레인단자는 PMOS 트랜지스터(P1)와 직렬 연결되고, 상기 PMOS 트랜지스터(P1)의 소스단자로 외부 전원전압(VCC)이 인가되어진다. 또한 상기 비교부를 구성하는 또 하나의 트랜지스터(N2)의 드레인단자는 PMOS 트랜지스터(P2)와 직렬 연결되고, 상기 트랜지스터(P2)의 소스단자로 외부 전원전압(VCC)이 공급되어진다. 상기 두개의 PMOS 트랜지스터(P1,P2)는 전류 미러를 구성하고 있다.
상기 제어스위칭부는, 상기 비교부의 공통노드에 드레인단자를 연결하고, 게이트단자를 통해 외부에서 인가되는 바이어스전압(VBIAS)를 공급받으며, 소스단자 를 접지전압에 연결하고 있는 NMOS 트랜지스터(N3)로 구성된다.
상기 증폭부는, 상기 차동 비교기의 출력신호(OUT)에 의해서 동작되는 PMOS 트랜지스터(P3)로 구성되고, 상기 PMOS 트랜지스터(P3)의 게이트단자는 차동 비교기의 출력신호를 입력하고, 소스단자는 외부전원(VDD)을 그리고 드레인단자로 신호 출력을 하고 있다.
상기 피드백전압발생부는 상기 증폭부의 출력단자와 접지전압 사이에 전압분배용 저항(R1)을 연결하고, 상기 출력단자와 저항(R1) 사이에 연결되고 있는 노드에 상기 비교부의 트랜지스터(N1) 게이트단자가 연결되어진다. 즉, 상기 출력전압이 상기 저항에 의해 분압되고, 이렇게 분압된 피드백전압이 상기 비교부의 트랜지스터(N1)를 턴 온 시키게 되는 형태를 갖게 된다.
상기 제 2 전압 레귤레이터(40)도 NMOS 트랜지스터(N4~N6), PMOS 트랜지스터(P4~P6), 저항(R2) 등의 구성으로 상기와 동일한 형태로 구성되어진다.
그리고 상기 제 1,2 트리밍 캐패시터부(20,50)도 회로상으로는 동일하게 구성되어진다.
상기 제 1 트리밍 캐패시터부(20)는, 상기 제 1 전압 레귤레이터(10)의 출력노드와 접지전원 사이에 NMOS 트랜지스터와 캐패시터를 직렬 연결한 구성(N7,C3)(N8,C2)(N9,C1)을 다수개 연결하고 있다. 그리고 상기 NMOS 트랜지스터(N7,N8,N9)는 동일한 코드신호(CODE1)에 의해 제어되고 있다.
상기 제 2 트리밍 캐패시터부(50)는, 상기 제 2 전압 레귤레이터(40)의 출력노드와 접지전원 사이에 NMOS 트랜지스터와 캐패시터를 직렬 연결한 구성(N10,C6)(N11,C5)(N12,C4)을 다수개 연결하고 있다. 그리고 상기 NMOS 트랜지스터(N10,N11,N12)는 동일한 코드신호(CODE2)에 의해 제어되고 있다.
상기 제 1,2 트리밍 캐패시터부(20,50)에 인가되는 코드신호(CODE1,CODE2)는 코드 컨트롤러(70)에서 제공되어진다.
그리고 본 발명의 제 1,2,3 버퍼 체인(30,35,60)는, 다수개의 버퍼들을 병렬 연결한 구성으로 이루어진다.
상기 제 1 버퍼 체인(30)은, 외부전원(VCC)과 접지전원 사이에 다수개의 버퍼(B1~Bn)의 입출력이 체인형태로 연결되고, 상기 시작 버퍼(B1)에는 클럭신호가 입력된다. 즉 제 1 버퍼 체인(30)은 클럭신호를 입력하여, 상기 외부전원과 접지전원에 의해 다수개의 버퍼들이 구동되면서 최종 버퍼(Bn)에서 클럭신호(CLKD)를 발생한다.
상기 제 2 버퍼 체인(35)은, 제 1 전원(VCCD1)과 접지전원 사이에 다수개의 버퍼(B11~B1n)의 입출력이 체인형태로 연결되고, 상기 시작 버퍼(B11)에는 클럭신호가 입력된다. 즉 제 2 버퍼 체인(35)은 클럭신호를 입력하여, 상기 제1전원과 접지전원에 의해 다수개의 버퍼들이 구동되면서 최종 버퍼(B1n)에서 클럭신호(CLKD1)를 발생한다.
상기 제 3 버퍼 체인(60)은, 제 2 전원(VCCD2)과 접지전원 사이에 다수개의 버퍼(B21~B2n)의 입출력이 체인형태로 연결되고, 상기 시작 버퍼(B21)에는 클럭신호가 입력된다. 즉 제 3 버퍼 체인(60)은 클럭신호를 입력하여, 상기 제 2 전원과 접지전원에 의해 다수개의 버퍼들이 구동되면서 최종 버퍼(B2n)에서 클럭신호(CLKD2)를 발생한다.
다음은 상기 구성으로 이루어진 본 발명에 따른 전압 레귤레이터의 동작과정을 살펴보기로 한다.
전압 레귤레이터는 도 2와 도 3에 도시하고 있는 바와 같이, 로드 캐패시터(C)에 따라서 입력 노이즈에 대한 출력 노이즈의 주파수 특성상의 공진 주파수가 변하게 된다. 즉, 로드 캐패시터(C)의 값이 증가하면, 출력 노이즈/입력노이즈에 대한 공진주파수가 감소하고, 로드 캐패시터(C)의 값이 감소하면, 출력 노이즈/입력노이즈에 대한 공진주파수가 증가한다.
따라서 본 발명은 전압 레귤레이터의 공진 주파수가 로드 캐패시터의 함수라는 것을 이용하여, 로드 캐패시터 값을 제어한다. 이때 로드 캐패시터 값의 제어는, 레귤레이터에 공급되는 전압과 두개의 레귤레이터에서 생성되는 전압을 공급전압으로 사용하는 버퍼 체인의 지연차를 측정하고, 이 지연차가 전압 레귤레이터의 로드 캐패시터 값에 적용되도록 구성한다.
먼저 본 발명은 제 1 전압 레귤레이터(10)와 제 2 전압 레귤레이터(20)에서 기준전압과의 차동 비교에 의한 전압을 생성한다. 이때 상기 제 1 전압 레귤레이 터(10)는 제 1 트리밍 캐패시터부(20)에 의해 결정되는 로드 캐패시터값을 밴드폭으로 갖는다. 마찬가지로 상기 제 2 전압 레귤레이터(40)는 제 2 트리밍 캐패시터부(50)에 의해 결정되는 로드 캐패시터값을 밴드폭으로 갖는다.
한편, 코드 컨트롤러(70)의 제어하에 발생되는 제 1 코드신호가 제 1 트리밍 캐패시터부(20)에 공급되고, 제 2 코드신호가 제 2 트리밍 캐패시터부(50)에 공급된다. 따라서 상기 코드 컨트롤러(70)에서 발생되는 코드신호에 따라서 상기 제 1 전압 레귤레이터(10)와 제 2 전압 레귤레이터(40)는 다른 밴드폭을 갖게 된다. 이와 같이 해서 상기 제 1 전압 레귤레이터(10)에서 생성되는 신호가 정형화된 제 1 전압(VCCD1)이고, 제 2 전압 레귤레이터(40)에서 생성되는 신호가 정형화된 제 2 전압(VCCD2) 이다.
상기 정형화된 제 1 전압(VCCD1)은 제 2 버퍼 체인(35)을 구성하는 버퍼들(B11~B1n)에 공급전원으로 제공되고, 상기 정형화된 제 2 전압(VCCD2)는 제 3 버퍼 체인(60)을 구성하는 버퍼들(B21~B2n)에 공급전원으로 제공된다. 상기 제 2 버퍼 체인(35)은, 상기 제 1 전원(VCCD1)을 공급전원으로 하여, 클럭신호(CLKD1)를 발생한다. 마찬가지로 제 3 버퍼 체인(60)은, 상기 제 2 전원(VCCD2)을 공급전원으로 하여, 클럭신호(CLKD2)를 발생한다. 그리고 정형화되지 않은 외부전원(VCC)를 공급전원으로 하는 제 1 버퍼 체인(30)도, 클럭신호(CLKD)를 발생한다. 상기 제 1,2,3 버퍼 체인(30,35,60)에서 발생하는 클럭신호들을 도 4에 도 시하고 있다.
상기 제 1,2 버퍼 체인(30,35)에서 발생된 클럭신호는 연산기(90)에서 익스크루시브오아 연산되고, 상기 제 1,3 버퍼 체인(30,60)에서 발생된 클럭신호도 연산기(95)에서 익스크루시브오아 연산된다. 상기 익스크루시브오아게이트(90)의 출력신호는, 상기 공급전원을 구동전원으로 해서 발생된 클럭신호(CLKD)와 상기 제 1 전원(VCCD1)을 구동전원으로 해서 발생된 클럭신호(CLKD1)가 갖는 위상차만큼 하이신호를 발생한다. 또한 상기 익스크루시브오아게이트(95)의 출력신호는, 상기 공급전원을 구동전원으로 해서 발생된 클럭신호(CLKD)와 상기 제 2 전원(VCCD2)을 구동전원으로 해서 발생된 클럭신호(CLKD2)가 갖는 위상차만큼 하이신호를 발생한다.
상기 익스크루시브오아게이트(90,95)에서 발생된 신호(X0R1,XOR2)는, 캐패시터(C7,C8)에 의해 적분되어 상기 익스크루시브오아게이트(90,95)에서 발생된 하이신호 상태의 면적에 비례하는 전압 크기가 결정된다. 이때 발생되는 신호(XOR1,XOR2)를 도 4에 도시하고 있다.
비교기(80)는 상기 두 신호를 비교하고, 두신호의 차에 따른 구형파신호를 발생한다. 코드 컨트롤러(70)는 상기 비교기(80)에서 발생된 구형파신호를 입력하고, 제 1,2 트리밍 캐패시터부(20,50)에 인가하는 코드신호를 조절한다.
상기 코드 컨트롤러(70)는, 상기 제 1,2 트리밍 캐패시터부(20,50)에 인가하 는 코드신호를 조절하여, 상기 전압 레귤레이터(10,40)의 밴드폭을 재조절한다. 즉, 전압 레귤레이터는 도 2,3에 도시하고 있는 바와 같이, 로드 캐패시터에 따라서 NOISE OUT/NOISE IN의 주파수 특성상의 공진주파수가 변하게 된다.
만일, 제 1 전압(VCCD1)의 출력을 가지는 전압 레귤레이터의 공진이 공급전원(VCC) 상의 노이즈 주파수에 가까운 경우, 제 1 전압(VCCD1)의 노이즈 레벨이 제 2 전압(VCCD2)의 노이즈 레벨보다 크게 된다.
또한, 도 4에 도시되고 있는 바와 같이, 제 1 전압(VCCD1)과 제 2 전압(VCCD2)은, 공급전압(VCC)보다 낮은 구간만을 나타내고 있다. 이때 공통으로 익스크루시브되는 클럭신호(CLKD)의 위상은 제 2,3 버퍼 체인(35,60)에서 출력되는 클럭신호(CLKD1,CLKD2)보다 빠르게 나타나고 있다.
상기와 같은 경우 상기 익스크루시브오아게이트(90,95)의 출력은 제 1 출력(XOR1)이 제 2 출력(XOR2)보다 크게 되는 결과를 발생한다. 상기 제 1 출력(XOR1)이 높은 전압을 나타내는 것은 제 1 전압(VCCD1)에 더 노이즈성분이 많이 포함되어 있음을 나타낸다.
따라서 상기 코드 컨트롤러(70)는, 여러개의 코드 조합의 비교를 통하여, 가장 낮은 제 1 출력(XOR) 전압을 보이는 코드값을 찾아서 전압 레귤레이터의 제 1 트리밍 캐패시터부의 캐패시터값을 세팅한다. 이때 상기 코드 컨트롤러(70)에서 캐패시터값의 조절은, 상기 제 1 트리밍 캐패시터부(20)의 트랜지스터(N7,N8,N9)의 턴-온 양을 조절하므로서 캐패시터값을 조절한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 전압 레귤레이터의 밴드폭을 결정하는 로드 캐패시터값을 적응형으로 제어하여, 클럭 트리의 지터를 감소시키는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 실시예에 따른 전압 레귤레이터의 구성도,
도 2는 일반적인 전압 레귤레이터의 구성도,
도 3은 전압레귤레이터의 입력노이즈와 출력노이즈에 대한 특성도,
도 4는 본 발명의 실시예에 따른 전압 레귤레이터의 동작 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,40 ; 전압 레귤레이터 20,50 ; 트리밍 캐패시터부
30,35,60 : 버퍼 체인 70 : 코드 컨트롤러
80 : 비교기 90,95 : 익스크루시브오아게이트

Claims (16)

  1. 외부전원을 공급전압으로 하고, 클럭을 지연 출력하는 제 1 버퍼 체인;
    기준전압과 피드백전압을 비교하고, 정형화된 제 1 전압을 발생하는 제 1 전압 발생수단;
    상기 제 1 전압 발생수단의 로드 캐패시터값을 조절하는 제 1 트리밍 캐패시터부;
    상기 제 1 트리밍 캐패시터부에서 출력되는 제 1 전압을 공급전압으로 하여, 클럭을 지연 출력하는 제 2 버퍼 체인;
    상기 제 1 버퍼 체인과 제 2 버퍼 체인에서 출력되는 클럭의 지연차를 검출하여, 상기 제 1 트리밍 캐패시터부의 로드 캐패시터값을 조절하는 제어수단을 포함하는 것을 특징으로 하는 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제어수단은, 상기 상기 제 1 버퍼 체인과 제 2 버퍼 체인에서 출력되는 클럭의 지연차를 검출하는 비교수단;
    상기 비교수단의 검출값에 따라서 상기 제 1 트리밍 캐패시터부의 로드 캐패시터값을 조절하기 위한 코드 컨트롤러를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  3. 제 2 항에 있어서,
    상기 제 1 트리밍 캐패시터부는, 상기 제 1 전압 발생수단의 출력단과 접지전원 사이에 스위칭소자와 캐패시터를 직렬 연결한 것을 특징으로 하는 전압 레귤레이터.
  4. 제 3 항에 있어서,
    상기 스위칭소자는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터.
  5. 제 4 항에 있어서,
    상기 코드 컨트롤러의 제어값에 따라서 상기 트랜지스터의 턴-온 정도가 제어되는 것을 특징으로 하는 전압 레귤레이터.
  6. 제 5 항에 있어서,
    상기 제 1 트리밍 캐패시터부는, 상기 스위칭소자와 캐패시터를 하나의 묶음으로 한 구성을 병렬로 다수개 연결하는 것을 특징으로 전압 레귤레이터.
  7. 외부전원을 공급전압으로 하고, 클럭을 지연 출력하는 제 1 버퍼 체인;
    기준전압과 피드백전압을 비교하고, 정형화된 제 1,2 전압을 발생하는 제 1,2 전압 발생수단;
    상기 제 1,2 전압 발생수단의 로드 캐패시터값을 조절하는 제 1,2 트리밍 캐패시터부;
    상기 제 1,2 트리밍 캐패시터부에서 출력되는 제 1,2 전압을 공급전압으로 하여, 클럭을 지연 출력하는 제 2,3 버퍼 체인;
    상기 제 1,2 버퍼 체인의 클럭신호를 비교한 값과, 제 1,3 버퍼 체인의 클럭신호를 비교한 값을 이용하여 상기 제 1,2 트리밍 캐패시터부의 로드 캐패시터값을 조절하는 제어수단을 포함하는 것을 특징으로 하는 전압 레귤레이터.
  8. 제 7 항에 있어서,
    상기 제어수단은, 상기 제 1 버퍼 체인과 제 2 버퍼 체인의 출력을 연산하는 제 1 연산부;
    상기 제 1 버퍼 체인과 제 3 버퍼 체인의 출력을 연산하는 제 2 연산부;
    상기 제 1,2 연산부에서 출력되는 신호의 지연차를 검출하는 비교부;
    상기 비교부의 검출값에 따라서 상기 제 1,2 트리밍 캐패시터부의 로드 캐패시터값을 조절하기 위한 코드 컨트롤러를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  9. 제 8 항에 있어서,
    상기 제 1,2 연산부는, 익스크루시브오아게이트를 이용하는 것을 특징으로 하는 전압 레귤레이터.
  10. 제 9 항에 있어서,
    상기 제1,2 연산부 각각의 상기 익스크루시브오아게이트 출력신호의 적분값이 상기 비교부에 입력되는 것을 특징으로 하는 전압 레귤레이터.
  11. 제 10 항에 있어서,
    상기 코드 컨트롤러는, 검출된 클럭신호의 지연차가 없도록 로드 캐패시터값을 조절하는 것을 특징으로 하는 전압 레귤레이터.
  12. 제 11 항에 있어서,
    상기 제 1,2 트리밍 캐패시터부는, 상기 제 1,2 전압 발생수단의 출력단과 접지전원 사이에 스위칭소자와 캐패시터를 직렬 연결한 것을 특징으로 하는 전압 레귤레이터.
  13. 제 12 항에 있어서,
    상기 스위칭소자는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터.
  14. 제 13 항에 있어서,
    상기 코드 컨트롤러의 제어값에 따라서 상기 트랜지스터의 턴-온 정도가 제 어되는 것을 특징으로 하는 전압 레귤레이터.
  15. 제 14 항에 있어서,
    상기 제 1,2 트리밍 캐패시터부는, 상기 스위칭소자와 캐패시터를 하나의 묶음으로 한 구성을 병렬로 다수개 연결하는 것을 특징으로 전압 레귤레이터.
  16. 제 8 항에 있어서,
    상기 비교부는, 상기 제 1,2 연산부의 출력신호의 차에 따른 구형파신호를 발생하는 것을 특징으로 하는 전압 레귤레이터.
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