KR100979115B1

KR100979115B1 - 바이어스전압 생성회로 및 위상고정루프

Info

Publication number: KR100979115B1
Application number: KR1020070135145A
Authority: KR
Inventors: 송택상; 김경훈; 권대한; 윤대건
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-21
Filing date: 2007-12-21
Publication date: 2010-08-31
Also published as: KR20090067469A; US7812650B2; US20090160510A1

Abstract

본 발명은 위상고정루프 및 위상고정루프에서 이용될 바이어스 전압을 생성하는 바이어스전압 생성회로에 관한 것이다. 본 발명에 따른 바이어스전압 생성회로는, 밴드폭 조절을 수행하는 것을 특징으로 한다. 이를 위해서 본 발명은 바이어스 회로의 전류를 조절하여 밴드폭 조절을 수행하거나, 또는 본 발명은 출력단자에 걸려있는 부하(캐패시터)의 용량을 조절하여 밴드폭 조절을 수행한다. 따라서 본 발명은 발생되는 바이어스전압이 전압제어발진기의 레플리카 셀과의 위상마진이 맞춰질 수 있도록 제어하는 것이 가능하게 된다. 또한 본 발명에 따른 위상고정루프는, 위상고정루프의 밴드폭 조절에 연동하여, 포함되고 있는 바이어스전압 생성회로의 밴드폭도 가변 조절하는 것을 특징으로 한다. 따라서 본 발명은 PLL 시스템에서 지터를 구성하는 가장 큰 성분인 밴드폭 부근에서의 피킹(Peking)을 줄이기 위해서, PLL 시스템의 밴드폭에 연동하여 바이어스전압 생성회로의 밴드폭도 가변조절하여, PLL이 충분한 위상마진을 갖게 하여, 전체적으로 지터 피킹을 줄이는 효과를 얻는다.

바이어스제어전압, 위상고정루프, 밴드폭, 지터

Description

바이어스전압 생성회로 및 위상고정루프{BIAS VOLTAGE CIRCUIT AND PHASE LOCKED LOOP}

본 발명은 위상고정루프 및 위상고정루프에서 이용될 바이어스 전압을 생성하는 바이어스전압 생성회로에 관한 것이다.

위상고정루프(PLL : Phase Locked Loop), 지연고정루프(DLL : Delay Locked Loop)는 대표적인 피드백 시스템의 하나이다. 상기 피드백 시스템은, 동기식 반도체 메모리장치에서 메모리 컨트롤러와 같은 외부장치로부터 입력되는 외부클럭신호에 동기되어 락킹(locking)된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 즉, 반도체 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준클럭신호와 데이터간의 시간적 동기가 매우 중요하다.

일반적인 PLL 피드백 시스템은, PLL에 부여되는 입력클록과 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DN)를 출력하는 위상주파수검출기, 업신호 및 다운신호에 비례하는 전류를 출력하는 차지 펌프, 전 류를 평활하여 전압을 출력하는 루프필터, 그리고 입력된 전압에 기초한 주파수를 출력하는 전압제어발진기(VCO)를 포함하여 PLL 시스템으로 입력되는 클럭신호에 따라 주파수를 변화시키게 된다.

한편, 상기 피드백 시스템은 반도체 메모리장치를 비롯한 많은 디지털회로에 이용되고 있다. 그리고 용량, 부피 등에 의한 제약으로 인하여 상기 피드백 시스템에는 NMOS 트랜지스터 및 PMOS 트랜지스터를 사용하여 구성하고 있다. 따라서 상기 피드백 시스템은 NMOS 트랜지스터에 이용될 NMOS 제어전압(이하 N바이어스 제어전압 이라고 함), PMOS 트랜지스터에 이용될 PMOS 제어전압(이하 P 바이어스 제어전압 이라고 함)이 필요하다.

따라서 최근 사용되어지는 PLL 시스템에는 MOS 트랜지스터의 제어전압을 생성하기 위한 바이어스전압 생성회로를 구비하고 있다.

도 1은 종래 PLL 시스템에서 이용되고 있는 NMOS 트랜지스터의 바이어스 전압을 생성하기 위한 바이어스전압 생성 회로의 상세 회로도이다.

도시하고 있는 바와 같이 종래 바이어스전압 생성회로는, 바이어스전압을 받아들여서 다음단의 OP 앰프의 DC 전류를 발생하는 바이어스 회로(10)와, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)을 차동 증폭하는 OP 앰프부(20), VCO의 레플리카 셀(Replica cell)과 상기 OP 앰프(20)의 위상 마진(Phase margin)을 맞춰주기 위한 캐패시터(Clode)가 포함되고 있는 n바이어스 제어전압 출력부(30)가 포함되어진다.

상기 바이어스 회로(10)는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(MP1)와 두개의 NMOS 트랜지스터(MN1,MN2)를 직렬 연결하고 있다. 상기 PMOS 트랜지스터(MP1)의 소스단자는 공급전원(VDD)에 연결되고, 게이트단자와 드레인단자는 공통 접속점으로 연결되며, 상기 PMOS 트랜지스터(MP1)의 드레인단자에 상기 NMOS 트랜지스터(MN2)의 드레인단자가 연결된다. 상기 NMOS 트랜지스터(MN2)의 게이트단자에는 인에이블(enable) 신호가 입력되고, 소스단자는 다른 NMOS 트랜지스터(MN1)의 드레인단자에 연결된다. 상기 NMOS 트랜지스터(MN1)의 게이트단자에는 바이어스 제어전압(Vext)이 입력되고, 소스단자는 접지전원에 연결되어진다.

상기 OP 앰프부(20)는, 상기 바이어스 회로(10)에서 잡아주는 DC 전류에 의해서 입력되는 신호(Vctrl)를 차동 증폭한다. 상기 OP 앰프부(20)는, 공급전원에 소스단자를 연결하는 PMOS 트랜지스터(MP2)를 포함하며, 상기 PMOS 트랜지스터(MP2)의 게이트단자는 상기 바이어스 회로(10)의 PMOS 트랜지스터(MP1)의 게이트단자에 연결되고 있다. 그리고 상기 PMOS 트랜지스터(MP2)의 드레인단자에 두개의 PMOS 트랜지스터(MP3,MP4)를 연결하고 있다.

상기 제 1 PMOS트랜지스터(MP3)의 게이트단자는 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)을 입력하도록 구성되고, 드레인단자는 NMOS 트랜지스터(MN3)의 드레인단자에 연결된다. 상기 NMOS 트랜지스터(MN3)의 소스단자는 접지전원에 연결되어진다. 상기 제 2 PMOS 트랜지스터(MP4)의 게이트단자는 후술되는 출력부(30)에 연결되고, 드레인단자는 NMOS 트랜지스터(MN4)의 드 레인단자에 연결된다. 상기 NMOS 트랜지스터(MN4)의 소스단자는 접지전원에 연결되고, 드레인단자와 게이트단자는 연결되며, 상기 두개의 NMOS 트랜지스터(MN3,MN4)의 게이트단자는 연결되고 있다. 그리고 상기 트랜지스터(MP3)와 트랜지스터(MN3)를 연결하고 있는 접속점은, 출력부(30)의 N바이어스 출력단자에 연결되어진다.

상기 출력부(30)는, 상기 OP 앰프부(20)에서 차동 증폭된 전압을 출력하는 출력단자에 OP 앰프부(20)와 VCO 레플리카 셀(도시하지 않음)의 위상 마진을 맞춰주기 위한 캐패시터(Cload)를 연결하고 있다. 그리고 상기 OP 앰프부(20)의 출력에 따라서 피드백 신호를 조절하기 위한 구성을 포함하고 있다.

즉, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)이 PMOS 트랜지스터(MP5)의 게이트단자에 입력되고, 상기 트랜지스터(MP5)의 소스단자는 공급전원에 연결되며, 드레인단자는 PMOS 트랜지스터(MP6)의 게이트단자와 드레인단자를 공통 연결하는 단자에 연결되며, 상기 트랜지스터(MP6)의 소스단자도 공급전원에 연결되고 있다. 그리고 상기 공통연결단자는, 상기 OP 앰프부(20)의 PMOS 트랜지스터(MP4)의 게이트단자에 연결되어 출력부(30)에서 OP 앰프부(20)로 피드백 되는 경로를 구성하고 있다.

또한 상기 공통연결단자와 접지전원 사이에 세개의 NMOS 트랜지스터(MN5,MN6,MN7)가 직렬 연결되고, 상기 트랜지스터(MN5)의 게이트단자는 공급전원에 연결되고, 트랜지스터(MN6)의 게이트단자는 인에이블신호가 제공되며, 트랜지스터(MN7)의 게이트단자는 상기 OP 앰프부(20)의 출력신호가 제공되어진다.

다음은 상기와 같은 구성으로 이루어진 종래 바이어스전압 생성회로의 N바이어스 제어전압 생성을 위한 과정을 살펴보기로 한다.

먼저 도 1에 도시되고 있는 바이어스전압 생성회로는, MRS(도시하지 않음)에서 인가되는 인에이블신호가 바이어스 회로(10)의 NMOS 트랜지스터(MN2)와 출력부(30)의 NMOS 트랜지스터(MN6)의 게이트단자에 제공되면서 인에이블상태로 제어된다. 그리고 바이어스 회로(10)의 NMOS 트랜지스터(MN1)의 게이트단자에 바이어스 전압이 인가되면, 상기 바이어스 전압의 크기에 기초해서 바이어스 회로(10)는 다음단의 OP 앰프부(20)에서 사용될 DC 전류를 생성한다. 따라서 상기 바이어스 회로(10)에서 잡아주는 DC 전류에 의해서 차동 증폭기를 구성하는 PMOS 트랜지스터(MP3,MP4)에 공급될 전류가 형성되어진다.

한편, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)이 OP 앰프부(20)의 PMOS 트랜지스터(MP3)의 게이트단자에 입력되면, 입력된 신호에 비례하는 만큼의 N 바이어스 전압이 생성되어 출력부(30) 측으로 전달되어진다.

출력부(30)는 상기 OP 앰프부(20)에서 생성된 N 바이어스 전압(Vnctrl)을 출력단자를 통해서 N 바이어스 생성회로의 외부로 출력하고, 이때 출력되는 N 바이어스 전압은 PLL 시스템 내 NMOS 트랜지스터가 이용되고 있는 각 회로부로 제공되어져서 N 바이어스 제어전압을 필요로 하는 모든 NMOS 트랜지스터에 제공되어진다.

또한 OP 앰프부(20)의 출력전압은 NMOS 트랜지스터(MN7)의 게이트전압으로 제공되면서 NMOS 트랜지스터(MN7)의 턴-온 특성을 결정한다. 이때 결정된 턴-온 특성만큼 OP 앰프부(20)로 피드백되는 신호가 결정되어진다. 즉, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)이 PMOS 트랜지스터(MP5)의 게이트단자로 공급되어 상기 PMOS 트랜지스터(MP5)를 통해 공급전원을 공급하고, 이때 공급량은 상기 NMOS 트랜지스터(MN7)의 턴-온 특성량으로 조절되어진다.

이와 같이 동작되는 종래 바이어스전압 생성회로는, OP 앰프부(20)의 출력단의 저항값(Reff)과 출력부(30)의 출력단자에 연결되고 있는 캐패시터(부하)에 의해 폴(Pole)이 생기게 되고, 상기 폴이 나타난 지점이 바이어스전압 생성회로의 밴드폭이 된다.

그러나 앞서 언급하고 있는 바와 같이 PLL 시스템에서는 자체 내에서 이용될 바이어스 제어전압을 상기와 같은 바이어스전압 생성회로를 구비해서 생성하여 사용하고 있다. 따라서 상기 폴을 갖는 바이어스 생성회로를 포함하는 PLL 시스템은, 위상 마진이 나쁘게 되는 문제점이 있다.

도 2는 바이어스전압 생성회로의 폴이 있을 경우와 없을 경우의 PLL 시스템의 오픈 루프 게인(Open loop gain)과 위상 마진(phase margin)의 특성도를 나타내고 있다. 도시하고 있는 바와 같이, PLL 시스템의 P 바이어스전압 생성 회로에서 생성한 제로(zero)에 의해 위상 마진이 점점 향상되다가, N 바이어스전압 생성회로의 폴에 의해 위상 마진이 나빠지고 있음을 확인할 수 있다.

결과적으로 N 바이어스전압 생성회로의 폴은 PLL 시스템에서 충분한 위상 마 진을 얻지 못하게 하고, 따라서 PLL 시스템의 안정성에 문제를 발생함과 동시에 파워 노이즈, 입력 클럭 노이즈에 의한 지터(Jitter) 피킹(Peaking) 현상이 일어나서 지터 특성을 악화시키는 문제점이 있다.

따라서 상기 문제점을 해결하기 위한 본 발명의 첫번째 목적은 밴드폭이 조절 가능한 바이어스전압 생성회로를 제공함에 있다.

본 발명의 두번째 목적은 PLL 시스템의 밴드폭 조절에 대응하여 밴드폭 조절 가능한 바이어스전압 생성회로를 제공함에 있다.

본 발명의 세번째 목적은 밴드폭 조절이 가능한 바이어스전압 생성회로를 포함하고, 자체적으로 바이어스전압을 생성 가능한 위상고정루프를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 바이어스전압 생성회로는, 밴드폭 조절을 수행하는 것을 특징으로 한다. 이를 위해서 본 발명은 바이어스 회로의 전류를 조절하여 밴드폭 조절을 수행하거나, 또는 본 발명은 출력단자에 걸려있는 부하(캐패시터)의 용량을 조절하여 밴드폭 조절을 수행한다. 따라서 본 발명은 발생되는 바이어스전압이 전압제어발진기의 레플리카 셀과의 위상마진이 맞춰질 수 있도록 제어하는 것이 가능하게 된다.

또한 상기 목적을 달성하기 위한 본 발명에 따른 위상고정루프 및 제어방법은, 위상고정루프의 밴드폭 조절에 연동하여, 포함되고 있는 바이어스전압 생성회로의 밴드폭도 가변 조절하는 것을 특징으로 한다.

따라서 본 발명의 일실시예에 따른 바이어스전압 생성회로는, 전압제어발진기(VCO)에 공급될 바이어스 제어전압을 생성하는 회로에 있어서: 입력되는 밴드폭 제어신호에 따라 전류를 조절하는 바이어스 회로; 상기 바이어스 조절회로에서 조절된 전류를 동작전류로 하여, 입력신호를 차동 증폭하는 증폭수단; 및 상기 증폭수단의 출력신호에 응답하여 바이어스 제어전압을 출력하는 출력수단을 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 바이어스전압 생성회로는, 전압제어발진기(VCO)에 공급될 바이어스 제어전압을 생성하는 회로에 있어서: 동작전류를 발생하는 바이어스 회로; 상기 바이어스 회로에서 인가하는 동작전류에 의해 입력신호를 차동 증폭하는 증폭수단; 및 상기 증폭수단의 출력신호에 응답하여 인가되는 밴드폭 제어신호에 따라 바이어스 제어전압을 가변 제어하는 출력수단을 포함하는 것을 특징으로 한다.

그리고 본 발명의 일 실시예에 따른 위상고정루프는, 입력클록과 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DN)를 출력하는 위상주파수검출기; 상기 업신호 및 다운신호에 비례하는 전류를 출력하는 제 1 차지 펌프; 상기 제 1 차지 펌프의 출력에 따라 주파수를 변화시키는 전압제어발진기; 밴드폭을 가변 조절하면서, 상기 위상주파수검출기에서 발생되는 클럭신호를 이용하여, 바이어스 제어전압을 생성하기 위한 바이어스전압 생성회로를 포함하여 구성되고, 상기 바이어스 생성회로에서 발생되는 바이어스 제어전압은, 전압제어발진기에 공급되는 것을 특징으로 한다.

본 발명은 PLL 시스템에서 지터를 구성하는 가장 큰 성분인 밴드폭 부근에서의 피킹(Peking)을 줄이기 위해서, PLL 시스템의 밴드폭에 연동하여 바이어스전압 생성회로의 밴드폭도 가변조절 한다. 따라서 본 발명은 PLL이 충분한 위상마진을 갖게 하여, 전체적으로 지터 피킹을 줄이는 효과를 얻는다.

이하 첨부한 도면을 참조하여 본 발명에 따른 바이어스전압 생성회로 및 위상고정루프에 대해서 자세하게 살펴보기로 한다.

도 3은 본 발명에 따른 바이어스전압 생성회로의 상세 회로도를 도시하고 있다.

도시하고 있는 바와 같이, 본 발명에 따른 바이어스전압 생성회로는, 바이어스전압을 받아들여서 다음단의 OP 앰프의 DC 전류를 발생하는 바이어스 회로(100)를 포함한다. 상기 바이어스 회로(100)는, 바이어스 전압에 따라서 다음단의 OP 앰프부(200)의 동작전류를 다르게 제어할 수 있도록 구성한다.

또한 본 발명에 따른 바이어스전압 생성회로는, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)을 차동 증폭하는 OP 앰프부(200)를 포함한다. 상기 OP 앰프부(200)는, 상기 바이어스 회로(100)에서 조절하는 전류량에 따라서 입력 제어전압(Vctrl)을 차동 증폭한다. 즉, OP 앰프부(200)는, 상기 조절된 전류량에 의해 바이어스 생성회로의 밴드폭을 조절하는 기능을 수행한다.

그리고 본 발명에 따른 바이어스전압 생성회로는, PLL 시스템의 VCO의 레플리카 셀(Replica cell)과 상기 OP 앰프(200)의 위상 마진(Phase margin)을 맞춰주기 위한 캐패시터(Clode)가 포함되고 있는 n바이어스 제어전압 출력부(300)가 포함되어진다. 상기 출력부(300)에 구성되는 캐패시터의 용량을 조절하므로서 바이어스 생성회로의 밴드폭을 조절할 수도 있다. 따라서 상기 출력부(300)는 출력단자의 부하(캐패시터)의 용량을 조절하기 위한 구성을 포함한다.

상기 바이어스 회로(100)는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(MP11)가 연결되어진다. 그리고 상기 PMOS트랜지스터(MP11)와 접지 전원 사이에 바이어스 회로(100)의 전류를 조절하기 위한 전류원을 두개의 NMOS 트랜지스터를 직렬 연결하는 구성으로 포함하고 있다. 그리고 상기 PMOS 트랜지스터(MP11)의 소스단자는 공급전원(VDD)에 연결되고, 게이트단자와 드레인단자는 공통 접속점으로 연결된다.

상기 두개의 NMOS 트랜지스터로 구성되는 전류원은 상기 PMOS 트랜지스터(MP11)의 드레인단자에 복수개 연결되어진다. 그리고 상기 전류원으로 구성되는 두개의 NMOS 트랜지스터에서 제 1 NMOS 트랜지스터(MN11,MN12,...,MN1n)의 게이트단자는 TMRS(Test Mode Register Set ; 도시하지 않음))에서 출력되는 각 기 다른 제어신호 (bw_0,bw_1, ...,bw_n)에 의해서 구동되도록 구성되어진다. 상기 TMRS에서 출력되는 제어신호들은, PLL 제어 전에 기저장된 프로그램에 따라서 밴드폭 조절을 위해 출력되는 제어신호이다. 따라서 상기 제 1 NMOS 트랜지스터는, 각기 다른 용량을 갖도록 구성되어진다.

그리고 제 2 NMOS 트랜지스터 (MN21,MN22,...,MN2n)의 게이트단자는 바이어스 전압(Vext)에 의해서 구동되도록 구성되어진다. 여기서 바이어스 전압은, 도시하지 않은 바이어스 생성회로에서 출력된다.

상기 OP 앰프부(200)는, 상기 바이어스 회로(100)에서 조절해주는 DC 전류에 의해서 입력되는 제어전압(Vctrl)을 차동 증폭한다. 상기 OP 앰프부(200)는, 공급전원에 소스단자를 연결하는 PMOS 트랜지스터(MP12)를 포함하며, 상기 PMOS 트랜지스터(MP12)의 게이트단자는 상기 바이어스 회로(100)의 PMOS 트랜지스터(MP11)의 게이트단자에 연결되고 있다. 그리고 상기 PMOS 트랜지스터(MP12)의 드레인단자에 두개의 PMOS 트랜지스터(MP13,MP14)를 연결하고 있다.

상기 제 1 PMOS트랜지스터(MP13)의 게이트단자는 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)을 입력하도록 구성되고, 드레인단자는 NMOS 트랜지스터(MN40)의 드레인단자에 연결된다. 상기 NMOS 트랜지스터(MN40)의 소스단자는 접지전원에 연결되어진다. 상기 제 2 PMOS 트랜지스터(MP14)의 게이트단자는 출력부(300)의 피드백 라인(Vfbk)에 연결되고, 드레인단자는 NMOS 트랜지스터(MN41)의 드레인단자에 연결된다. 상기 NMOS 트랜지스터(MN41)의 소스단자 는 접지전원에 연결되고, 드레인단자와 게이트단자는 연결되며, 상기 두개의 NMOS 트랜지스터(MN40,MN41)의 게이트단자는 연결되고 있다. 그리고 상기 트랜지스터(MP13)와 트랜지스터(MN40)를 연결하고 있는 접속점은, 출력부(300)의 N바이어스 출력단자에 연결되어진다.

상기 출력부(300)는, 상기 OP 앰프부(200)에서 차동 증폭된 전압을 출력하는 출력단자에 OP 앰프부(200)와 VCO 레플리카 셀(도시하지 않음)의 위상 마진을 맞춰주기 위한 캐패시터(Cload)를 연결하고 있다. 상기 캐패시터는, 출력단자와 접지전원 사이에 연결되고, 각기 다른 용량을 갖는 캐패시터들이 다수개 병렬 연결되어진다. 그리고 각각의 캐패시터의 동작을 선택하기 위하여 제어신호(bw_0,bw_1, ...,bw_n)에 의해서 동작되는 트랜지스터(MN31,MN32,..., MN3n)를 연결한다. 도시하고 있는 실시예에서는 바이어스 회로(100)의 제어신호(bw_0,bw_1, ...,bw_n)와 출력부(300)의 제어신호(bw_0,bw_1, ...,bw_n)를 같이 구성하고 있으나, 다르게 구성하는 것도 가능하다. 즉, 조절을 위한 밴드폭에 따라서 바이어스 회로(100)의 전류만을 조절하거나 또는 출력부(300)의 캐패시터 용량만을 변경하거나 또는 바이어스 회로(100)의 전류와 출력부(300)의 캐패시터 용량을 동시에 변경하도록 제어하는 것이 가능하다.

그리고 상기 OP 앰프부(200)의 출력에 따라서 피드백 신호를 조절하기 위한 구성을 포함하고 있다. 즉, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)이 PMOS 트랜지스터(MP15)의 게이트단자에 입력되고, 상기 트 랜지스터(MP15)의 소스단자는 공급전원에 연결되며, 드레인단자는 PMOS 트랜지스터(MP16)의 게이트단자와 드레인단자를 공통 연결하는 단자에 연결되며, 상기 트랜지스터(MP16)의 소스단자도 공급전원에 연결되고 있다. 그리고 상기 공통연결단자는, 상기 OP 앰프부(200)의 PMOS 트랜지스터(MP14)의 게이트단자에 연결되어 출력부(300)에서 OP 앰프부(200)로 피드백 되는 경로를 구성하고 있다.

또한 상기 공통연결단자와 접지전원 사이에 세개의 NMOS 트랜지스터(MN42,MN43,MN44)가 직렬 연결되고, 상기 트랜지스터(MN42)의 게이트단자는 공급전원에 연결되고, 트랜지스터(MN43)의 게이트단자는 인에이블신호가 제공되며, 트랜지스터(MN44)의 게이트단자는 상기 OP 앰프부(200)의 출력신호가 제공되어진다. 상기 트랜지스터(MN42)는 공급전원을 게이트신호로 제공받으므로, 바이어스 생성회로에 전원이 공급되면서 턴-온 상태를 갖게 된다. 그리고 트랜지스터(MN43)는 인에블신호에 의해서 동작하므로, 바이어스 생성회로가 동작하면서 턴-온 상태를 갖는다. 그러나 트랜지스터(MN44)는 종래 기술에서 언급하고 있는 바와 같이 OP 앰프부(200)의 출력전압을 게이트전압으로 입력하므로, OP 앰프부(200)의 출력전압의 영향을 받게 된다.

다음은 상기와 같은 구성으로 이루어진 본 발명에 따른 바이어스전압 생성회로의 N바이어스 제어전압 생성을 위한 과정을 살펴보기로 한다.

먼저 바이어스전압 생성회로가 동작하기 위해서는 공급전원 및 접지전원 그리고 인에이블신호가 제공되야만 하므로, 그에 따라 동작이 이루어지는 소자들은 모두 정상적으로 동작되고 있음을 가정한다.

TMRS로부터 제어신호(bw_0,bw_1, ...,bw_n)가 공급되면, 바이어스 회로(100)의 다수개의 전류원들 중에서 하나의 전류원이 동작되어진다. 일 예로 제어신호(bw_0)만이 하이신호이고, 다른 제어신호는 모두 로우신호를 갖을 때, 트랜지스터(MN11)은 턴 온 되어지나, 상기 트랜지스터(MN11)와 병렬 연결되어지는 다른 트랜지스터(MN12,...MN1n)는 턴 오프 상태를 갖는다.

이때 바이어스 전압(Vext)에 의해서 트랜지스터(MN21,MN22,...,MN2n)는 모두 턴-온 상태를 갖는다. 그러나 상기 트랜지스터(MN11)만이 턴 온 상태를 갖기 때문에, 트랜지스터(MN11)와 직렬 연결되고 있는 트랜지스터(MN21)만 정상적으로 동작하면서 바이어스 회로(100)의 전류원은 트랜지스터(MN11,MN21)에 의해서 형성되어진다.

이렇게 해서 바이어스 회로(100)의 전류가 조절되면, 이와 연동하여 OP 앰프부(200)의 동작 전류가 결정되어진다. 만일 바이어스 회로(100)의 전류가 트랜지스터(MN12,MN22)에 의해 결정되는 경우에서는 OP 앰프(200)의 동작 전류가 전자의 경우와 다르게 결정되어짐은 당연하다. 따라서 상기 바이어스 회로(100)에서 잡아주는 DC 전류에 의해서 차동 증폭기를 구성하는 PMOS 트랜지스터(MP13,MP14)에 공급될 전류의 크기가 결정되어진다.

한편, 차지 펌프회로(Charge Pump : 도시하지 않음)에서 생성된 제어전압(Vctrl)이 OP 앰프부(200)의 PMOS 트랜지스터(MP13)의 게이트단자에 입력 되면, 입력된 신호에 비례하는 만큼의 N 바이어스 전압이 생성되어 출력부(300) 측으로 전달되어진다.

출력부(300)는 상기 OP 앰프부(200)에서 생성된 N 바이어스 전압(Vnctrl)을 출력단자를 통해서 바이어스 생성회로의 외부로 출력하고, 이때 출력되는 N 바이어스 전압은 PLL 시스템 내 포함되고 있고, N 바이어스 제어전압을 필요로 하는 모든 NMOS 트랜지스터에 제공되어진다.

또한 OP 앰프부(200)의 출력전압은 NMOS 트랜지스터(MN44)의 게이트전압으로 제공되면서 NMOS 트랜지스터(MN44)의 턴-온 특성을 결정한다. 이때 결정된 턴-온 특성만큼 OP 앰프부(200)로 피드백되는 신호가 결정되어진다. 즉, 제어전압(Vctrl)이 PMOS 트랜지스터(MP15)의 게이트단자로 공급되어 상기 PMOS 트랜지스터(MP15)를 통해 공급전원을 공급하고, 이때 공급량은 상기 NMOS 트랜지스터(MN44)의 턴-온 특성량으로 조절되어진다.

한편, 상기 출력부(300)의 출력단자에 연결되고 있는 캐패시터들도 바이어스 생성회로의 밴드폭 조절에 이용되어진다. 즉, 제어신호(bw_0,bw_1, ...,bw_n)에 의해서 어느 하나의 트랜지스터(MN31)가 턴 온 동작되면, 상기 트랜지스터(MN31)를 통해서 캐패시터 및 접지전원까지 연결되는 전류통로가 형성되어진다. 따라서 OP 앰프부(200)에서 생성되는 바이어스 전압은 상기 동작 중인 캐패시터의 충방전을 통해 출력되어진다.

그리고 도시하고 있는 실시예에서는 바이어스 회로(100)의 제어신호(bw_0,bw_1, ...,bw_n)와 출력부(300)의 제어신호(bw_0,bw_1, ...,bw_n)를 같이 구성하고 있으나, 다르게 구성하는 것도 가능하다. 즉, 조절을 위한 밴드폭에 따라서 바이어스 회로(100)의 전류만을 조절하거나 또는 출력부(300)의 캐패시터 용량만을 변경하거나 또는 바이어스 회로(100)의 전류와 출력부(300)의 캐패시터 용량을 동시에 변경하도록 제어하는 것이 가능하다.

이와 같이 본 발명의 바이어스 생성회로는, 밴드폭 조절을 가능하도록 구성하여, 여러가지 회로에서 이용 가능하도록 한다.

다음, 도 4는 본 발명에 따른 위상고정루프의 일 예시도를 도시하고 있다.

도시하고 있는 위상고정루프는, PLL 시스템에 입력되는 입력클록과 귀환루프에서 생성되는 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DN)를 출력하는 위상주파수검출기(PFD: 55), 업신호 및 다운신호에 비례하는 전류를 출력하는 차지 펌프(60), 저항성소자인 P바이어스 생성회로(65)를 통해서 입력되는 전압에 기초한 주파수를 출력하는 전압제어발진기(VCO : 70)를 포함하여 일반적인 PLL 시스템의 구성으로 이루어지며, 입력되는 클럭신호에 따라 주파수를 변화시키게 된다.

여기서 귀환루프는, 위상주파수검출기, 차지펌프, P 바이어스 생성회로, 전압제어발진기, 버퍼 그리고 다시 위상주파수검출기로 연결되는 통로를 나타낸다. 그리고 상기 P 바이어스 생성회로(65)는, 본 발명에서 자세한 언급은 생략하고 있 으나, 차지 펌프(60)와 전압제어발진기(70) 사이의 저항의 역할을 수행하며, 또한 전압제어발진기(70)에서 필요로 하는 P 바이어스 제어전압을 생성하여 전압제어발진기(70)로 공급하는 기능도 수행한다.

또한 본 발명의 위상고정루프는, 상기 위상주파수검출기(55)에서 발생되는 클럭신호를 이용하여, PLL 시스템 내에서 이용하기 위한 N 바이어스 제어전압을 생성하기 위한 회로를 더 포함하고 있다.

즉, 상기 위상주파수검출기(55)의 클럭신호에 비례하는 전류를 출력하는 차지 펌프(80), 상기 차지 펌프(80)에서 발생된 신호에 따른 N 바이어스 제어전압을 발생하는 N 바이어스전압 생성회로(nBias: 85)를 포함한다. 상기 N 바이어스전압 생성회로(85)에서 발생되는 N 바이어스 제어전압은, PLL 시스템 내 NMOS 트랜지스터를 동작시키기 위해 필요로 하는 N 바이어스 제어전압으로 이용되어진다. 따라서 상기 N 바이어스 제어전압은, 차지펌프(60,80), P 바이어스 생성회로(65), 전압제어발진기(70), 버퍼(75) 등으로 공급되어진다.

그리고 본 발명의 N 바이어스전압 생성회로(85)는, 도 3에 도시하고 있는 바와 같이, 밴드폭 조절이 가능하도록 구성되어진다. 즉, OP 앰프부(200)에 공급되는 전류량을 조절할 수 있도록 바이어스 회로(100)의 전류원을 조절하거나, 출력부(300)의 캐패시터 용량을 가변하여, 밴드폭 조절을 수행한다. 이때, N 바이어스전압 생성회로(85)의 밴드폭은, 상기 PLL 시스템의 밴드폭이 변할 경우에 같이 변화되도록 제어되어진다. 즉, 도시하고 있지 않은 제어부에서 PLL 시스템의 밴드폭 가변시에, 상기 N 바이어스전압 생성회로(85)의 밴드폭도 같이 가변시키도록 제 어한다. 그리고 부호 50은, PLL 시스템에 클럭신호를 제공하기 위하여 기준 주파수에 따른 클럭신호를 발생하는 클럭 수신기(50)이고, 부호 75는, 상기 전압제어발진기(70) 및 N 바이어스 생성회로에서 생성된 신호들을 임시 버퍼링하는 버퍼를 나타낸다.

상기와 같은 구성으로 이루어지는 본 발명에 따른 위상고정루프는, 다음과 같이 동작되어진다.

TMRS(Test Mode Register Set ; 도시하지 않음)에서 PLL 시스템 내 밴드폭 변화를 제어할 때(일반적으로 PLL 시스템에서 밴드폭 가변은 차지 펌프의 밴드폭을 가변시킴으로써 수행한다. 따라서 본 발명에서도 차지펌프(60,80)의 밴드폭을 가변시키는 것으로 가정한다), 이와 동시에 N 바이어스전압 생성회로(85)에도 밴드폭 변화에 따른 제어신호가 제공되어진다.

이때 제공된 밴드폭 제어신호에 따라서, 바이러스 회로(100)는 전류를 조절하므로서 OP 앰프부(200)의 전류를 조절하게 되고, 상기 변화된 전류량에 의해서 N 바이어스전압 생성회로(85)의 밴드폭 조절이 이루어진다.

만일, 밴드폭 제어신호가 바이어스 회로(100)가 아닌 출력부(300)에 제공된 경우, 바이어스 회로(100) 및 OP 앰프부(200)의 전류 조절은 이루어지지 않고, 출력부(300)의 캐패시터 용량의 변화가 이루어져서 바이어스전압 생성회로(85)의 밴드폭 조절이 이루어진다.

그리고 밴드폭 제어신호가 바이어스 회로(100) 및 출력부(300)에 동시에 인 가된 경우에서는 전류 및 캐패시터 용량의 변화가 같이 이루어져서 바이어스전압 생성회로(85)의 밴드폭 조절이 이루어진다.

이와 같이 밴드폭 조절이 이루어진 N 바이어스 제어전압은, PLL 시스템 내 포함되고 있고, N 바이어스 제어전압을 필요로 하는 모든 NMOS 트랜지스터에 제공되어진다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, N 바이어스전압 생성회로의 밴드폭을 가변 조절하는 경우에 적용한다. 특히, 상기 N 바이어스전압 생성회로는, PLL 시스템 내에서 자체적으로 N 바이어스 제어전압을 생성하는 회로의 경우이다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 종래기술에 따른 바이어스전압 생성회로의 상세회로도,

도 2는 바이어스전압 생성회로의 폴이 있을 경우와 없을 경우의 PLL 시스템의 오픈 루프 게인(Open loop gain)과 위상 마진(phase margin)의 특성도,

도 3은 본 발명에 따른 바이어스전압 생성회로의 상세회로도,

도 4는 본 발명에 따른 위상고정루프의 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

50 : 클럭 수신기 55 : 위상주파수검출기

60,80 : 차지펌프 65 : P 바이어스전압 생성회로

70 : 전압제어발진기 75 : 버퍼

85 : N 바이어스전압 생성회로 100 : 바이어스회로

200 : OP 앰프부 300 : 출력부

Claims

전압제어발진기(VCO)에 공급될 바이어스 제어전압을 생성하는 회로에 있어서:

다수의 밴드폭 제어신호에 따라 전류를 조절하는 바이어스 회로;

상기 바이어스 조절회로에서 조절된 전류를 동작전류로 하여, 입력신호를 차동 증폭하는 증폭수단; 및

상기 증폭수단의 출력신호에 응답하여 바이어스 제어전압을 출력하는 출력수단을 포함하며,

상기 바이어스 회로는,

모드레지스터셋으로부터 출력된 해당 밴드폭 제어신호에 응답하여 동작하며 병렬로 연결된 다수의 제1 트랜지스터와,

상기 다수의 제1 트랜지스터 각각에 직렬로 접속되고 예정된 바이어스 전압에 제어받는 다수의 제2 트랜지스터를 구비하는 바이어스전압 생성회로.
제 1 항에 있어서,

상기 바이어스 회로는, 상기 다수의 제1 트랜지스터는 각각 다른 용량을 갖는 것을 특징으로 하는 바이어스전압 생성회로.
제 2 항에 있어서,

상기 다수의 제1 트랜지스터는 각각 NMOS 트랜지스터인 것을 특징으로 하는 바이어스전압 생성회로.
삭제
제 1 항에 있어서,

상기 출력수단은, 상기 증폭수단의 출력을 감시하여 피드백되는 값을 조절하는 피드백경로를 포함하는 것을 특징으로 하는 바이어스전압 생성회로.
전압제어발진기(VCO)에 공급될 바이어스 제어전압을 생성하는 회로에 있어서:

다수의 밴드폭 제어신호에 응답하여 동작전류를 발생하는 바이어스 회로;

상기 바이어스 회로에서 인가하는 동작전류에 의해 입력신호를 차동 증폭하는 증폭수단; 및

상기 증폭수단의 출력신호에 응답하여 인가되는 상기 밴드폭 제어신호에 따라 바이어스 제어전압을 가변 제어하는 출력수단을 포함하며,

상기 바이어스 회로는,

모드레지스터셋으로부터 출력된 해당 밴드폭 제어신호에 응답하여 동작하며 병렬로 연결된 다수의 제1 트랜지스터와,

상기 다수의 제1 트랜지스터 각각에 직렬로 접속되고 예정된 바이어스 전압에 제어받는 다수의 제2 트랜지스터를 구비하는 바이어스전압 생성회로.
제 6 항에 있어서,

상기 출력수단은, 상기 증폭수단의 출력을 감시하여 피드백되는 값을 조절하는 피드백경로를 더 포함하는 것을 특징으로 하는 바이어스전압 생성회로.
제 7 항에 있어서,

상기 출력수단은, 출력노드의 캐패시터 용량을 제어하여 상기 바이어스 제어전압을 가변 제어하는 것을 특징으로 하는 바이어스전압 생성회로.
제 8 항에 있어서,

상기 출력수단은, 출력노드와 접지전원 사이에 다른 용량을 갖는 다수개의 캐패시터와;

각 캐패시터의 동작을 제어하기 위한 스위치를 포함하고,

인가되는 밴드폭 제어전압은, 동작을 위한 캐패시터에 연결된 스위치를 제어하는 것을 특징으로 하는 바이어스전압 생성회로.
입력클록과 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DN)를 출력하는 위상주파수검출기;

상기 업신호 및 다운신호에 비례하는 전류를 출력하는 제 1 차지 펌프;

상기 제 1 차지 펌프의 출력에 따라 주파수를 변화시키는 전압제어발진기;

밴드폭을 가변 조절하면서, 상기 위상주파수검출기에서 발생되는 클럭신호를 이용하여, 바이어스 제어전압을 생성하기 위한 바이어스전압 생성회로를 포함하여 구성되고,

상기 바이어스 생성회로에서 발생되는 바이어스 제어전압은, 전압제어발진기에 공급되는 것을 특징으로 하는 위상고정루프.
제 10 항에 있어서,

상기 바이어스전압 생성회로는, 상기 업신호 및 다운신호에 비례하는 전류를 출력하는 제 2 차지 펌프와;

밴드폭을 가변 조절하면서, 상기 제 2 차지 펌프에서 생성된 제어전압에 따른 바이어스 제어전압을 생성하는 바이어스전압 생성부를 포함하는 것을 특징으로 하는 위상고정루프.
제 11 항에 있어서,

상기 바이어스전압 생성부는, 인가되는 밴드폭 제어신호에 따라 전류를 조절하는 바이어스 회로;

상기 바이어스 회로에서 조절된 전류를 동작전류로 하여, 입력신호를 차동 증폭하는 증폭수단;

상기 증폭수단의 출력신호에 응답하여 바이어스 제어전압을 출력하는 출력수단을 포함하는 것을 특징으로 하는 위상고정루프.
제 11 항에 있어서,

상기 바이어스전압 생성부는, 동작전류를 발생하는 바이어스 회로;

상기 바이어스 회로에서 인가하는 동작전류에 의해 입력신호를 차동 증폭하는 증폭수단;

상기 증폭수단의 출력신호에 응답하여 인가되는 밴드폭 제어신호에 따라 바이어스 제어전압을 가변 제어하는 출력수단을 포함하는 것을 특징으로 하는 위상고정루프.
상기 제 13 항에 있어서,

상기 바이어스 회로는, 공급전원과 접지전원 사이에 다른 값을 갖는 전류원을 다수개 연결하여, 인가되는 밴드폭 제어전압에 따라 상기 증폭수단의 동작전류를 다르게 제어하는 것을 특징으로 하는 위상고정루프.
제 10 항에 있어서,

상기 전압제어발진기의 출력을 버퍼링하는 버퍼를 더 포함하고,

상기 바이어스 생성회로에서 발생되는 바이어스 제어전압은, 상기 제 1 차지펌프 및 상기 버퍼에도 공급되는 것을 특징으로 하는 위상고정루프.