KR20030002242A - 클럭 동기 장치의 지연 회로 - Google Patents

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Abstract

본 발명에 따른 클럭 동기 장치의 지연 회로는, 정 궤환 모스 크로스 커플드 연결을 갖는 지연 셀을 사용하여 지연 셀의 수를 줄일 수 있기 때문에 칩 면적을 줄일 수 있고, 연산 증폭기와 복제 셀을 이용하여 지연 셀을 제어하여 넓은 지연 범위를 갖기 때문에 동작 범위를 넓게 설정할 수 있으며, 지터를 줄일 수 있는 클럭 동기 장치의 지연 회로에 관한 것이다.

Description

클럭 동기 장치의 지연 회로{Delay circuit for clock synchronization device}
본 발명은 클럭 동기 장치의 지연 회로에 관한 것으로, 보다 상세하게는 정 궤환 모스 크로스 커플드 연결을 갖는 지연 셀을 사용하여 지연 셀의 수를 줄일 수 있기 때문에 칩 면적을 줄일 수 있고, 연산 증폭기와 복제 셀을 이용하여 지연 셀을 제어하여 넓은 지연 범위를 갖기 때문에 동작 범위를 넓게 설정할 수 있으며, 지터를 줄일 수 있는 클럭 동기 장치의 지연 회로에 관한 것이다.
일반적인 클럭 동기 장치, 즉 지연 동기 루프 회로(delay locked loop; DLL) 또는 위상 동기 루프 회로(phase locked loop; PLL)에는 각각 가변 지연 라인(variable delay line; VDL) 및 전압 제어 발진기(voltage controlled oscillator; VCO)가 사용된다.
가변 지연 라인(VDL) 또는 전압 제어 발진기(VCO)는 지연 셀(delay cell)들로 구성된다. 여기서, 지연 셀의 지연 범위는 클럭 동기 장치(DLL, PLL)의 동작 범위를 결정하는 중요한 구성요소이다.
일반적으로 지연 셀을 제어하는 방식은 그 동작 방식에 따라 디지털 방식과 아날로그 방식이 있다.
먼저, 디지털 방식은 고정된 지연시간을 갖는 지연 셀의 개수를 결정하여 필요한 지연 시간을 만드는 방식이다.
이러한 방식은 지연 셀의 고정 지연 시간에 따라 정밀도가 결정되기 때문에 높은 정밀도가 필요한 고속 반도체 메모리 장치에서는 부적합하다.
또한, 동작 범위와 지연 셀의 개수가 비례하므로 넓은 동작 범위를 만들기위해서는 많은 수의 지연 셀이 필요하게 되어 칩 면적이 증가하게 된다.
게다가, PVT(process, voltage, temperature) 변화에 지연 셀의 고정 지연 시간이 민감하게 변하기 때문에 동작 범위가 좁고, 지터(jitter)가 큰 문제점이 있다.
한편, 아날로그 방식은, 지연 셀이 외부 제어 전압에 가변 지연 시간을 갖기 때문에, 제어 전압을 조절하여 필요한 지연 시간을 설정하는 방식이다.
따라서, 높은 정밀도를 가지며, 적은 지연 셀을 가지고 넓은 동작 범위를 만들 수 있기 때문에 칩 면적을 줄이 수 있다. 여기서, 제어 전압에 따른 지연 셀의 지연 시간의 변화율은 이득(gain)으로 표현된다. 즉, 아날로그 방식의 동작 범위는 지연 셀의 이득(gain)에 따라 결정된다.
도 1은 종래 기술의 아날로그 지연 회로의 상세 회로를 나타낸 회로도이다.
이에 도시된 바와 같이, 아날로그 지연 회로는, 기준 전압(VREF)을 이용하여 제어 전압(VBN)을 출력하는 연산 증폭기(1)와, 제어 전압(VBN, VBP)을 이용하여 입력신호(IN, /IN)를 일정 지연시간 만큼 지연시켜 출력 신호(OUT, /OUT)를 출력하는 복수개의 지연 셀(DEL)로 구성된 지연부(2)와, 지연 셀(DEL)과 동일하게 구성되어 일정한 제어 전압(VBN)을 출력하는 복제 바이어스 부(replica bias unit)(3)를 포함하여 구성된다.
여기서, 연산 증폭기(1)는 기준 전압(VREF)을 기준으로 복제 바이어스 부(3)의 출력 전압(VREP)에 따라 제어 전압(VBN)의 레벨을 설정한다. 따라서, 연산 증폭기(1)는 복제 바이어스 부(3)의 출력 전압(VREP)이 기준 전압(VREF)과 동일하게 설정하는 제어 전압(VBN)을 출력한다.
지연부(2)의 지연 셀(DEL)은, 제어 전압(VBN)에 따라 전류 값이 조절되는 가변 전류원(4)과, 입력 전압(VIN, /VIN)을 인가 받는 입력부(5)와, 제어 전압(VBP)에 따라 저항 값이 조절되는 가변 저항부(6)를 포함하여 구성된다.
여기서, 가변 전류원(4)은 제어 전압(VBN)이 제어 단자에 인가되고, 소오스가 공급 전원전압(VDD)에 연결된 엔모스 트랜지스터(NM0)로 형성된다.
입력부(5)는, 제어 단자에 각각 입력 전압(VIN, /VIN)을 인가 받는 엔모스 트랜지스터들(NM1, NM2)로 형성된다. 여기서, 엔모스 트랜지스터들(NM1, NM2)의 소오스는 공통 연결되어 가변 전류원(4)을 형성하는 엔모스 트랜지스터(NM0)의 드레인에 연결된다.
가변 저항부(6)는 게이트에 제어 전압(VBP)이 인가되고 소오스가 공통 연결되어 공급 전원전압(VDD)이 인가되는 피모스 트랜지스터들(PM1, PM2)로 형성된다. 여기서, 피모스 트랜지스터들(PM1, PM2)의 드레인은 각각 가변 저항부(6)를 형성하는 엔모스 트랜지스터들(NM1, NM2)의 드레인에 연결된다.
입력부(5)를 형성하는 엔모스 트랜지스터들(NM1, NM2)과 가변 저항부(6)를 형성하는 피모스 트랜지스터(PM1, PM2)의 공통 연결된 드레인이 출력 단자를 형성하여 각각 출력 신호(VOUT, /VOUT)를 출력한다.
여기서, 복수개의 지연 셀들(DEL0)로 구성된 지연부(2)에서 N 번째 지연셀(DEL0)의 입력신호(VIN, /VIN)는 N-1 번째 지연 셀(DEL0)의 출력 신호(VOUT, /VOUT)가 각각 인가된다. 이와 마찬가지로, N 번째 지연 셀(DEL0)의출력신호(VOUT, /VOUT)는 N+1 번째 지연 셀(DEL0)의 입력 신호(VIN, /VIN)로 각각 입력된다.
복제 바이어스 부(3)는 상기한 지연 셀(DEL0)과 동일하게 제어 전압(VBN)에 따라 전류 값이 조절되는 가변 전류원(31)과, 공급 전원전압(VDD) 및 기준 전압(VREF)을 인가 받는 입력부(32)와, 제어 전압(VBP)에 따라 저항 값이 조절되는 가변 저항부(33)를 포함하여 구성된다. 여기서, 복제 바이어스 부(30)의 모든 구성소자는 지연 셀(DEL0)과 동일한 특성을 갖는 구성소자로 구성된다.
따라서, 복제 바이어스 부(3)의 출력전압(VREP)의 레벨을 기준전압(VREF)의 레벨로 설정하기 이한 제어전압(VBN)을 출력한다면, 모든 지연 셀(DEL0)의 출력신호(VOUT, /VOUT)의 레벨도 기준 전압(VREF)의 레벨로 설정된다.
여기서, 제어 전압(VBP)은 전하 펌프(charge pump) 또는 디지털/아날로그 변환기(digital/analog converter; DAC)에서 생성된 전압이다.
이와 같이 구성된 종래 기술의 클럭 동기 장치의 지연 회로에서 부하 트랜지스터인 가변 저항부(23)의 피모스 트랜지스터들(PM1, PM2)은 선형적인 범위에서 동작하여야만 지연 회로의 위상 분해능이 선형적인 특성을 갖는데, 이러한 경우 제어 전압(VBP)의 범위가 좁기 때문에 동작 범위가 작아지는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 클럭 동기 장치의 지연 회로의 단위 지연 셀이 정궤환 모스 크로스 커플드 연결을 사용하여 적은 수의 단위 지연 셀을 사용하더라도 넓은 동작 범위를 갖고, 지터를 줄이는 것이다.
도 1은 종래 기술에 따른 클럭 동기 장치의 지연 회로를 나타낸 회로도.
도 2는 본 발명의 실시예에 따른 클럭 동기 장치의 지연 회로를 나타낸 회로도.
도 3은 도 2의 회로도에서 제어전압(VBP)에 따른 가변 저항부의 전류-전압 특성을 나타낸 파형도.
도 4는 도 2의 회로도에 따른 동작 시뮬레이션도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 30 : 연산 증폭기20, 50 : 지연부
21, 31, 51, 61 : 가변 전류원22, 32, 52, 62 : 입력부
23, 33, 53, 63 : 가변 저항부30 : 복제 바이어스부
DEL1, DEL2 : 지연 셀
PM11-PM16, PM20-PM22 : 피모스 트랜지스터
NM10-NM12, NM21-NM26 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 클럭 동기 장치의 지연 회로는, 복수개의 단위 지연 셀들이 직렬로 연결되는 클럭 동기 장치의 지연 회로에 있어서, 상기 단위 지연 셀은, 전류 제어 전압에 따라 전류 값이 조절되는 가변 전류 발생수단; 크로스 커플드 연결된 조절수단을 포함하여 저항 제어 전압에 따라 저항 값이 조절되는 가변 저항 수단; 및 상기 가변 전류 발생수단 및 가변 저항 수단 사이에 연결되어 이전 단의 단위 지연 셀의 출력 신호를 인가받는 입력수단을 포함하여 구성되되, 상기 가변 저항 수단과 입력수단의 공통 연결된 노드가 출력 단자를 형성하는 것을 특징으로 한다.
한편 상기 목적을 달성하기 위한 본 발명에 따른 다른 실시예인 클럭 동기 장치의 지연 회로는, 기준 전압을 사용하여 조절 전압에 따라 전류 제어전압의 레벨을 설정하는 연산 증폭 수단; 상기 연산 증폭 수단에 의해 설정된 레벨을 갖는 전류 제어전압 및 저항 제어전압에 따라 지연 시간이 설정되는 복수개의 단위 지연 셀들이 직렬로 연결된 지연수단; 및 상기 연산 증폭 수단에 의해 설정된 레벨을 갖는 전류 제어전압 및 저항 제어전압에 따라 상기 조절 전압을 출력하는 복제 바이어스 수단을 포함하여 구성된 클럭 동기 장치의 지연회로에 있어서, 상기 단위 지연 셀은,
전류 제어 전압에 따라 전류 값이 조절되는 가변 전류 발생수단; 크로스 커플드 연결된 조절수단을 포함하여 저항 제어 전압에 따라 저항 값이 조절되는 가변 저항 수단; 및 상기 가변 전류 발생수단 및 가변 저항 수단 사이에 연결되어 이전단의 단위 지연 셀의 출력 신호를 인가받는 입력수단을 포함하여 구성되되, 상기 가변 저항 수단과 입력수단의 공통 연결된 노드가 출력 단자를 형성하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 실시예로서 클럭 동기 장치의 지연 회로를 나타낸 블록도이다.
클럭 동기 장치의 지연 회로는, 기준 전압(VREF)을 이용하여 제어 전압(VBN)을 출력하는 연산 증폭기(10)와, 제어 전압(VBN, VBP)을 이용하여 입력신호(VIN, /VIN)를 일정 지연시간 만큼 지연시켜 출력 신호(VOUT, /VOUT)를 출력하는 복수개의 지연 셀(DEL1)로 구성된 지연부(20)와, 지연 셀(DEL1)과 동일한 구성소자로 구성되어 지연부(20)의 지연셀(DEL1)이 일정한 레벨의 출력전압(VOUT, /VOUT)을 출력하도록 제어하는 조절전압(VREP)을 출력하는 복제 바이어스 부(30)를 포함하여 구성된다.
여기서, 연산 증폭기(10)는 기준 전압(VREF)을 기준으로 복제 바이어스 부(30)의 출력 전압(VREP)에 따라 제어 전압(VBN)의 레벨을 설정한다. 따라서, 연산 증폭기(10)는 복제 바이어스 부(30)의 출력 전압(VREP)의 레벨이 기준 전압(VREF)의 레벨과 동일하도록 설정하는 제어 전압(VBN)을 출력한다.
지연부(20)의 지연 셀(DEL1)은, 제어 전압(VBN)에 따라 전류 값이 조절되는 가변 전류원(21)과, 입력 전압(VIN, /VIN)을 인가 받는 입력부(22)와, 제어 전압(VBP)에 따라 저항 값이 조절되는 가변 저항부(23)를 포함하여 구성된다.
여기서, 가변 전류원(21)은 제어 전압(VBN)이 제어 단자에 인가되고, 소오스가 전원전압(VDD)에 연결된 엔모스 트랜지스터(NM10)로 형성된다.
입력부(22)는, 제어 단자에 각각 입력 신호(VIN, /VIN)를 인가 받는 엔모스 트랜지스터들(NM11, NM12)로 형성된다. 여기서, 엔모스 트랜지스터들(NM11, NM12)의 소오스는 공통 연결되어 가변 전류원(21)을 형성하는 엔모스 트랜지스터(NM10)의 드레인에 연결된다.
가변 저항부(23)는 게이트에 제어 전압(VBP)이 인가되고 소오스가 공통 연결되어 공급 전원전압(VDD)이 인가되는 피모스 트랜지스터들(PM11, PM12)과, 피모스 트랜지스터들(PM11, PM12)과 각각 병렬로 연결되고, 게이트가 각각 출력 단자(VOUT, /VOUT)에 연결된 피모스 트랜지스터들(PM13, PM14)과, 출력 단자(VOUT, /VOUT)에 크로스 커플드 연결된 피모스 트랜지스터들(PM15, PM16)로 형성된다. 여기서, 피모스 트랜지스터들(PM11, PM12)의 드레인은 각각 가변 저항부(2)를 형성하는 엔모스 트랜지스터들(NM11, NM12)의 드레인에 공통 연결되어 출력 단자(VOUT, /VOUT)를 형성하다.
여기서, 복수개의 지연 셀들(DEL1)로 구성된 지연부(20)에서 N 번째 지연 셀(DEL1)의 입력신호(VIN, /VIN)는 N-1 번째 지연 셀(DEL1)의 출력 신호(VOUT, /VOUT)가 각각 인가된다. 이와 마찬가지로, N 번째 지연셀(DEL1)의 출력신호(VOUT,/VOUT)는 N+1 번째 지연 셀(DEL1(N+1))의 입력 신호(VIN, /VIN)로 각각 입력된다.
여기서, 제어 전압(VBP)은 전하 펌프(charge pump) 또는 디지털/아날로그 변환기(digital/analog converter; DAC)에서 생성된 전압이다.
가변 저항부(23)의 피모스 트랜지스터들(PM11, PM13 및 PM12, PM14)은 제어 전압(VBP)에 따라 저항 값이 결정되는 가변 저항으로 동작한다.
크로스 커플드 연결된 피모스 트랜지스터들(PM15, PM16)은 각각 출력 단자(VOUT, /VOUT)에 대해 정궤환 경로(positive feedback path)를 형성한다.
여기서, 지연 셀(DEL1)의 지연 시간(TD)은 [수학식 1]에 의해 구해질 수 있다.
[수학식 1]
여기서, Cload는 차동 출력 단자(VOUT, /VOUT) 사이의 캐패시턴스이고, Vswing은 출력 전압(VOUT, /VOUT)의 스윙 폭이며, Isource는 가변 전류원(10)에 의해 생성된 전류이다.
이때, Cload와 Vswing이 일정하다고 가정하면, 지연 시간(TD)은 Isource에 반비례한다.
예를 들어, 초기에 로우 레벨의 입력 전압(VIN)이 인가되면, 입력부(212)의 엔모스 트랜지스터(NM11)는 턴 오프, 엔모스 트랜지스터(NM12)는 턴 온 되어 출력 전압(VOUT)은 로우 레벨이 된다.
입력 전압(VIN)이 로우 레벨에서 하이 레벨로 천이하면, 입력부(22)의 엔모스 트랜지스터(NM11)는 턴 오프 상태에서 턴 온 상태로 변하고, 엔모스 트랜지스터(NM12)는 턴 온 상태에서 턴 오프 상태로 변함에 따라 엔모스 트랜지스터(NM11)에 흐르는 전류가 증가하게 되고, 엔모스 트랜지스터(NM12)에 흐르는 전류는 감소하게 된다.
이때, 반전 출력 단자(/VOUT)의 전압은 하이 상태에서 로우 상태로 천이하여 피모스 트랜지스터들(PM11, PM13, PM15)에 흐르는 전류가 증가하게 된다.
비반전 출력 단자(VOUT)의 전압은 로우 상태에서 하이 상태로 천이하여 피모스 트랜지스터들(PM12, PM14, PM16)에 흐르는 전류는 감소하게 된다.
제어 전압(VBP)이 피모스 트랜지스터들(PM11, PM12)을 턴 온 시킬 만큼의 충분한 전압 레벨인 경우, 도 3에 도시된 바와 같이 가변 저항부(23)의 피모스 트랜지스터들(PM11, PM13 및 PM12, PM14)에 흐르는 전류(Ipmos)는 공급 전원전압(VDD)이 증가함에 따라 선형적으로 감소하게 된다. 여기서, 출력 전압(VOUT, /VOUT)에 대한 전압 스윙 폭(VPP)의 절반에서 공통 노드 레벨(common node level)을 형성한다.
한편, 제어 전압(VBP)이 가변 저항부(23)의 피모스 트랜지스터들(PM11, PM12)을 턴 온 시킬 만큼 충분한 전압 레벨(여기서는 피모스 트랜지스터의 문턱 전압보다 약간 큰 전압 레벨)이 아닌 경우, 피모스 트랜지스터들(PM11, PM12)이 거의 포화 영역에서 동작하기 때문에, 도 3에 도시된 바와 같이 가변 저항부(23)의 피모스 트랜지스터들(PM11, PM13 및 PM12, PM14)에 흐르는 전류(Ipmos)는 공급 전원전압(VDD)이 증가함에 따라 비선형적으로 감소하게 되지만, 출력 단자(VOUT, /VOUT)에 크로스 커플드 연결된 피모스 트랜지스터들(PM15, PM16)에 의해 선형적으로 감소되도록 동작하여 선형성을 증대시킨다. 따라서, 출력 전압(VOUT, /VOUT)에 대한 전압 스윙 폭(VPP)의 절반에서 공통 노드 레벨(common node level)을 형성할 수 있다.
복제 바이어스 부(30)는 상기한 지연 셀(DEL1)과 동일하게 제어 전압(VBN)에 따라 전류 값이 조절되는 가변 전류원(31)과, 공급 전원전압(VDD) 및 기준 전압(VREF)을 인가 받는 입력부(32)와, 제어 전압(VBP)에 따라 저항 값이 조절되는 가변 저항부(33)를 포함하여 구성된다.
여기서, 기준 전압(VREF)은 지연 셀(DEL1)의 출력 전압(VOUT, /VOUT)의 스윙 폭(Vswing)을 설정한다.
연산 증폭기(10)는 DC 이득 특성 때문에 복제 바이어스 부(30)의 출력 전압(/VREP)이 기준 전압(VREF)과 동일하게 설정하는 제어전압(VBN)을 출력한다.
여기서, 기준 전압(VREF)은 입력되는 클럭 신호의 주파수에 상관없이 일정하기 때문에 지연 셀(DEL1)의 출력 전압(VOUT, /VOUT)의 스윙 폭(Vswing)은 주파수에 상관없이 항상 일정하다.
따라서, 도 4에 도시된 바와 같이 제어 전압(VBP)에 따른 지연 셀(DEL1)의 지연 시간의 차이를 나타낸 시뮬레이션 결과도이다. 여기서는, 입력 신호(VIN)가 로우 레벨에서 하이 레벨로 천이하는 경우를 예를 들어 설명한다.
이에 도시된 바와 같이, 제어 전압(VBP)이 "0V"일 경우에는 입력 신호(VIN)가 로우 레벨에서 하이 레벨로 천이할 때 출력 신호(OUT)는 거의 지연 없이 하이 레벨에서 로우 레벨로 천이한다.
제어 전압(VBP)이 증가함에 따라 입력 신호(VIN)가 로우 레벨에서 하이 레벨로 천이하는 시점에 비례하여 출력 신호(OUT)가 천이하는 시점이 지연된다.
이와 같이 도 2에 도시된 본 발명에 따른 클럭 동기 장치의 지연 회로는 연산 증폭기(10)에 의해 일정한 출력 전압(VOUT) 레벨을 유지하도록 설정된 제어전압(VBN)에 의해 가변 전류원(21)의 전류 값을 일정하게 유지하면서, 제어신호(VBP)에 따라 가변 저항부(23)의 저항 값을 조절하여 지연 셀(DEL1)의 지연 시간을 조절하는 방식을 사용한다.
도 5는 본 발명에 따른 클럭 동기 장치의 지연 회로의 다른 실시예를 나타낸 회로도이다.
클럭 동기 회로의 지연 회로는, 기준 전압(VREF)의 레벨과 동일한 조절전압(VREP)을 출력하기 위한 제어 전압(VBN)을 출력하는 연산 증폭기(40)와, 제어 전압(VBN, VBP)을 이용하여 입력신호(VIN, /VIN)를 일정 지연시간 만큼 지연시켜 출력 신호(VOUT, /VOUT)를 출력하는 복수개의 지연 셀(DEL2)로 구성된 지연부(50)와, 지연 셀(DEL2)과 동일한 구성소자로 구성되어 제어전압(VBN)에 따라 조절전압(VREP)을 출력하는 복제 바이어스 부(60)를 포함하여 구성된다.
여기서, 연산 증폭기(40)는 기준 전압(VREF)을 기준으로 복제 바이어스 부(30)의 출력 전압(VREP)에 따라 제어 전압(VBN)의 레벨을 설정한다. 따라서, 연산 증폭기(40)는 복제 바이어스 부(60)의 출력 전압(VREP)이 기준 전압(VREF)과 동일하도록 설정하는 제어 전압(VBN)을 출력한다.
지연부(50)의 지연 셀(DEL2)은, 제어 전압(VBP)에 따라 전류 값이 조절되는 가변 전류원(51)과, 입력 전압(VIN, /VIN)을 인가 받는 입력부(52)와, 제어 전압(VBN)에 따라 저항 값이 조절되는 가변 저항부(53)를 포함하여 구성된다.
여기서, 가변 전류원(51)은 제어 전압(VBP)이 제어 단자에 인가되고, 소오스가 공급 전원전압(VDD)에 연결된 피모스 트랜지스터(PM20)로 형성된다.
입력부(52)는, 제어 단자에 각각 입력 전압(VIN, /VIN)을 인가 받는 피모스 트랜지스터들(PM51, PM52)로 형성된다. 여기서, 피모스 트랜지스터들(PM51, PM52)의 소오스는 공통 연결되어 가변 전류원(51)을 형성하는 피모스 트랜지스터(PM50)의 드레인에 연결된다.
가변 저항부(53)는 게이트에 제어 전압(VBN)이 인가되고 소오스가 공통 연결되어 공급 전원전압(VDD)이 인가되는 엔모스 트랜지스터들(NM21, NM22)과, 엔모스 트랜지스터들(NM21, NM22)과 각각 병렬로 연결되고, 게이트가 각각 출력 단자(VOUT, /VOUT)에 연결된 엔모스 트랜지스터들(NM23, NM24)과, 출력 단자(VOUT, /VOUT)에 크로스 커플드 연결된 엔모스 트랜지스터들(NM25, NM26)로 형성된다. 여기서, 엔모스 트랜지스터들(NM21, NM22)의 드레인은 각각 가변 저항부(50)를 형성하는 엔모스 트랜지스터들(NM21, NM22)의 드레인에 공통 연결되어 출력 단자(VOUT, /VOUT)를 형성하다.
여기서, 입력 신호(VIN, /VIN)는 복수개의 지연 셀(DEL2)로 구성된 지연부(50)에서 N-1 번째 지연 셀(DEL2)의 출력 신호(VOUT, /VOUT)가 각각 인가된다. 이와 마찬가지로, N 번째 지연 셀(DEL2)의 출력신호(VOUT, /VOUT)는 N+1 번째 지연 셀(DEL2)의 지연 셀(DEL2)의 입력 신호(VIN, /VIN)로 각각 입력된다.
도 5에 도시된 본 발명의 다른 실시예인 클럭 동기 장치의 지연 회로는 연산 증폭기(40)에 의해 일정한 출력 전압(VOUT) 레벨을 유지하도록 설정된 제어전압(VBN)에 의해 가변 저항부(53)의 저항 값을 일정하게 유지하면서, 제어신호(VBP)에 따라 가변 전류원(51)의 전류 값을 조절하여 지연 셀(DEL2)의 지연 시간을 조절하는 방식을 사용한다.
본 발명에 따른 클럭 동기 장치의 지연회로의 실시예에서는 연산 증폭기(10, 40) 및 복제 바이어스 부(30, 60)을 사용하여 일정한 출력 전압(VOUT)의 레벨을 유지하도록 설정하였지만, 단순히 지연부(20, 50)만을 사용하여 클럭 동기 장치의 지연회로를 구성할 수도 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 클럭 동기 장치의 지연 회로는 정궤환 크로스 커플드 연결된 모스를 사용하여 넓은 지연 범위를 갖기 때문에 적은 수의 지연 셀을 사용하더라도 넓은 동작 범위를 갖고, 지터를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 복수개의 단위 지연 셀들이 직렬로 연결되는 클럭 동기 장치의 지연 회로에 있어서,
    상기 단위 지연 셀은,
    전류 제어 전압에 따라 전류 값이 조절되는 가변 전류 발생수단;
    크로스 커플드 연결된 조절수단을 포함하여 저항 제어 전압에 따라 저항 값이 조절되는 가변 저항 수단; 및
    상기 가변 전류 발생수단 및 가변 저항 수단 사이에 연결되어 이전 단의 단위 지연 셀의 출력 신호를 인가받는 입력수단을 포함하여 구성되되,
    상기 가변 저항 수단과 입력수단의 공통 연결된 노드가 출력 단자를 형성하는 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  2. 제 1 항에 있어서,
    상기 가변 저항 수단은,
    게이트에 저항 제어 전압이 인가되고, 소오스가 공통 연결되어 전원전압이 인가되는 복수개의 제1 피모스 트랜지스터;
    게이트가 드레인에 공통 연결되어 상기 출력 단자에 각각 연결되고, 소오스가 공통 연결되어 전원전압이 인가되는 복수개의 제2 피모스 트랜지스터; 및
    소오스가 공통 연결되어 전원전압이 인가되고, 게이트가 드레인에 공통 연결되어 크로스 커플드 연결로 각각 상기 출력 단자에 연결되는 제3 및 제4 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  3. 제 2 항에 있어서,
    상기 가변 전류 발생수단은,
    게이트에 전류 제어전압이 인가되고, 드레인이 상기 입력 수단에 접속되고, 소오스가 접지전압에 접속된 엔모스 트랜지스터로 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  4. 제 1 항에 있어서,
    상기 가변 저항 수단은,
    게이트에 저항 제어 전압이 인가되고, 소오스가 공통 연결되어 접지전압이 인가되는 복수개의 제1 엔모스 트랜지스터;
    게이트가 드레인에 공통 연결되어 상기 출력 단자에 각각 연결되고, 소오스가 공통 연결되어 접지전압이 인가되는 복수개의 제2 엔모스 트랜지스터; 및
    소오스가 공통 연결되어 접지전압이 인가되고, 게이트가 드레인에 공통 연결되어 크로스 커플드 연결로 각각 상기 출력 단자에 연결되는 제3 및 제4 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  5. 제 4 항에 있어서,
    상기 가변 전류 발생수단은,
    게이트에 전류 제어전압이 인가되고, 드레인이 상기 입력 수단에 접속되고, 소오스가 전원전압에 접속된 피모스 트랜지스터로 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  6. 기준 전압을 사용하여 조절 전압에 따라 전류 제어전압의 레벨을 설정하는 연산 증폭 수단;
    상기 연산 증폭 수단에 의해 설정된 레벨을 갖는 전류 제어전압 및 저항 제어전압에 따라 지연 시간이 설정되는 복수개의 단위 지연 셀들이 직렬로 연결된 지연수단; 및
    상기 연산 증폭 수단에 의해 설정된 레벨을 갖는 전류 제어전압 및 저항 제어전압에 따라 상기 조절 전압을 출력하는 복제 바이어스 수단을 포함하여 구성된 클럭 동기 장치의 지연회로에 있어서,
    상기 단위 지연 셀은,
    전류 제어 전압에 따라 전류 값이 조절되는 가변 전류 발생수단;
    크로스 커플드 연결된 조절수단을 포함하여 저항 제어 전압에 따라 저항 값이 조절되는 가변 저항 수단; 및
    상기 가변 전류 발생수단 및 가변 저항 수단 사이에 연결되어 이전 단의 단위 지연 셀의 출력 신호를 인가받는 입력수단을 포함하여 구성되되,
    상기 가변 저항 수단과 입력수단의 공통 연결된 노드가 출력 단자를 형성하는 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  7. 제 6 항에 있어서,
    상기 복제 바이어스 수단은,
    상기 전류 제어 전압에 따라 전류 값이 조절되는 가변 전류 발생수단;
    크로스 커플드 연결된 조절수단을 포함하여 상기 저항 제어 전압에 따라 저항 값이 조절되는 가변 저항 수단; 및
    상기 가변 전류 발생수단 및 가변 저항 수단 사이에 연결되어 전원전압 및 상기 기준 전압이 인가되는 입력수단을 포함하여 구성되되,
    상기 가변 저항 수단과 입력수단의 공통 연결된 노드가 출력 단자를 형성하는 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  8. 제 7 항에 있어서,
    상기 복제 바이어스 수단은,
    상기 지연 수단의 단위 지연 셀과 동일한 구성소자로 구성되는 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  9. 제 6 항에 있어서,
    상기 가변 저항 수단은,
    게이트에 저항 제어 전압이 인가되고, 소오스가 공통 연결되어 전원전압이인가되는 복수개의 제1 피모스 트랜지스터;
    게이트가 드레인에 공통 연결되어 상기 출력 단자에 각각 연결되고, 소오스가 공통 연결되어 전원전압이 인가되는 복수개의 제2 피모스 트랜지스터; 및
    소오스가 공통 연결되어 전원전압이 인가되고, 게이트가 드레인에 공통 연결되어 크로스 커플드 연결로 각각 상기 출력 단자에 연결되는 제3 및 제4 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  10. 제 9 항에 있어서,
    상기 가변 전류 발생수단은,
    게이트에 전류 제어전압이 인가되고, 드레인이 상기 입력 수단에 접속되고, 소오스가 접지전압에 접속된 엔모스 트랜지스터로 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  11. 제 6 항에 있어서,
    상기 가변 저항 수단은,
    게이트에 저항 제어 전압이 인가되고, 소오스가 공통 연결되어 접지전압이 인가되는 복수개의 제1 엔모스 트랜지스터;
    게이트가 드레인에 공통 연결되어 상기 출력 단자에 각각 연결되고, 소오스가 공통 연결되어 접지전압이 인가되는 복수개의 제2 엔모스 트랜지스터; 및
    소오스가 공통 연결되어 접지전압이 인가되고, 게이트가 드레인에 공통 연결되어 크로스 커플드 연결로 각각 상기 출력 단자에 연결되는 제3 및 제4 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
  12. 제 11 항에 있어서,
    상기 가변 전류 발생수단은,
    게이트에 전류 제어전압이 인가되고, 드레인이 상기 입력 수단에 접속되고, 소오스가 전원전압에 접속된 피모스 트랜지스터로 구성된 것을 특징으로 하는 클럭 동기 장치의 지연 회로.
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