JP2006165680A - Pll回路 - Google Patents
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Abstract
チャージポンプ回路によって生じる位相オフセットを低減するPLL回路の提供。
【解決手段】
入力信号Vinと出力信号Voutの位相を比較する位相周波数比較器(PFD)10と、PFDからのアップ信号UPの活性化時に容量21を充電しダウン信号DNの活性化時に容量21を放電し容量21の端子電圧を制御電圧Vcontとして出力するチャージポンプ回路20と、Vcontに応じた周波数の出力信号を出力するVCO30を備え、VCOの出力がPFDに出力信号として帰還入力されるPLL回路において、PFDは、UP、DNがともに活性化された時点から、それぞれ所定の遅延量遅延させてUP、DNをリセットするように制御を行う遅延量調整回路14を備え、UPとDNがともに活性化されたときの制御電圧に対応した基準電圧Vrefと、Vcontを比較し、遅延量調整回路14に制御信号Vup、Vdnを出力する比較アンプ40を備え、チャージポンプ回路20の持つ電流オフセット特性に応じて、UP、DNのパルス幅を調整する。
【選択図】
図1
Description
遅延量調整回路(14)における遅延の制御を行う回路として、DNとUPが活性化されたときの制御電圧に対応した電圧を生成し基準電圧(Vref)として出力する回路(60)と、VrefとVcontを比較し、比較結果に応じて遅延量調整回路(14)に対して制御信号(Vup、Vdn)を出力する比較器(40)を備え、遅延量調整回路(14)は、制御信号(Vup、Vdn)に基づき、UP、DNのリセットの遅延時間を調整する。すなわち、チャージポンプ回路(20)の持つ電流オフセット特性に応じて、UP、DNのパルス幅を調整する。あるいは、別の実施の形態として、図3を参照すると、入力信号Vinと出力信号Voutの位相を比較する位相周波数比較器(PFD)10Bを備え、PFD10Bから出力される位相比較結果信号(UP2、DN2)のパルス幅に応じたレベル差の制御信号(Vup、Vdn)を生成する回路(41)を備え、位相周波数比較器(PFD)10Aの遅延量調整回路(14)は、前記制御信号(Vup、Vdn)に基づき、UP、DNのリセットの遅延時間を調整する構成としてもよい。以下、実施例に即して説明する。
5 センスアンプ
10、10A、10B、10’ 位相周波数比較器
11、11A、11B、12、12A、12B リセット付きD型フリップフロップ
13、13A、13B AND
14 遅延量調整回路
20 チャージポンプ回路
21 容量
30 VCO
40、41 比較アンプ回路
51、52 容量
60 基準電圧発生回路
Claims (12)
- 入力信号と出力帰還信号の位相・周波数を比較する位相周波数比較器と、
前記位相周波数比較器からの比較結果に応じた制御信号を生成するチャージポンプ回路と、
前記制御信号に応じた周波数の出力信号を生成する発振器と、
を備え、前記発振器の出力信号が前記位相周波数比較器に前記出力帰還信号として供給されるPLL回路において、
前記位相周波数比較器における比較結果出力信号のパルス幅を調整する手段を備え、前記チャージポンプ回路の持つオフセット特性に応じて前記パルス幅が調整され、位相オフセットを低減してなる、ことを特徴とするPLL回路。 - 入力信号と出力帰還信号の位相・周波数を比較する位相周波数比較器と、
前記位相周波数比較器からの比較結果に応じた制御電圧を生成するチャージポンプ回路と、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
を備え、前記電圧制御発振器の出力信号が前記位相周波数比較器に前記出力帰還信号として供給されるPLL回路において、
前記位相周波数比較器が、
前記入力信号を入力し、前記入力信号の遷移に応答して活性状態の第1の信号を出力する第1のフリップフロップと、
前記出力帰還信号を入力し、前記出力帰還信号の遷移に応答して活性状態の第2の信号を出力する第2のフリップフロップと、
前記第1及び第2の信号を入力し、前記第1及び第2の信号がともに活性状態のときにリセット信号を出力する論理回路と、
前記論理回路から出力されるリセット信号を入力し前記リセット信号をそれぞれ個別に遅延させてなる第1及び第2のリセット信号をそれぞれ前記第1及び第2のフリップフロップのリセット端子に供給する遅延量調整回路と、
を備えている、ことを特徴とするPLL回路。 - 前記第1及び第2の信号がともに活性状態のときに前記チャージポンプ回路で生成される制御電圧に対応した電圧を生成し基準電圧として出力する基準電圧発生回路と、
前記チャージポンプ回路から出力される制御電圧と、前記基準電圧発生回路から出力される前記基準電圧を比較し、該比較結果に基づき、前記遅延量調整回路での前記第1及び第2のリセット信号の遅延量をそれぞれ可変制御させる第1及び第2の制御信号を生成する比較アンプ回路と、
を備えている、ことを特徴とする請求項2記載のPLL回路。 - 前記入力信号の遷移が検出されたときに活性化される第3の信号を出力し、前記出力帰還信号の遷移が検出されたときに活性化される第4の信号を出力する第2の位相周波数比較器と、
前記第2の位相周波数比較器から出力される前記第3及び第4の信号を比較し、比較結果に基づき、前記遅延量調整回路での前記第1及び第2のリセット信号の遅延量を可変制御させる第1及び第2の制御信号を生成する比較アンプ回路と、
を備えている、ことを特徴とする請求項2記載のPLL回路。 - 前記比較アンプ回路から出力される制御信号を積分した値が、前記遅延量調整回路に供給される、ことを特徴とする請求項3又は4記載のPLL回路。
- 前記比較アンプ回路は、前記第3及び第4の信号のパルス幅の差を、前記第1及び第2の制御信号のレベル差として出力保持する、ことを特徴とする請求項4記載のPLL回路。
- 前記チャージポンプ回路が、第1の電源と制御電圧出力端子間に直列形態に接続される、第1のスイッチ、及び、吐出電流を供給する第1の電流源と、
第2の電源と前記制御電圧出力端子間に直列形態に接続される、第2のスイッチ、及び、吸込電流を供給する第2の電流源と、
前記制御電圧出力端子と前記第2の電源間に接続されている容量と、
を備え、前記第1及び第2のスイッチは、前記第1及び第2の信号が活性化されたときにそれぞれオンする、ことを特徴とする請求項2記載のPLL回路。 - 前記第1の電源と基準電圧出力端子間に直列形態に接続される、オン状態の第3のスイッチ、及び、吐出電流を供給する第3の電流源と、
第2の電源と前記基準電圧出力端子間に直列形態に接続される、オン状態の第4のスイッチ、及び吸込電流を供給する第4の電流源と、
を備え、前記基準電圧出力端子より基準電圧を出力する基準電圧生成回路を備え、
前記比較アンプ回路は、前記基準電圧生成回路からの基準電圧と前記制御電圧を電圧比較し、前記第1及び第2の制御信号を出力する、ことを特徴とする請求項7記載のPLL回路。 - 前記遅延量調整回路は、前記論理回路からのリセット信号を共通に入力し、入力したリセット信号を、前記比較アンプ回路から入力される前記制御信号で規定される遅延量遅延させて前記第1及び第2のリセット信号をそれぞれ出力する第1及び第2の可変遅延回路を備えている、ことを特徴とする請求項3又は4記載のPLL回路。
- 入力信号と出力信号の位相を比較する位相比較器と、
前記位相比較器から出力される位相比較結果信号に応じて容量を充放電し、位相比較結果に対応する制御電圧を出力するチャージポンプ回路と、
前記制御電圧に応じた周波数の出力信号を出力する電圧制御発振器と、を備え、前記電圧制御発振器の出力が前記位相比較器に前記出力信号として帰還入力されるPLL回路において、
前記位相比較結果信号が活性状態とされ、前記入力信号と前記出力信号の位相が一致していることを示すときの前記制御電圧に対応する基準電圧を生成する回路と、
前記基準電圧と、前記チャージポンプ回路の前記制御電圧とを比較し該比較結果に基づき、制御信号を生成する回路と、
を備え、
前記位相比較器は、前記制御信号に基づき、活性状態とされている前記位相比較結果信号を非活性状態にリセットする遅延時間を可変制御させる回路を備えている、ことを特徴とするPLL回路。 - 入力信号と出力信号の位相を比較する第1の位相比較器と、
前記第1の位相比較器から出力される位相比較結果信号に応じて容量を充放電し、位相比較結果に対応する制御電圧を出力するチャージポンプ回路と、
前記制御電圧に応じた周波数の出力信号を出力する電圧制御発振器と、を備え、前記電圧制御発振器の出力が前記第1の位相比較器に前記出力信号として帰還入力されるPLL回路において、
前記入力信号と前記出力信号の位相を比較する第2の位相比較器と、
前記第2の位相比較器から出力される位相比較結果信号に基づき、制御信号を生成する回路と、
を備え、
前記第1の位相比較器は、前記制御信号に基づき、活性状態とされている前記位相比較結果信号を非活性状態にリセットする遅延時間を可変制御させる回路を備えている、ことを特徴とするPLL回路。 - 前記位相比較器は、位相差及び周波数の差の検出を行う位相周波数検出器よりなる、ことを特徴とする請求項10又は11記載のPLL回路。
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