JP2008072469A - Pll回路 - Google Patents
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Abstract
【解決手段】本発明にかかるPLL回路は、基準クロック信号と帰還クロック信号との位相差に基づきアップ信号及びダウン信号を出力する位相比較回路10と、アップ信号及びダウン信号のパルス幅を補正して補正アップ信号及び補正ダウン信号を出力するオフセット補正回路11と、補正アップ信号及び補正ダウン信号に基づいて出力電圧を上昇又は下降させる第1のチャージポンプ回路12と、当該出力電圧の電圧値に応じて発振周波数が制御される出力クロック信号を出力する電圧制御発振回路14とを有し、オフセット補正回路11は、基準クロック信号と帰還クロック信号との位相が揃っているときにチャージポンプ出力電圧が略一定の値となるように補正アップ信号及び補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするものである。
【選択図】図1
Description
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるPLL回路1のブロック図を示す。図1に示すように、PLL回路1は、位相比較回路10、オフセット補正回路11、第1のチャージポンプ回路12、ループフィルタ13、電圧制御発振回路14を有している。
実施の形態1にかかるPLL回路1では、第1のチャージポンプ回路12とオフセット補正回路中の第2のチャージポンプ回路24とを異なる電流源に基づき動作させていた。これに対して、実施の形態2にかかるPLL回路2では、第1のチャージポンプ回路12とオフセット補正回路中の第2のチャージポンプ回路24とを共通の電流源に基づき動作させる。実施の形態2にかかるPLL回路2のブロック図を図11に示す。
10 位相比較回路
11 オフセット補正回路
12、24、40 チャージポンプ回路
13 ループフィルタ
14 電圧制御発振回路
21 AND回路
22、23 パルス幅制御回路
25 疑似フィルタ
26 パルス幅制御信号生成回路
30 電流制御回路
41 電流源部
C1、C2、CDM コンデンサ
R1 抵抗
Claims (8)
- 基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第1のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、前記基準クロック信号と前記帰還クロック信号との位相が揃っているときに前記チャージポンプ出力電圧が略一定の値となるように前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするPLL回路。 - 前記オフセット補正回路は、
入力される前記アップ信号及び前記ダウン信号に対する補正量をパルス幅制御信号に基づき設定し、設定された補正量に基づきパルス幅が設定された前記補正アップ信号及びダウン信号を前記第1のチャージポンプに対して出力する第1のパルス幅制御回路と、
同位相の前記基準クロック信号と前記帰還クロック信号とによって生成される前記アップ信号及び前記ダウン信号を疑似的に再現した前記疑似アップ信号及び前記疑似ダウン信号を生成する疑似信号生成回路と、
前記パルス幅制御信号に基づき前記第1のパルス幅制御回路と同じ補正を前記疑似アップ信号及び疑似ダウン信号に加えた補正疑似アップ信号及び補正疑似ダウン信号を出力する第2のパルス幅制御回路と、
前記補正疑似アップ信号及び補正疑似ダウン信号に基づいて出力する疑似チャージポンプ出力電圧を上昇又は下降させる第2のチャージポンプ回路と、
前記疑似チャージポンプ出力電圧のノイズを除去し、疑似フィルタ電圧を生成する疑似フィルタと、
前記フィルタ電圧と前記疑似フィルタ電圧との電圧差に応じて前記パルス幅制御信号を生成するパルス幅制御信号生成回路とを有することを特徴とする請求項1に記載のPLL回路。 - 前記疑似信号生成回路は、前記アップ信号と前記ダウン信号との論理積に基づき前記疑似アップ信号及び疑似ダウン信号を生成することを特徴とする請求項2に記載のPLL回路。
- 前記第1、第2のパルス幅制御回路は、前記パルス幅制御信号の値に応じて第1、第2の電流の電流量の比を変更する電流制御回路と、前記第1の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第1のバッファ回路と、前記第2の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第2のバッファ回路とを有することを特徴とする請求項2に記載のPLL回路。
- 前記パルス幅制御信号生成回路は、前記チャージポンプ出力電圧と前記疑似チャージポンプ出力電圧との電圧差を増幅する増幅回路であることを特徴とする請求項2に記載のPLL回路。
- 前記第1及び第2のチャージポンプ回路は、同一の電流源から供給される電流に基づき出力電流の電流量を設定することを特徴とする請求項1又は2に記載のPLL回路。
- 前記ループフィルタは、前記第1のチャージポンプの出力端子に一端が接続される抵抗と、前記抵抗と一端が接続され、他端が接地電位に接続されるコンデンサとを有し、前記抵抗の一端から前記電圧制御発振回路に供給される第1のフィルタ電圧を生成し、前記抵抗と前記コンデンサとの接続点から前記パルス幅制御信号生成回路に供給する第2のフィルタ電圧を生成することを特徴とする請求項2に記載のPLL回路。
- 基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第1のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、疑似的に前記基準クロック信号と前記帰還クロック信号とが同位相となる状態を再現し、再現された同位相状態に基づき前記チャージポンプ出力電圧が略一定の値となるパルス幅の補正量を設定し、前記補正量に基づき前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方の信号のパルス幅を設定することを特徴とするPLL回路。
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