JP2011504051A

JP2011504051A - 高速スイッチング低ノイズチャージポンプ

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Publication number: JP2011504051A
Application number: JP2010534148A
Authority: JP
Inventors: ワン、シェン; リー、サン・オー; ヤン、ジョンシク
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-11-13
Filing date: 2008-11-12
Publication date: 2011-01-27
Anticipated expiration: 2028-11-12
Also published as: JP5139536B2; EP2212998A1; US20110291716A1; US8018269B2; WO2009064801A1; US8552774B2; CN101855831A; TW200937817A; CN101855831B; KR20100080859A; KR101256272B1; US20090121759A1

Abstract

本発明のある実施形態において、チャージポンプの方法が開示されている。その方法は、複数のトランジスタをバイアスすることと、バイアストランジスタを通して出力端子で正味電荷を加えたり除去したりするためにペアのメイントランジスタスイッチを切り換えることと、メイントランジスタスイッチがオフにされる時、補助トランジスタスイッチをオンにすることとを含む。補助トランジスタスイッチは、オンの時、メイントランジスタスイッチとバイアストランジスタとの間のノードに補助等化経路を提供する。補助等化経路は、バイアストランジスタを急速にオフにするため、及び、チャージポンプの出力端子のノイズを削減するために、中間ノード同士の電圧を均等化する。
【選択図】図２

Description

優先権

本出願は、２００７年１０月３１日に出願された「Ｆａｓｔ−ｓｗｉｔｃｈｉｎｇｌｏｗ−ｎｏｉｓｅｃｈａｒｇｅｐｕｍｐ」と題する米国仮出願６０／９８７、６７８号の優先権を主張し、本明細書の開示全般は前記明細書の開示の一部とみなされる。

本発明の実施形態はチャージポンプ、電圧制御発振器、フェーズロックドループ、周波数シンセサイザーに関する。

チャージポンプは多数のより大きい回路またはシステムの基礎単位またはサブサーキットとして使用される。幾つかの回路またはシステムは、チャージポンプによって発生するノイズに多かれ少なかれ影響される。ノイズを感知しやすいシステムにおいて、チャージポンプによって発生するノイズの削減が望まれる。少なくとも、低ノイズチャージポンプはそれが一部であるシステムや回路のパフォーマンスを改善することができる。

本発明の実施形態は下記の請求項によって要約される。

図１は図２のチャージポンプが使用されうるフェーズロックドループ（ＰＬＬ）の機能ブロック図である。図２はノイズを削減するための補助スイッチを含むチャージポンプの概略図である。図３Ａは補助スイッチが無いチャージポンプの過渡波形を示す図である。図３Ｂは補助スイッチを有するチャージポンプの過渡波形を示す図である。図４は補助スイッチを有するチャージポンプの出力雑音と補助スイッチが無いチャージポンプの出力雑音とを比べるための波形図である。図５は図２のチャージポンプが使用されうる無線システムの機能ブロック図である。

発明の詳細な説明

本発明の実施形態の下記の詳細な記述において、数多くの特定の詳細は完全な理解を提供するために示される。しかし、本発明の実施形態は上記の特定の詳細を除いて実施されうる。別の例において、周知の方法、手順、コンポーネント、回路は、不必要に本発明の実施形態の態様を不明瞭にしないために詳細に記述されていない。

チャージポンプ回路は、多くの場合、周波数シンセサイザー（ｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ）、フェーズロックドループ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ；ＰＬＬ）または電圧制御発振器（ｖｏｌｔａｇｅｃｏｎｔｒｏｌｌｅｄｏｓｃｉｌｌａｔｏｒ；ＶＣＯ）の基礎単位として使用される。

図１を参照すると、フェーズロックドループ（ＰＬＬ）１００の機能ブロック図が示されている。図１が示すように、ＰＬＬ１００は互いに結合する位相検出器（ｐｈａｓｅｆｒｅｑｕｅｎｃｙｄｅｔｅｃｔｏｒ）１０２、チャージポンプ１１０、ローパスフィルタ１１２、電圧制御発振器（ＶＣＯ）１１４、分周器（ｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒ）１１８を含む。

基準クロックＶｒｅｆ１０１は位相検出器１０２に結合され、比較のために、分周器１１８から分周器出力ＦＤＯ１１９が同様に位相検出器１０２に結合される。位相検出器１０２はアップパルス（ｕｐ−ｐｕｌｓｅ）信号ＵＰ１０４とダウンパルス（ｄｏｗｎ−ｐｕｌｓｅ）信号ＤＮ１０６を発生する。アップパルス信号ＵＰ１０４とダウンパルス信号ＤＮ１０６とのパルス幅の差は、基準クロックＶｒｅｆ１０１と分周器１１８からの出力信号との検出された位相差を表す。アップパルス信号ＵＰ１０４、ダウンパルス信号ＤＮ１０６、其々の補数ＵＰ’、ＤＮ’は、チャージポンプ１１０に結合される、そして、本明細書において集合的に周波数制御信号と呼ばれる。

アップパルス信号１０４、ダウンパルス信号１０６及びそれらの補数によって駆動されたチャージポンプ１１０は、チャージポンプ１１０の出力Ｖｃｐ１０８で制御電圧信号を発生させるために、ローパスフィルタ１１２へ電流をソース（ｓｏｕｒｃｅ）したりローパスフィルタ１１２から電流をシンク（ｓｉｎｋ）したりする。チャージポンプ１１０のチャージポンプ出力信号Ｖｃｐ１０８は基準クロックＶｒｅｆと分周器１１８の分周器出力ＦＤＯ１１９との位相差に比例するＤＣコンポーネントを含む。本明細書にさらに開示されるチャージポンプ（図２のチャージポンプ２００参照）の実施形態は、ＰＬＬ１００のチャージポンプ１１０として使用される。チャージポンプ１１０の出力Ｖｃｐ１０８はローパスフィルタ１１２に結合される。

ローパスフィルタ１１２は、フィルターにかけられたＶｃｐ信号がＤＣ制御電圧Ｖｃｖ１１３としてＶＣＯ１１４と結合する前に、チャージポンプ１１０の出力信号Ｖｃｐから望まれていないＡＣコンポーネントを実質的に除去する（取り除く）。

ＤＣ制御電圧Ｖｃｖ１１３に従って、ＶＣＯ１１４は可変周波数の出力クロック信号Ｖｏ１２０を作り出す。より高いＤＣ制御電圧Ｖｃｖ１１３は出力クロック信号Ｖｏ１２０の周波数を増加し、より低い制御電圧は周波数を減少させうる。あるいは、より低いＤＣ制御電圧Ｖｃｖ１１３は出力クロック信号Ｖｏ１２０の周波数を増加し、より高い制御電圧は周波数を減少させうる。出力クロック信号Ｖｏ１２０はＰＬＬ１００のフィードバック経路で分周器１１８に結合される。

分周器１１８は出力クロック信号Ｖｏ１２０においてクロックサイクルの数を分割し、基準クロック信号Ｖｒｅｆ１０１とより一致するように位相をシフトする。ＰＬＬ１００は、基準クロック信号Ｖｒｅｆ１０１と分周器出力信号ＦＤＯ１１９が位相と周波数の両方において共に固定される時、ロックイン（ｌｏｃｋ−ｉｎ）状態である。

フェーズロックドループにおいて、帯域内位相雑音は、非理想的なチャージポンプでは大抵測定される。チャージポンプからの重要な雑音寄与は、チャージポンプの出力ステージにおける出力トランジスタの長いスイッチングオフ時間によるものであると言われている。すなわち、チャージポンプノイズは出力トランジスタのスイッチング時間に比例する。従って、高速チャージポンプ機能を有するチャージポンプは低帯域内位相雑音フェーズロックドループにとって望まれる。

図２を参照すると、チャージポンプ回路２００の配線略図が示されている。チャージポンプ回路２００は、正の電源端子ＶＤＤとアース端子ＧＮＤとの間に示されているように、互いに結合されたＰ型電界効果トランジスタ（ＰＦＥＴ）Ｍ１−Ｍ２、Ｍ５、Ｍ７−Ｍ８と、Ｎ型電界効果トランジスタ（ＮＦＥＴ）Ｍ３−Ｍ４、Ｍ６、Ｍ９−Ｍ１０、Ｍ１１−Ｍ１２と、基準電流源Ｉｒｅｆと、抵抗器Ｒと、コンデンサＣと、オペアンプＯＡを含む。其々のＮＦＥＴと其々のＰＦＥＴはゲート端子（制御端子）、ソース端子、ドレイン端子を有する。

トランジスタＭ１からＭ４はチャージポンプの出力トランジスタレグ（ｌｅｇ）を形成し、トランジスタＭ７からＭ１０は上記の出力トランジスタと並列となるチャージポンプの別のトランジスタレグ（並列トランジスタレグ）を形成する。フィードバックループにおいて直列結合された抵抗器ＲとコンデンサＣを有するオペアンプＯＡは、トランジスタＭ２とＭ８にバイアスをかけるために、出力トランジスタレグと並列トランジスタレグとの間で機能する。電流源ＩｒｅｆとトランジスタＭ１１、Ｍ１２はトランジスタＭ３とＭ９にバイアス電圧を供給する。

トランジスタＭ１からＭ４はトランジスタＭ７からＭ１０と其々ペアであり、各ペア間のスケール係数（ｓｃａｌｉｎｇｆａｃｔｏｒ）は同じである。スケール係数とはペアのトランジスタ同士のトランジスタアスペクト比の比率である。所与のトランジスタにとって、トランジスタアスペクト比はトランジスタ長でトランジスタ幅を割ることで決定される。トランジスタＭ４がオンの時、トランジスタＭ３とＭ９はトランジスタの電流ミラー対であるが、異なるアスペクト比を有する可能性がある。トランジスタＭ１がオンの時、トランジスタＭ２とＭ８もトランジスタの電流ミラー対であるが、異なるアスペクト比を有する可能性がある。

常にオンであるために、トランジスタＭ１０とＭ１２は電源端子Ｖｄｄに繋がるゲートを有し、トランジスタＭ７はアース端子ＧＮＤに繋がるゲートを有する。本明細書において、トランジスタＭ７、Ｍ１０、Ｍ１２は常時オン状態のトランジスタと呼ばれる。トランジスタＭ１１、Ｍ９、Ｍ３は電流ミラートランジスタであり、同じノードに結合されたゲートを有する。トランジスタＭ９とＭ１１はＭＯＳＦＥＴの飽和領域で動作するために通常、オンである。トランジスタＭ３は、トランジスタＭ４のスイッチオン及びスイッチオフ状態に対応して、飽和状態になったり飽和状態から出たりする。トランジスタＭ４がオフに切り換わる時、トランジスタＭ３は飽和状態から出て、減少したゲートソース間電圧によって完全にオフになる。トランジスタＭ１１はドレイン端子と結合したゲート端子を有する。本明細書において、トランジスタＭ１１はダイオード接続トランジスタと呼ばれる。トランジスタＭ３とＭ９のゲートへ加えられる電圧は、それらにバイアスをかけようとすることでは同じであるが、トランジスタＭ３のゲートソース間電圧は変化する。トランジスタＭ４はＤＮ１０６が高くなることによりオンにされると仮定すると、トランジスタＭ３、Ｍ９、Ｍ１１は同じゲートソース間電圧を有する可能性がある。もしそうならば、各レグの電流は、ペアのトランジスタ間のスケール係数と、（Ｗ／Ｌにより定められた）アスペクト比と、基準電流源Ｉｒｅｆによって供給された電流のレベルとによって確立される。トランジスタＭ１１とＭ１２のアスペクト比は、Ｍ３とＭ９及びＭ４とＭ１０の其々の比較において、相対的により小さい。これはトランジスタＭ１１―Ｍ１２を通して流れる基準電流Ｉｒｅｆの量とチャージポンプの電力消費の量を減らす。トランジスタＭ３とＭ９はチャージポンプの各レグで電圧制御電流源を提供する。従って、本明細書において、トランジスタＭ３とＭ９は電圧制御電流源トランジスタ、または単にバイアストランジスタと呼ばれる。

基準電流源Ｉｒｅｆは、トランジスタＭ７からＭ１２に関連して、トランジスタＭ８とＭ９との間の接続ノード２１０で基準電圧Ｖｒｅｆ２１０を発生させるために、バイアス回路を形成する。オペアンプＯＡとそのフィードバックの助けを得て、基準電圧Ｖｒｅｆ２１０はチャージポンプ出力Ｖｃｐ１０８においてチャージポンプ出力電圧を追跡する。基準電圧Ｖｒｅｆ２１０は、トランジスタＭ１がオンの時にトランジスタＭ１とＭ２を通してＶＤＤからチャージポンプ出力Ｖｃｐ１０８に供給されるアップ電流が、トランジスタＭ４がオンになる時にトランジスタＭ３とＭ４を通してチャージポンプ出力Ｖｃｐ１０８からアース端子へ引かれるダウン電流に実質的に一致することを保証する。

オペアンプＯＡは、Ｖｒｅｆノード２１０に結合された正の入力端子と、チャージポンプ出力ノードＶｃｐ１０８に結合された負の入力端子を有する。オペアンプＯＡの出力端子は一致したトランジスタＭ２とＭ８のゲート端子と結合される。トランジスタＭ２とＭ８のゲートはオペアンプＯＡの電圧出力によって均等にバイアスされる。

抵抗器ＲとコンデンサＣは負のフィードバックループを形成するためにオペアンプＯＡの正の入力端子と出力端子との間で互いに直列に結合される。負のフィードバックループのコンデンサＣと抵抗器ＲとオペアンプＯＡはトランジスタＭ２とＭ８にバイアスをかけるために使用される別のバイアス回路を形成する。負のフィードバックループでのオペアンプＯＡの使用は、出力トランジスタレグでトランジスタＭ１−Ｍ２を通るアップ電流源とトランジスタＭ３−Ｍ４を通るダウン電流源との間で良い一致を遂げるためのものである。

オペアンプＯＡは、トランジスタＭ２とＭ８をオン状態に保つために、変化するバイアスゲート電圧をトランジスタＭ２とＭ８のために発生させる。本明細書において、トランジスタＭ２とＭ８は電流ミラーまたは単にバイアストランジスタと呼ばれる。

通常、ＶｒｅｆとＶｃｐの電圧レベルは類似しており、オペアンプＯＡに結合される。しかし、もしチャージポンプ出力Ｖｃｐ１０８で電圧が低下すると、オペアンプＯＡは、基準電圧Ｖｒｅｆ２１０がチャージポンプ出力Ｖｃｐ１０８の電圧に近くなるように、出力電圧をわずかに増加させることで補償しようとする。逆に、チャージポンプ出力Ｖｃｐ１０８において電圧が高くなると、オペアンプＯＡは、基準電圧Ｖｒｅｆ２１０がチャージポンプ出力Ｖｃｐ１０８の電圧に近くなるように、出力電圧をわずかに減少させることで補償しようとする。

トランジスタＭ１とＭ４は、ＵＰ’信号１０４’とＤＮ信号１０６に其々結合されたゲート、電源端子ＶＤＤとアース端子に其々結合されたソース端子、トランジスタＭ２とＭ３のソースに其々結合された中間ノードＸ２０４と中間ノードＹ２０６に其々結合されたドレイン端子を有する。トランジスタＭ１とＭ４はチャージポンプ２００のメインスイッチトランジスタである。トランジスタＭ１は、オンに切り換わった時に、電源端子ＶＤＤからノードＸ２０４に電荷を供給する。トランジスタＭ４は、オンに切り換わった時に、ノードＹ２０６からアース端子ＧＮＤに電荷を排出する。

トランジスタＭ５とＭ６はメインスイッチングトランジスタＭ１とＭ４に対する補助スイッチングトランジスタである。トランジスタＭ５とＭ６は互いに結合されたドレイン端子、ノードＸ２０４（トランジスタＭ１のドレイン）とノードＹ２０６（トランジスタＭ４のドレイン）に其々結合されたソース端子、ＵＰ信号１０４とＤＮ’信号１０６’に其々結合されたゲート端子を有する。トランジスタＭ５とＭ６がオンになる時、補助経路が、トランジスタＭ２とＭ３をより速くオフにするために、ノードＸ２０４とノードＹ２０６との間で形成される。トランジスタＭ５とＭ６は、チャージポンプ２００がチャージポンプ出力Ｖｃｐ１０８で電荷を供給したり排出したりすることとは別に、ノードＸとノードＹとの間で電圧を均等にするための等化トランジスタ（ｅｑｕａｌｉｚｉｎｇｔｒａｎｓｉｓｔｏｒｓ）とも見なされる。

もしチャージポンプ２００がＰＬＬまたは周波数シンセサイザーのサブサーキットなら、制御信号ＵＰ１０４、制御信号ＤＮ１０６及びそれらの其々の補数ＵＰ’１０４’、ＤＮ’１０６’は位相検出器によって発生させられる。補数信号ＵＰ’１０４’、ＤＮ’１０６’は制御信号ＵＰ１０４、ＤＮ１０６から其々論理的に反転される。

もし、チャージポンプ出力Ｖｃｐ１０８の電圧が増加されるべきならば、プルダウントランジスタＭ４をオンに切り換えるよりも早くプルアップトランジスタＭ１をオンに切り換えるために、ＤＮ１０６パルス信号の立ち上がり縁(ｌｅａｄｉｎｇｅｄｇｅ)よりも早くＵＰ１０４パルス信号の立上がり縁が発生する。しかし、トランジスタＭ１とＭ４の両方が同時にオフに切り換えられる為に、ＵＰ１０４パルス信号とＤＮ１０６パルス信号の両方の立下がり縁(ｔｒａｉｌｉｎｇｅｄｇｅ)は実質的に同時に生じ、トランジスタＭ１とＭ４の両方が同時にオフに切り換えられる。従って、ＵＰ１０４パルス信号は、チャージポンプが電圧出力を上げるためにチャージポンプ出力Ｖｃｐ１０８に正味電荷を供給するために、ＤＮ１０６パルス信号よりも幅が広い。

もしチャージポンプ出力Ｖｃｐ１０８の電圧が減少されるべきならば、プルアップトランジスタＭ２よりも早くプルダウントランジスタＭ４がオンに切り換えられるために、ＤＮ１０６パルス信号の立ち上がり縁はＵＰ１０４パルス信号の立ち上がり縁よりも早くに発生する。しかし、ＵＰ１０４パルス信号とＤＮ１０６パルス信号の両方の立下がり縁は、トランジスタＭ１とＭ４の両方が同時にオフに切り換えられるために、実質的に同時に発生する。従って、ＤＮパルス信号１０６は、電圧出力を減少させるためにチャージポンプ出力Ｖｃｐ１０８から正味電荷を放散するために、ＵＰパルス信号１０４よりも幅が広い。

もしチャージポンプ出力Ｖｃｐ１０８の電圧が適切なレベルであるならば、ＵＰ１０４制御信号とＤＮ１０６制御信号は両方とも、チャージポンプ出力Ｖｃｐ１０８をさらに充電又は放電するためには発生しない。ＵＰ１０４制御信号とＤＮ１０６制御信号は、メインスイッチＭ１とＭ４の両方が実質的に同時にオン及びオフになるために、実質的に同様に発生する。従って、ＵＰ１０４パルス信号とＤＮ１０９パルス信号は、正味電荷が電圧出力を上げたり下げたりするためにチャージポンプ出力Ｖｃｐ１０８と結合したり出たりしないために（この状態は時々ロック状態と呼ばれる）、同じ幅である。図３Ａと図３Ｂの波形は、ＵＰ１０４パルス信号とＤＮ１０９パルス信号が実質的に同時に発生し、実質的に同じパルス幅を有するロック状態を示している。

ＤＮパルス信号１０６はメインスイッチトランジスタＭ４のゲートと結合される。ＤＮ’パルス信号１０６’は等化スイッチトランジスタＭ６のゲートと結合される。ＤＮパルス信号の間、メインスイッチトランジスタＭ４はオンに切り換わり、等化スイッチトランジスタＭ６はオフになる。ＤＮパルス信号の後、メインスイッチトランジスタＭ４はオフに切り換わり、等化スイッチトランジスタＭ６はオンになる。

ＵＰ’パルス信号１０４’はメインスイッチトランジスタＭ１のゲートと結合される。ＵＰパルス信号１０４は等化スイッチトランジスタＭ５のゲートと結合される。ＵＰ’パルス信号の間、メインスイッチトランジスタＭ１はオンに切り換わり、等化スイッチトランジスタＭ５はオフになる。ＵＰ’パルス信号の後、メインスイッチトランジスタＭ１はオフに切り換わり、等化スイッチトランジスタＭ５はオンになる。

メインスイッチトランジスタＭ１とＭ４の両方がオンになると、補助スイッチトランジスタＭ５とＭ６の両方がオフになる。メインスイッチトランジスタＭ１とＭ４の両方がオンの状態で、内部ノードＸ２０４はトランジスタＭ１を通してＶｄｄまで素早く充電され、内部ノードＹ２０６はトランジスタＭ４を通してアース端子へ素早く放電される。

メインスイッチトランジスタＭ１とＭ４の両方がオフになると、補助スイッチトランジスタＭ５とＭ６の両方がオンになる。補助スイッチトランジスタＭ５とＭ６の両方がオンの状態で、等化経路がノードＸ２０４とノードＹ２０６との間で確立される。ノードＹ２０６での電荷不足は内部ノードＸ２０４を急速に放電し易くし、内部ノードＸ２０４の電荷は内部ノードＹ２０６を急速に充電し易くする。結果として、トランジスタＭ２とＭ３は素早くオフになり、内部ノードＸ２０４の電圧と内部ノードＹ２０６の電圧は、電源端子Ｖｄｄとアース端子との間にある。

補助スイッチトランジスタＭ５−Ｍ６が無い場合、ＵＰ’１０４’が論理ハイ、ＤＮ１０６が論理ロー、内部ノードＸ２０４と内部ノードＹ２０６が適切な電圧レベルに到達するまでトランジスタＭ２とＭ３はオフされない。補助スイッチトランジスタＭ５−Ｍ６が無い場合、メインスイッチトランジスタＭ１とＭ４がオフされる時、内部ノードＸ２０４と内部ノードＹ２０６によって見られる高インピーダンスの結果として、トランジスタＭ２とＭ３をオフに切り換える時間はトランジスタＭ２とＭ３をオンに切り換える時間よりも著しく長い。

図３Ａ−図３Ｂを参照すると、入力信号ＤＮ１０６とＵＰ’１０４’の過渡波形、及び、チャージポンプのノードＸ２０４とノードＹ２０６のシミュレーション結果が、同じ装置サイズを使い、同じ条件（電源電圧、温度、プロセスコーナー）の下、等化トランジスタＭ５とＭ６を有する時と有さない時の其々で示されている。

先に述べたように、図３Ａと図３Ｂの波形はＵＰ１０４パルス信号とＤＮ１０９パルス信号が実質的に同時に発生し、実質的に同じパルス幅であるロック状態を示している。従って、図３Ａ−図３Ｂで其々示されるＤＮ信号１０６とＵＰ’信号に対して波形１０４’と１０６は同じである。ＵＰ’パルス３０１とＤＮパルス３０２は波形１０４’と１０６で其々形成される。図３Ａと図３Ｂとの間のシミュレーション結果はノードＸ２０４とノードＹ２０６に関して異なる。図３Ａにおいて、波形２０４Ａと２０６Ａは、等化トランジスタＭ５とＭ６が無いノードＸ２０４とノードＹ２０６についてのシミュレーション結果を其々表す。図３Ｂにおいて、波形２０４Ｂと２０６Ｂは、ノード間の付加的等化経路と等化トランジスタＭ５とＭ６を有するノードＸ２０４とノードＹ２０６についてのシミュレーション結果を其々表す。

寄生容量が、半導体基板上の集積回路内でのチャージポンプの半導体製造を含む多くの要素によりノードＸ２０４とノードＹ２０６に存在する。図３Ａの波形２０４Ａと２０６Ａにおいて、ノードＸ２０４とノードＹ２０６の寄生容量の効果と充電または放電するための任意の付加的補助経路の不足が見られる。ポイント３０６Ａで、ノードＹ２０６の電圧は、完全に放電された寄生容量に打ち勝ってトランジスタＭ３を完全にオフにするために、緩やかに増加する。ポイント３０４Ａで、ノードＸ２０４の電圧は、十分に充電された寄生容量に打ち勝ってトランジスタＭ２を完全にオフにするために、緩やかに低下する。補助トランジスタＭ５とＭ６がオンになる時、等化経路は、ノードが其々急速に放電したり急速に充電したりするために、ノードＸ２０４とノードＹ２０６との間で形成される。

ポイント３０４Ｂと３０４Ａの波形２０４Ｂと２０４Ａを其々比べると、電圧等化トランジスタＭ５とＭ６が等化経路を提供するためにオンにされる結果として、ノードＸ２０４はトランジスタＭ２を素早くオフに切り換えるためにアース端子へ急速に引かれていることがわかる。トランジスタＭ１のゲートに加えられる電圧がそれをオフにするために増加される時、ノードＸ２０４での電圧とトランジスタＭ１のドレインの敏速な減少は、トランジスタＭ２をより素早く閉じる。

ポイント３０６Ｂと３０６Ａの波形２０６Ｂと２０６Ａを其々比べると、電圧等化トランジスタＭ５とＭ６が等化経路を提供するためにオンになる結果として、ノードＹ２０６は、トランジスタＭ３をオフに素早く切り換えるために、正の電源端子Ｖｄｄに、より急速に引かれることがわかる。トランジスタＭ４のゲートに加えられる電圧がそれをオフにするために減少させられる時、ノードＹ２０６でとトランジスタＭ４の放電の電圧の敏速な増加は、トランジスタＭ３をより素早く閉じる。

従って、補助スイッチトランジスタＭ５とＭ６を有している場合、トランジスタＭ２とＭ３をオフに切り換える時間は短縮される。チャージポンプによって発生するノイズは出力端子の充電周期のパルス幅に比例する。トランジスタＭ２とＭ３をオフに切り換えることはチャージポンプによって発生するノイズをより早く減らすことが期待される。

図４を参照すると、シミュレーションから得られた雑音電力波形４００と４０１が示されている。波形４００は、補助スイッチトランジスタＭ５とＭ６が無い場合のチャージポンプの出力雑音電力を示す。波形４０１は、補助スイッチＭ５とＭ６を有するチャージポンプの出力雑音電力、すなわち波形４００の出力雑音電力からの削減を示す。約３デシベル（３ｄＢ）の雑音電力削減は、補助スイッチトランジスタＭ５とＭ６を有するチャージポンプ２００で成し遂げられる。従って、チャージポンプ回路２００は高速スイッチング及び低ノイズの特徴を有する。チャージポンプ回路２００はフェーズロックドループまたは他の回路で使用されうる。

図５を参照すると、本明細書に記載されているチャージポンプ２００が使用されうる無線システム５００が示されている。無線システム５００は、例えば、携帯電話である。チャージポンプ２００は、クロック信号を発生するために、又は、無線周波数回路でＲＦ信号をアップコンバート又はダウンコンバートする１つ以上のミキサーと共に使用される様々なキャリア周波数信号を提供する周波数シンセサイザーを供給するために、フェーズロックドループでサブサーキットとして使用される。

無線システム５００はアンテナ５０４に結合された無線周波数ＲＦ回路５０２を含む。ＲＦ回路５０２は、アンテナ５０４に結合されたＲＦ送信機５０６とＲＦ受信機５１０の一方又は両方を含む。１つ以上のチャージポンプ２００はＲＦ送信機５０６及び／またはＲＦ受信機５１０で使用される。チャージポンプ２００はＲＦ送信機５０６のミキサー５１２に結合される。チャージポンプ２００はＲＦ受信機５１０のミキサー５１４に結合される。

特定の例示的な実施形態が記述され付属の図で示されたが、それらの実施形態は単に例示的であり、広い発明上で限定的ではなく、その他の様々な変形が当業者に起こりうるため、本発明の実施形態は上記特定の構造や組み合わせに限定されないことは理解されるべきである。その代わりに、本発明の実施形態は下記請求項に従って解釈されるべきである。

Claims

負のフィードバックループと、基準電圧に結合された正の入力端子と、チャージポンプ出力端子に結合された負の入力端子とを有するオペアンプと；
第１の中間ノードと正の電源との間に結合され、第１の反転制御信号に結合された制御端子を有する第１のメインスイッチングトランジスタと；
前記第１の前記チャージポンプ出力端子と前記第１の中間ノードとの間に結合され、前記オペアンプの出力に結合された制御端子を有する第１のバイアストランジスタと；
第２の中間ノードとアース端子との間に結合され、第２の制御信号に結合された制御端子を有する第２のメインスイッチングトランジスタと；
前記チャージポンプ出力端子と前記第２の中間ノードとの間に結合され、基準電流源に結合された制御端子を有する第２のバイアストランジスタと；
前記第１の中間ノードと前記第２の中間ノードとの間に結合され、第１の制御信号と第２の反転制御信号に其々結合された制御端子を有する第１の補助スイッチングトランジスタと第２の補助スイッチングトランジスタと；
を備えるチャージポンプ。
前記第１の補助スイッチングトランジスタと前記第２の補助スイッチングトランジスタは、前記第１のメインスイッチングトランジスタと前記第２のメインスイッチングトランジスタが前記第１の反転制御信号と前記第２の制御信号によって其々オフにされる時、前記第１の中間ノードと前記第２の中間ノードとの間に等化経路を提供する、請求項１のチャージポンプ。
前記第１のメインスイッチングトランジスタと前記第１の補助スイッチングトランジスタと前記第１のバイアストランジスタはＰ型電界効果トランジスタであり；
前記第２のメインスイッチングトランジスタと前記第２の補助スイッチングトランジスタと前記第２のバイアストランジスタはＮ型電界効果トランジスタである；
請求項１のチャージポンプ。
前記第１のメインスイッチングトランジスタと前記第１のバイアストランジスタと前記第２のメインスイッチングトランジスタと前記第２のバイアストランジスタとが第１のトランジスタレグを形成し、
前記チャージポンプはさらに前記第１のトランジスタレグと並列の第２のトランジスタレグを含み、
前記第２のトランジスタレグは、
前記正の電源と第３の中間ノードとの間に結合され、アース端子に結合された制御端子を有する第１の継続的にオンのトランジスタと；
基準ノードと前記第３の中間ノードとの間に結合され、前記オペアンプの出力に結合された制御端子を有する第３のバイアストランジスタと；
第４の中間ノードと前記アース端子との間に結合され、前記正の電源に結合された制御端子を有する第２の継続的にオンのトランジスタと；
前記基準ノードと前記第４の中間ノードとの間に結合され前記基準電流源に結合された制御端子を有する第４のバイアストランジスタと、
を含む。
前記第１のメインスイッチングトランジスタと前記第１の補助スイッチングトランジスタと前記第１のバイアストランジスタと前記第１の継続的にオンのトランジスタと前記第３のバイアストランジスタはＰ型電界効果トランジスタであり；
前記第２のメインスイッチングトランジスタと前記第２の補助スイッチングトランジスタと前記第２のバイアストランジスタと前記第２の継続的にオンのトランジスタと前記第４のバイアストランジスタはＮ型電界効果トランジスタである；
請求項４のチャージポンプ。
前記正の電源に結合された前記基準電流源と；
第５の中間ノードとアース端子との間に結合され、前記正の電源に結合された制御端子を有する第３の継続的にオンのトランジスタと；
前記第５の中間ノードと前記基準電流源との間に結合されたダイオード接続トランジスタと；
を備える、請求項４のチャージポンプ。
ペアのメイントランジスタスイッチの間にある複数のトランジスタをバイアスすることと；
前記複数のバイアストランジスタを通して出力端子に正味電荷を足したり引いたりする為に、前記ペアのメイントランジスタスイッチの１つを他のメイントランジスタスイッチより早くオンに切り換えることと；
電荷を均等化し、前記バイアストランジスタを素早くオフにするために前記メイントランジスタスイッチと前記バイアストランジスタとの間のノードへの補助等化経路を提供するために、前記ペアのメイントランジスタスイッチがオフになった時、補助トランジスタスイッチをオンにすることと；
を備えるチャージポンプの方法。
前記ペアのメイントランジスタスイッチがオンになった時、前記補助トランジスタスイッチをオフにすることをさらに備える、請求項７の方法。
前記バイアストランジスタのバイアス制御端子でバイアス制御電圧を変えることをさらに備える、請求項７の方法。
基準電圧と前記出力端子の電圧を比較することと；
前記バイアストランジスタのペアのバイアス制御端子のバイアス制御電圧を変えることと；
をさらに備える、請求項７の方法。
前記出力端子に正味電荷を足したり引いたりしないために、前記ペアのメイントランジスタスイッチを実質的に同時にオン及び実質的に同時にオフに切り換えることをさらに備える、請求項７の方法。
正の電源とアース端子との間で互いに直列に結合された第１の複数のトランジスタを有する出力トランジスタレグと、なお、前記出力トランジスタレグは、周期的に前記出力トランジスタレグのチャージポンプ出力端子を充電するために、前記正の電源に結合された第１のメインスイッチングトランジスタと、前記アース端子に結合された第２のメインスイッチングトランジスタとを含む；
前記出力トランジスタレグの第１の中間ノードと第２の中間ノードとの間で互いに直列に結合された第１の補助スイッチングトランジスタと第２の補助スイッチングトランジスタと；
なお、前記第１の補助スイッチングトランジスタと前記第２の補助スイッチングトランジスタは、前記第１のメインスイッチングトランジスタと前記第２のメインスイッチングトランジスタがオフになる時、前記第１の中間ノードと第２の中間ノードとの間に等化経路を提供するためオンになる、
を備えるチャージポンプ。
前記正の電源と前記アース端子との間に互いに直列に結合された第２の複数のトランジスタを有する並列トランジスタレグと、なお、前記第２の複数のトランジスタは前記第１の複数のトランジスタと同様のスケールである；
前記出力トランジスタレグと前記並列トランジスタレグに結合された１つ以上のバイアス回路と、なお、前記１つ以上のバイアス回路は前記第１と前記第２の複数のトランジスタの１つ以上のトランジスタの前記制御端子をバイアスするためのものである；
をさらに備える、請求項１２のチャージポンプ。
第１のバイアストランジスタは前記チャージポンプ出力端子と前記第１のメインスイッチングトランジスタとの間に結合され、
第２のバイアストランジスタは前記チャージポンプ出力端子と前記第２のメインスイッチングトランジスタとの間に結合される、
請求項１２のチャージポンプ。
前記第１の補助スイッチングトランジスタと前記第２の補助スイッチングトランジスタは、前記第１のバイアストランジスタと前記第２のバイアストランジスタをより速くオフにし、また、前記チャージポンプ出力端子でのノイズを削減するために、前記第１の中間ノードと前記第２の中間ノードとの間に等化経路を提供する、
請求項１４のチャージポンプ。
直流制御電圧に対応して可変周波数の出力クロック信号を発生させるための電圧制御発振器と；
前記出力クロック信号を受信するために前記電圧制発振器に結合された分周器と、なお、前記分周器は分周出力信号を発生するために、前記出力クロック信号のクロックサイクルの数を分割して、基準クロック位相により一致するように、前記出力クロック信号位相をシフトする；
前記分周出力信号を受信するために前記分周器に結合された位相検出器と、なお、前記位相検出器は、前記電圧制御発振器によって発生する前記出力クロック信号の周波数を増加または低下させるために、前記基準クロック信号の位相および周波数を前記周波数分割出力信号の位相および周波数と比較して周波数制御信号を発生させる；
前記周波数制御信号を受信するために前記電圧制御発振器と前記位相検出器との間に結合されたチャージポンプと、なお、前記チャージポンプは、前記周波数制御信号に応じて前記電圧制御発振器に結合された出力制御電圧を発生し、前記チャージポンプは、出力トランジスタレグにおける複数の直列結合されたトランジスタの第１の中間ノードと第２の中間ノードとの間に、直列に結合された第１の補助スイッチングトランジスタと第２の補助スイッチングトランジスタとを有し、前記第１の補助スイッチングトランジスタと前記第２の補助スイッチングトランジスタは、前記チャージポンプの前記出力のノイズを削減するために、前記第１の中間ノードと前記第２の中間ノードとの間に等化経路を提供するために周期的にオンに切り換える；
を備える回路。
前記チャージポンプと前記電圧制御発振器との間に結合されたローパスフィルタ、前記ローパスフィルタは、前記電圧制御発振器に結合される前に、前記チャージポンプによって発生する前記出力制御電圧の望まれない交流成分を実質的に取り除く、
をさらに備える、請求項１６の回路。
前記回路は無線システムの周波数シンセサイザーである、請求項１６の回路。
前記チャージポンプの前記出力レグは、
正の電源に結合された第１のメインスイッチングトランジスタと、
アース端子に結合された第２のメインスイッチングトランジスタと、
チャージポンプ出力端子と前記第１のメインスイッチングトランジスタとの間に結合された第１のバイアストランジスタと、
前記チャージポンプ出力端子と前記第２メインスイッチングトランジスタとの間に結合された第２のバイアストランジスタと、
なお、前記第１と第２のメインスイッチングトランジスタは前記出力トランジスタレグの前記チャージポンプ出力端子を周期的に充電する、
を備える、請求項１６の回路。
ペアのメイントランジスタスイッチ間の複数のトランジスタをバイアスするための手段と；
前記複数のバイアストランジスタを通して出力端子に正味電荷を足したり引いたりするために、前記ペアのメイントランジスタの片方を他のメイントランジスタスイッチよりも早くオンに切り換える手段と；
電荷を均等にし、かつ、前記バイアストランジスタを素早くオフにするために、前記メイントランジスタスイッチと前記バイアストランジスタとの間のノードに等化経路を提供するために、前記ペアのメイントランジスタスイッチがオフにされる時、補助トランジスタスイッチをオンにする手段と；
を備えるチャージポンプ。
前記ペアのメイントランジスタがオンにされる時、前記補助トランジスタスイッチをオフにする手段、
をさらに備える、請求項２０のチャージポンプ。
前記バイアストランジスタのバイアス制御端子でバイアス制御電圧を変える手段、
をさらに備える、請求項２０のチャージポンプ。
基準電圧と前記出力端子の電圧を比較する手段と、
前記バイアストランジスタのペアのバイアス制御端子のバイアス制御電圧を変える手段と、
をさらに備える、請求項２０のチャージポンプ。
前記出力端子に正味電荷を足したり引いたりしないために、実質的に同時に前記ペアのメイントランジスタスイッチをオンに切り換え、実質的に同時に前記ペアのメイントランジスタスイッチをオフに切り換える手段、
をさらに備える、請求項２０のチャージポンプ。