JPH11330958A - 位相検出装置 - Google Patents
位相検出装置Info
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- JPH11330958A JPH11330958A JP11067686A JP6768699A JPH11330958A JP H11330958 A JPH11330958 A JP H11330958A JP 11067686 A JP11067686 A JP 11067686A JP 6768699 A JP6768699 A JP 6768699A JP H11330958 A JPH11330958 A JP H11330958A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 同相条件付近でループに等量の電荷を提供す
る位相検出器を提供する。 【解決手段】 位相検出器回路５００は、第１フリップ
フロップ５０２，第２フリップフロップ５０４，第１チ
ャージ・ポンプ５０６および第２チャージ・ポンプ５０
８を具備する。フリップフロップの一方が、被受信刻時
信号に応答してチャージ・ポンプを直接的にイネーブル
にする。第１遅延回路５１２は、被遅延出力信号と第２
フリップフロップからの出力信号を合成するANDゲート
５１０への第１フリップフロップからの出力信号を遅延
させる。ANDゲートの出力は、第２遅延回路５１４にお
いて遅延され、被遅延リセット信号を生成する。このリ
セット信号が両方のフリップフロップを同時にリセット
し、チャージ・ポンプをディスエーブルにする。位相検
出器回路は、同相条件付近で位相ロック・ループに与え
られる電荷量の均衡をとり、位相検出器の線形化を改善
する。
る位相検出器を提供する。 【解決手段】 位相検出器回路５００は、第１フリップ
フロップ５０２，第２フリップフロップ５０４，第１チ
ャージ・ポンプ５０６および第２チャージ・ポンプ５０
８を具備する。フリップフロップの一方が、被受信刻時
信号に応答してチャージ・ポンプを直接的にイネーブル
にする。第１遅延回路５１２は、被遅延出力信号と第２
フリップフロップからの出力信号を合成するANDゲート
５１０への第１フリップフロップからの出力信号を遅延
させる。ANDゲートの出力は、第２遅延回路５１４にお
いて遅延され、被遅延リセット信号を生成する。このリ
セット信号が両方のフリップフロップを同時にリセット
し、チャージ・ポンプをディスエーブルにする。位相検
出器回路は、同相条件付近で位相ロック・ループに与え
られる電荷量の均衡をとり、位相検出器の線形化を改善
する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に位相検出装置に
関する。さらに詳しくは、本発明は位相ロック・ループ
において位相差信号を生成する改善された位相検出装置
に関する。
関する。さらに詳しくは、本発明は位相ロック・ループ
において位相差信号を生成する改善された位相検出装置
に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】位相
検出器回路は、２つの入力信号間の位相差を検出するた
めによく用いられる。典型的な用途の１つに、基準発振
器からの基準信号とループ帰還信号との間の位相差を検
出するための位相ロック・ループ（PLL: phase locked
loop）がある。位相検出器回路の出力は、基準信号とPL
Lの出力信号との間の位相関係を調整するために用いら
れる。
検出器回路は、２つの入力信号間の位相差を検出するた
めによく用いられる。典型的な用途の１つに、基準発振
器からの基準信号とループ帰還信号との間の位相差を検
出するための位相ロック・ループ（PLL: phase locked
loop）がある。位相検出器回路の出力は、基準信号とPL
Lの出力信号との間の位相関係を調整するために用いら
れる。
【０００３】１つの位相検出器回路は、２つのＤ型フリ
ップフロップ，遅延素子およびANDゲートを備える。フ
リップフロップのＤ入力は高論理レベルに接続される。
１つのフリップフロップは、基準信号により刻時（cloc
k）され、もう一方のフリップフロップはPLLの電圧制御
発振器（VCO: voltage controlled oscillator）からの
帰還信号によって刻時される。フリップフロップの出力
は共に論理積演算され、その結果が遅延素子において遅
延されて、一方のフリップフロップをリセットするため
に用いられる。もう一方のフリップフロップは、遅延さ
れないANDゲートからの結果によりリセットされる。各
フリップフロップは、チャージ・ポンプをイネーブルに
（可能化）する。１つのチャージ・ポンプがVCOに対し
て正の電流を提供し、もう一方のチャージ・ポンプがVC
Oに負の電流を提供する。基準信号と帰還信号との間の
位相不一致を修正するために電荷が加えられる。
ップフロップ，遅延素子およびANDゲートを備える。フ
リップフロップのＤ入力は高論理レベルに接続される。
１つのフリップフロップは、基準信号により刻時（cloc
k）され、もう一方のフリップフロップはPLLの電圧制御
発振器（VCO: voltage controlled oscillator）からの
帰還信号によって刻時される。フリップフロップの出力
は共に論理積演算され、その結果が遅延素子において遅
延されて、一方のフリップフロップをリセットするため
に用いられる。もう一方のフリップフロップは、遅延さ
れないANDゲートからの結果によりリセットされる。各
フリップフロップは、チャージ・ポンプをイネーブルに
（可能化）する。１つのチャージ・ポンプがVCOに対し
て正の電流を提供し、もう一方のチャージ・ポンプがVC
Oに負の電流を提供する。基準信号と帰還信号との間の
位相不一致を修正するために電荷が加えられる。
【０００４】位相検出器回路は、一般的に大半の用途に
関して充分なものである。しかし、特に同相条件付近で
は、チャージ・ポンプによりVCOに加えられる、あるい
はそこから減じられる電荷に不均衡がある。その結果、
位相ノイズが生まれる。位相ノイズの量は、ｎ-分周シ
ンセサイザ（fractional-n synthesizer）など特定の用
途においては容認できるものではない。ｎ-分周シンセ
サイザの位相ノイズを最適化するためには、特定の位相
オフセットに関してループに等しい量の電荷を加える
か、減じなければならない。従来技術による位相検出器
回路は、この目的のためには不充分である。
関して充分なものである。しかし、特に同相条件付近で
は、チャージ・ポンプによりVCOに加えられる、あるい
はそこから減じられる電荷に不均衡がある。その結果、
位相ノイズが生まれる。位相ノイズの量は、ｎ-分周シ
ンセサイザ（fractional-n synthesizer）など特定の用
途においては容認できるものではない。ｎ-分周シンセ
サイザの位相ノイズを最適化するためには、特定の位相
オフセットに関してループに等しい量の電荷を加える
か、減じなければならない。従来技術による位相検出器
回路は、この目的のためには不充分である。
【０００５】従って、同相条件付近でループに等量の電
荷を提供する位相検出器が当技術において必要とされ
る。
荷を提供する位相検出器が当技術において必要とされ
る。
【０００６】
【実施例】図１を参照して、これは位相検出器回路１０
０のブロック図を示す。位相検出器回路１００は、第１
格納回路すなわちＤ型フリップフロップ１０２と、第２
格納回路すなわちＤ型フリップフロップ１０４と、第１
チャージ・ポンプ１０６と、第２チャージ・ポンプ１０
８とを具備する。位相検出器回路１００は、第１遅延回
路１１０，第２遅延回路１１２，第３遅延回路１１４，
第４遅延回路１１６およびANDゲート１１８をさらに備
える。
０のブロック図を示す。位相検出器回路１００は、第１
格納回路すなわちＤ型フリップフロップ１０２と、第２
格納回路すなわちＤ型フリップフロップ１０４と、第１
チャージ・ポンプ１０６と、第２チャージ・ポンプ１０
８とを具備する。位相検出器回路１００は、第１遅延回
路１１０，第２遅延回路１１２，第３遅延回路１１４，
第４遅延回路１１６およびANDゲート１１８をさらに備
える。
【０００７】第１フリップフロップ１０２は、正の電源
などの高論理レベルに接続されるデータ入力１２０と、
基準クロック信号Frを受信するよう構築されるクロック
入力１２２とを有する。第１フリップフロップ１０２
は、リセット入力１２４と出力１２６をさらに有する。
第２フリップフロップ１０４も同様に構築され、高論理
レベルに結合されるデータ入力１３０と可変クロック信
号Fvを受信するよう構築されるクロック入力１３２とを
有する。第２フリップフロップ１０４は、リセット入力
１３４と出力１３６とをさらに有する。
などの高論理レベルに接続されるデータ入力１２０と、
基準クロック信号Frを受信するよう構築されるクロック
入力１２２とを有する。第１フリップフロップ１０２
は、リセット入力１２４と出力１２６をさらに有する。
第２フリップフロップ１０４も同様に構築され、高論理
レベルに結合されるデータ入力１３０と可変クロック信
号Fvを受信するよう構築されるクロック入力１３２とを
有する。第２フリップフロップ１０４は、リセット入力
１３４と出力１３６とをさらに有する。
【０００８】第１チャージ・ポンプ１０６は、第１フリ
ップフロップ１０２の出力１２６に第４遅延回路１１６
を介して結合されるイネーブル入力１４０を有する。第
１チャージ・ポンプ１０６は、位相検出器回路１００の
出力１４２に結合される出力を有する。第２チャージ・
ポンプ１０８は、第２フリップフロップ１０４の出力１
３６に第２遅延回路１１２を介して結合されるイネーブ
ル入力１４４を有する。第２チャージ・ポンプ１０８
も、位相検出器回路１００の出力１４２に結合される。
第１チャージ・ポンプ１０６は、イネーブル信号がイネ
ーブル入力１４０に印加されると、正の極性を有するア
ップ電流を出力１４２に与える。同様に、第２チャージ
・ポンプは、イネーブル入力１４４にイネーブル信号が
印加されるとそれに応答して、負の極性を有するダウン
電流を出力１４２に与える。チャージ・ポンプの設計は
従来通りである。
ップフロップ１０２の出力１２６に第４遅延回路１１６
を介して結合されるイネーブル入力１４０を有する。第
１チャージ・ポンプ１０６は、位相検出器回路１００の
出力１４２に結合される出力を有する。第２チャージ・
ポンプ１０８は、第２フリップフロップ１０４の出力１
３６に第２遅延回路１１２を介して結合されるイネーブ
ル入力１４４を有する。第２チャージ・ポンプ１０８
も、位相検出器回路１００の出力１４２に結合される。
第１チャージ・ポンプ１０６は、イネーブル信号がイネ
ーブル入力１４０に印加されると、正の極性を有するア
ップ電流を出力１４２に与える。同様に、第２チャージ
・ポンプは、イネーブル入力１４４にイネーブル信号が
印加されるとそれに応答して、負の極性を有するダウン
電流を出力１４２に与える。チャージ・ポンプの設計は
従来通りである。
【０００９】遅延回路とANDゲートは、出力１４２に供
給される電荷量を等しくすることにより位相検出器回路
１００を線形化するように構築される。位相検出器回路
１００とそれが採用される回路の位相ノイズを最適化す
るためには、特定の位相オフセットに関して位相ロック
・ループ（PLL）に等しい量の電荷を与え、減じなけれ
ばならない。電荷の等化は、位相検出器のリセット経路
内の等しくない遅延回路に加えることにより行われる。
給される電荷量を等しくすることにより位相検出器回路
１００を線形化するように構築される。位相検出器回路
１００とそれが採用される回路の位相ノイズを最適化す
るためには、特定の位相オフセットに関して位相ロック
・ループ（PLL）に等しい量の電荷を与え、減じなけれ
ばならない。電荷の等化は、位相検出器のリセット経路
内の等しくない遅延回路に加えることにより行われる。
【００１０】ANDゲート１１８は、第１フリップフロッ
プ１０２の出力１２６に結合される第１入力と第２フリ
ップフロップ１０４の出力１３６に結合される第２入力
とを有する。ANDゲート１１８は、出力１５０をさらに
有する。第３遅延回路１１４は、ANDゲート１１８の出
力１５０に結合される。第３遅延回路１１４は、第１遅
延回路１１０と第２フリップフロップ１０４のリセット
入力１３４とに結合される出力１５２を有する。第１遅
延回路１１０は、第１フリップフロップ１０２のリセッ
ト入力１２４に結合される出力１５４を有する。
プ１０２の出力１２６に結合される第１入力と第２フリ
ップフロップ１０４の出力１３６に結合される第２入力
とを有する。ANDゲート１１８は、出力１５０をさらに
有する。第３遅延回路１１４は、ANDゲート１１８の出
力１５０に結合される。第３遅延回路１１４は、第１遅
延回路１１０と第２フリップフロップ１０４のリセット
入力１３４とに結合される出力１５２を有する。第１遅
延回路１１０は、第１フリップフロップ１０２のリセッ
ト入力１２４に結合される出力１５４を有する。
【００１１】第３遅延回路１１４は、第２チャージ・ポ
ンプ１０８によって与えられるダウン電流の最小パルス
幅をセットするために用いられる。第１遅延回路１１０
および第３遅延回路１１４により与えられる遅延の総量
がアップ電流の最小パルス幅をセットするために用いら
れる。
ンプ１０８によって与えられるダウン電流の最小パルス
幅をセットするために用いられる。第１遅延回路１１０
および第３遅延回路１１４により与えられる遅延の総量
がアップ電流の最小パルス幅をセットするために用いら
れる。
【００１２】図２は、位相ロック・ループ（PLL）と共
に用いられる図１の位相検出器回路の動作を示すタイミ
ング図である。図２において、第２遅延回路１１２と第
４遅延回路１１６は、０秒の遅延にセットされ、PLLは
ロック状態にない。図２，図３および図４は、FRと示さ
れる基準クロックと、FVと示されるPLLの出力からの可
変クロックと、IUPと示されるアップ電流と、IDNと示さ
れるダウン電流とを示す。横軸は時間を示す。図２にお
いて、ループがロック状態にないので、アップ電流はダ
ウン電流よりも継続時間が長い。
に用いられる図１の位相検出器回路の動作を示すタイミ
ング図である。図２において、第２遅延回路１１２と第
４遅延回路１１６は、０秒の遅延にセットされ、PLLは
ロック状態にない。図２，図３および図４は、FRと示さ
れる基準クロックと、FVと示されるPLLの出力からの可
変クロックと、IUPと示されるアップ電流と、IDNと示さ
れるダウン電流とを示す。横軸は時間を示す。図２にお
いて、ループがロック状態にないので、アップ電流はダ
ウン電流よりも継続時間が長い。
【００１３】図３において、ループがロックし、ループ
に加えられる正味の電荷がゼロになるように出力信号の
位相が調整される。これを実現するためには、第２遅延
回路１１２と第４遅延回路１１６とを０秒の継続時間に
セットして、ダウン電流パルス継続時間を長くする。ア
ップ電流パルスとダウン電流パルスは時間的には一致し
ないので、ループのノイズ底が低下する。従って、第２
遅延回路１１２を加えて、アップ電流およびダウン電流
を再整合しなければならない。この効果を図４に示す。
に加えられる正味の電荷がゼロになるように出力信号の
位相が調整される。これを実現するためには、第２遅延
回路１１２と第４遅延回路１１６とを０秒の継続時間に
セットして、ダウン電流パルス継続時間を長くする。ア
ップ電流パルスとダウン電流パルスは時間的には一致し
ないので、ループのノイズ底が低下する。従って、第２
遅延回路１１２を加えて、アップ電流およびダウン電流
を再整合しなければならない。この効果を図４に示す。
【００１４】ある用途においては、２０nsもパルスを遅
延させながら１nsの最小ダウン電流パルス幅を処理する
ように第２遅延回路１１２を設計しなければならない。
これを行うには、電流キャパシタまたは／および抵抗キ
ャパシタ遅延を介してリセット・フリップフロップを用
いることにより、パルスの各端を同量だけ遅延させる。
パルス端は再合成されて、総パルスを形成する。この目
的に適した回路は、図１０に関連して後述する。
延させながら１nsの最小ダウン電流パルス幅を処理する
ように第２遅延回路１１２を設計しなければならない。
これを行うには、電流キャパシタまたは／および抵抗キ
ャパシタ遅延を介してリセット・フリップフロップを用
いることにより、パルスの各端を同量だけ遅延させる。
パルス端は再合成されて、総パルスを形成する。この目
的に適した回路は、図１０に関連して後述する。
【００１５】再び図１を参照して、ダウン電流の経路に
置かれた第２遅延回路１１２の追加論理を均衡にするた
めに第４遅延回路１１６が加えられる。それぞれの遅延
の他の要素も同様に一致しなければならない。
置かれた第２遅延回路１１２の追加論理を均衡にするた
めに第４遅延回路１１６が加えられる。それぞれの遅延
の他の要素も同様に一致しなければならない。
【００１６】図１の位相検出器回路１００は、改善され
た線形化を行うので、従来の位相検出器に比べて性能も
改善される。しかし、このような回路はモノリシック集
積回路の形で他の回路と一体化することが望ましい。こ
のような用途においては、使用される回路構成量を最小
限に抑えて、それにより集積回路の表面上の必要な面積
を最小限に抑えることが望ましい。さらに、回路の総消
費電力を最小限に抑えることが望ましい。従って、この
ような用途に関しては別の設計が好ましい。
た線形化を行うので、従来の位相検出器に比べて性能も
改善される。しかし、このような回路はモノリシック集
積回路の形で他の回路と一体化することが望ましい。こ
のような用途においては、使用される回路構成量を最小
限に抑えて、それにより集積回路の表面上の必要な面積
を最小限に抑えることが望ましい。さらに、回路の総消
費電力を最小限に抑えることが望ましい。従って、この
ような用途に関しては別の設計が好ましい。
【００１７】図５は、本発明による位相検出器回路５０
０のブロック図である。位相検出器回路５００は、第１
格納回路すなわちフリップフロップ５０２と、第２格納
回路すなわち第２フリップフロップ５０４とを具備す
る。格納回路は、Ｄ型フリップフロップとして図示され
るが、他種のフリップフロップを含めて任意の適切な回
路構造を用いることができる。図示されるＤ型フリップ
フロップは回路面積と電力消費を削減しつつ、適切な動
作を行う。各格納回路は、図５ではそれぞれＲ，Ｑと標
識されるリセット入力と出力とを有する。第１フリップ
フロップ５０２は、リセット入力５２０と出力５２２を
有する。第２フリップフロップ５０４はリセット入力５
２４と出力５２６を有する。格納回路はいずれも、図５
ではClkと標識されるクロック入力も有する。第１フリ
ップフロップ５０２は、基準クロック信号を受信するよ
う設定されるクロック入力５２８を有する。第２フリッ
プフロップ５０４は、可変速度クロック信号を受信する
よう設定されるクロック入力５３０を有する。第１フリ
ップフロップ５０２は、図５ではＤと標識され、正の電
源電位に接続されるデータ入力５３２を有する。同様
に、第２フリップフロップ５０４は正の電源電位に接続
されるＤと標識されるデータ入力５３４を有する。フリ
ップフロップのＤ入力は、他の適切な電位または時間可
変信号に接続してもよい。しかし、その目的は、受信さ
れるクロック信号に応答してフリップフロップのＱ出力
に高論理レベルが提示されることである。その後、Ｑ出
力は、Ｒリセット入力に印加されるリセット（RESET）
信号により低論理レベルにリセットされる。
０のブロック図である。位相検出器回路５００は、第１
格納回路すなわちフリップフロップ５０２と、第２格納
回路すなわち第２フリップフロップ５０４とを具備す
る。格納回路は、Ｄ型フリップフロップとして図示され
るが、他種のフリップフロップを含めて任意の適切な回
路構造を用いることができる。図示されるＤ型フリップ
フロップは回路面積と電力消費を削減しつつ、適切な動
作を行う。各格納回路は、図５ではそれぞれＲ，Ｑと標
識されるリセット入力と出力とを有する。第１フリップ
フロップ５０２は、リセット入力５２０と出力５２２を
有する。第２フリップフロップ５０４はリセット入力５
２４と出力５２６を有する。格納回路はいずれも、図５
ではClkと標識されるクロック入力も有する。第１フリ
ップフロップ５０２は、基準クロック信号を受信するよ
う設定されるクロック入力５２８を有する。第２フリッ
プフロップ５０４は、可変速度クロック信号を受信する
よう設定されるクロック入力５３０を有する。第１フリ
ップフロップ５０２は、図５ではＤと標識され、正の電
源電位に接続されるデータ入力５３２を有する。同様
に、第２フリップフロップ５０４は正の電源電位に接続
されるＤと標識されるデータ入力５３４を有する。フリ
ップフロップのＤ入力は、他の適切な電位または時間可
変信号に接続してもよい。しかし、その目的は、受信さ
れるクロック信号に応答してフリップフロップのＱ出力
に高論理レベルが提示されることである。その後、Ｑ出
力は、Ｒリセット入力に印加されるリセット（RESET）
信号により低論理レベルにリセットされる。
【００１８】位相検出器回路５００は、第１格納回路す
なわち第１フリップフロップ５０２の出力５２２に結合
され、第１格納回路からの第１出力信号に応答してアッ
プ電流を提供する第１チャージ・ポンプ５０６をさらに
備える。アップ電流は、図５ではIUPと標識される。第
１チャージ・ポンプ５０６は、第１出力信号が第１値を
有するときアップ電流を提供し、第１出力信号が第２値
を有するときはアップ電流を提供しないので、第１出力
信号は第１チャージ・ポンプ５０６にとってイネーブル
信号として機能する。位相検出器回路５００は、第１格
納回路すなわち第１フリップフロップ５０２の出力５２
２に結合されて、第１格納回路からの出力信号に応答し
て被遅延出力信号を生成する第１遅延回路５１２をさら
に備える。位相検出器回路５００は、第２格納回路すな
わち第２フリップフロップ５０４の出力５２６に結合さ
れて第２格納回路からの第２出力信号に応答してダウン
電流を提供する第２チャージ・ポンプ５０８をさらに備
える。ダウン電流は、図５においてはIDNと標識され
る。第２チャージ・ポンプ５０８は、第２出力信号が第
１値を有するときダウン電流を提供し、第２出力信号が
第２値を有するときはダウン電流を提供しないので、第
２出力信号は第２チャージ・ポンプ５０８にとってイネ
ーブル信号として機能する。第１チャージ・ポンプ５０
６も第２チャージ・ポンプ５０８も従来のものである。
なわち第１フリップフロップ５０２の出力５２２に結合
され、第１格納回路からの第１出力信号に応答してアッ
プ電流を提供する第１チャージ・ポンプ５０６をさらに
備える。アップ電流は、図５ではIUPと標識される。第
１チャージ・ポンプ５０６は、第１出力信号が第１値を
有するときアップ電流を提供し、第１出力信号が第２値
を有するときはアップ電流を提供しないので、第１出力
信号は第１チャージ・ポンプ５０６にとってイネーブル
信号として機能する。位相検出器回路５００は、第１格
納回路すなわち第１フリップフロップ５０２の出力５２
２に結合されて、第１格納回路からの出力信号に応答し
て被遅延出力信号を生成する第１遅延回路５１２をさら
に備える。位相検出器回路５００は、第２格納回路すな
わち第２フリップフロップ５０４の出力５２６に結合さ
れて第２格納回路からの第２出力信号に応答してダウン
電流を提供する第２チャージ・ポンプ５０８をさらに備
える。ダウン電流は、図５においてはIDNと標識され
る。第２チャージ・ポンプ５０８は、第２出力信号が第
１値を有するときダウン電流を提供し、第２出力信号が
第２値を有するときはダウン電流を提供しないので、第
２出力信号は第２チャージ・ポンプ５０８にとってイネ
ーブル信号として機能する。第１チャージ・ポンプ５０
６も第２チャージ・ポンプ５０８も従来のものである。
【００１９】位相検出器回路５００は、ANDゲート５１
０をさらに具備する。ANDゲート５１０は、第１遅延回
路５１２の出力５４０に結合される第１入力と、第２格
納回路すなわち第２フリップフロップ５０４の出力５２
６に結合される第２入力と、出力５４２とを有する。AN
Dゲート５１０は、被遅延出力信号を第２出力信号と合
成してリセット信号を生成する回路を形成する。最後
に、位相検出器回路５００は、第２遅延回路５１４を有
する。第２遅延回路５１４はANDゲートの出力５４２に
結合される入力と、格納回路のリセット入力すなわち第
１フリップフロップ５０２のリセット入力５２０および
第２フリップフロップ５０４のリセット入力５２４に結
合される出力とを有する。第２遅延回路５１４は、リセ
ット信号を遅延させて、被遅延リセット信号を生成す
る。この信号が実質的に同時に両フリップフロップのＲ
リセット入力に印加される。
０をさらに具備する。ANDゲート５１０は、第１遅延回
路５１２の出力５４０に結合される第１入力と、第２格
納回路すなわち第２フリップフロップ５０４の出力５２
６に結合される第２入力と、出力５４２とを有する。AN
Dゲート５１０は、被遅延出力信号を第２出力信号と合
成してリセット信号を生成する回路を形成する。最後
に、位相検出器回路５００は、第２遅延回路５１４を有
する。第２遅延回路５１４はANDゲートの出力５４２に
結合される入力と、格納回路のリセット入力すなわち第
１フリップフロップ５０２のリセット入力５２０および
第２フリップフロップ５０４のリセット入力５２４に結
合される出力とを有する。第２遅延回路５１４は、リセ
ット信号を遅延させて、被遅延リセット信号を生成す
る。この信号が実質的に同時に両フリップフロップのＲ
リセット入力に印加される。
【００２０】位相検出器回路５００は、出力５３６にお
いて、基準クロック信号と可変クロック信号との間の位
相差に関連する出力信号を提供する。図示される実施例
においては、出力信号は、所定の強度と可変継続時間を
有する電流である。クロック入力５３０における可変ク
ロック信号の位相がクロック入力５２８における基準ク
ロック信号の位相よりも進んでいる場合は、正味の電荷
が出力５３２に減じられる。可変クロック信号の位相が
基準クロック信号の位相より遅れる場合は、正味の電荷
は出力５３２から加えられる。かくして、位相検出器回
路５００は位相ロック・ループ（PLL）などの回路で用
いるのに適するが、他の用途も同様に有する。
いて、基準クロック信号と可変クロック信号との間の位
相差に関連する出力信号を提供する。図示される実施例
においては、出力信号は、所定の強度と可変継続時間を
有する電流である。クロック入力５３０における可変ク
ロック信号の位相がクロック入力５２８における基準ク
ロック信号の位相よりも進んでいる場合は、正味の電荷
が出力５３２に減じられる。可変クロック信号の位相が
基準クロック信号の位相より遅れる場合は、正味の電荷
は出力５３２から加えられる。かくして、位相検出器回
路５００は位相ロック・ループ（PLL）などの回路で用
いるのに適するが、他の用途も同様に有する。
【００２１】動作中は、フリップフロップはリセット条
件にある。フリップフロップのデータ入力における高論
理レベルが被受信クロックパルスと、フリップフロップ
５０２のクロック入力５２８における基準クロック信号
と、第２フリップフロップ５０４のクロック入力５０３
における可変クロック信号とのそれぞれによりＱ出力に
刻時される。Ｑ出力が高論理レベルになると、高論理レ
ベルは個々のチャージ・ポンプに対するイネーブル信号
として働く。出力５２２の高論理レベルに応答して、第
１チャージ・ポンプ５０６はループに電荷を加え始め
る。出力５２６における高論理レベルに応答して、第２
チャージ・ポンプはループから電荷を減じ始める。
件にある。フリップフロップのデータ入力における高論
理レベルが被受信クロックパルスと、フリップフロップ
５０２のクロック入力５２８における基準クロック信号
と、第２フリップフロップ５０４のクロック入力５０３
における可変クロック信号とのそれぞれによりＱ出力に
刻時される。Ｑ出力が高論理レベルになると、高論理レ
ベルは個々のチャージ・ポンプに対するイネーブル信号
として働く。出力５２２の高論理レベルに応答して、第
１チャージ・ポンプ５０６はループに電荷を加え始め
る。出力５２６における高論理レベルに応答して、第２
チャージ・ポンプはループから電荷を減じ始める。
【００２２】第１遅延回路５１２，第２遅延回路５１４
およびANDゲート５１０を備えるリセット回路は次のよ
うに動作する。第２フリップフロップの出力５２６にお
ける信号が高になるとすぐに、ANDゲート５１０への第
２入力が高論理レベルになる。この信号は図５ではRDN
と標識される。第１フリップフロップ５０２の出力５２
２からの信号は、２０nsなど所定の継続時間だけ第１遅
延回路５１２において遅延される。この継続時間が過ぎ
ると、図５でRUPと標識される被遅延出力信号がANDゲー
ト５１０の第１入力に印加される。ANDゲート５１０に
対する両方の入力が高になると、出力５４２が高にな
り、リセット信号を提供する。しかし、リセット信号は
第２の所定の継続時間だけ第２遅延回路により遅延され
る。この継続時間が過ぎると、被遅延リセット信号は、
第１フリップフロップ５０２のリセット入力５２０と第
２フリップフロップ５０４のリセット入力５２４とに、
実質的に同時に印加される。被遅延リセット信号の印加
により、両方のフリップフロップがリセット条件にリセ
ットされ、この場合、出力５２２と出力５２６とは低論
理レベルになる。これにより第１チャージ・ポンプ５０
６および第２チャージ・ポンプ５０８はディスエーブル
（不能）になる。
およびANDゲート５１０を備えるリセット回路は次のよ
うに動作する。第２フリップフロップの出力５２６にお
ける信号が高になるとすぐに、ANDゲート５１０への第
２入力が高論理レベルになる。この信号は図５ではRDN
と標識される。第１フリップフロップ５０２の出力５２
２からの信号は、２０nsなど所定の継続時間だけ第１遅
延回路５１２において遅延される。この継続時間が過ぎ
ると、図５でRUPと標識される被遅延出力信号がANDゲー
ト５１０の第１入力に印加される。ANDゲート５１０に
対する両方の入力が高になると、出力５４２が高にな
り、リセット信号を提供する。しかし、リセット信号は
第２の所定の継続時間だけ第２遅延回路により遅延され
る。この継続時間が過ぎると、被遅延リセット信号は、
第１フリップフロップ５０２のリセット入力５２０と第
２フリップフロップ５０４のリセット入力５２４とに、
実質的に同時に印加される。被遅延リセット信号の印加
により、両方のフリップフロップがリセット条件にリセ
ットされ、この場合、出力５２２と出力５２６とは低論
理レベルになる。これにより第１チャージ・ポンプ５０
６および第２チャージ・ポンプ５０８はディスエーブル
（不能）になる。
【００２３】図６は、位相ロック・ループと共に動作さ
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図６における動作と同様に、第１遅延回路
５１２の所定の遅延は０秒にセットされ、第１遅延回路
５１２を迂回するのと等価となる。図６においては、可
変クロックFVと基準クロックFRの立ち上がり端が一致
し、出力電流IDN，IUPは同時にt1においてオンになる。
遅延がゼロであると、２つのフリップフロップ（図５）
は同時にリセットされ、２つの出力電流は同時にt2にお
いてオフになる。パルス幅t1〜t2は第２遅延回路５１４
の継続時間と一致し、図示される実施例においては１ns
の継続時間となる。
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図６における動作と同様に、第１遅延回路
５１２の所定の遅延は０秒にセットされ、第１遅延回路
５１２を迂回するのと等価となる。図６においては、可
変クロックFVと基準クロックFRの立ち上がり端が一致
し、出力電流IDN，IUPは同時にt1においてオンになる。
遅延がゼロであると、２つのフリップフロップ（図５）
は同時にリセットされ、２つの出力電流は同時にt2にお
いてオフになる。パルス幅t1〜t2は第２遅延回路５１４
の継続時間と一致し、図示される実施例においては１ns
の継続時間となる。
【００２４】図７は、位相ロック・ループと共に動作さ
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図７においては、第１遅延回路５１２の継
続時間が０秒より大きい継続時間にセットされる。ここ
でも、可変クロックFVと基準クロックFRの立ち上がり端
が時刻t1において一般的に一致して、信号が同相であり
PLLがロックされることを示す。これもt1において、第
１チャージ・ポンプ５０６と第２チャージ・ポンプ５０
８（図５）がイネーブルになり、ループに電流の供給を
始め、信号RDNはANDゲート５１０に対する第２入力にお
いて高になる。第１遅延回路５１２の継続時間が過ぎる
と、時刻t2において、ANDゲート５１０への第１入力の
信号RDNが高になり、ANDゲート５１０の出力５４２にお
けるリセット信号を開始する。第２遅延回路５１４の継
続時間が過ぎると、時刻t3において図５および図７でリ
セットと標識される被遅延リセット信号が高になり、２
つのフリップフロップをリセットする。リセットされる
と、第１フリップフロップ５０２の出力５２２における
信号は低になり、第１チャージ・ポンプ５０６をオフに
する。また、第２フリップフロップ５０４の出力５２６
における信号RDNが低になり、第２チャージ・ポンプ５
０８をオフにする。かくして、ループがロック状態にあ
り、第１遅延回路５１２を迂回しないので、位相検出器
回路５００は、実質的に等しいアップ電流とダウン電流
パルスを生成する。
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図７においては、第１遅延回路５１２の継
続時間が０秒より大きい継続時間にセットされる。ここ
でも、可変クロックFVと基準クロックFRの立ち上がり端
が時刻t1において一般的に一致して、信号が同相であり
PLLがロックされることを示す。これもt1において、第
１チャージ・ポンプ５０６と第２チャージ・ポンプ５０
８（図５）がイネーブルになり、ループに電流の供給を
始め、信号RDNはANDゲート５１０に対する第２入力にお
いて高になる。第１遅延回路５１２の継続時間が過ぎる
と、時刻t2において、ANDゲート５１０への第１入力の
信号RDNが高になり、ANDゲート５１０の出力５４２にお
けるリセット信号を開始する。第２遅延回路５１４の継
続時間が過ぎると、時刻t3において図５および図７でリ
セットと標識される被遅延リセット信号が高になり、２
つのフリップフロップをリセットする。リセットされる
と、第１フリップフロップ５０２の出力５２２における
信号は低になり、第１チャージ・ポンプ５０６をオフに
する。また、第２フリップフロップ５０４の出力５２６
における信号RDNが低になり、第２チャージ・ポンプ５
０８をオフにする。かくして、ループがロック状態にあ
り、第１遅延回路５１２を迂回しないので、位相検出器
回路５００は、実質的に等しいアップ電流とダウン電流
パルスを生成する。
【００２５】図８は、位相ロック・ループと共に動作さ
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図８においては、可変クロック信号FVは基
準クロック信号FRに遅れ、正味の電荷がループに加えら
れる。時刻t1において、基準クロック信号FRが第１フリ
ップフロップ５０２（図５）のクロック入力５２８にお
いて高になる。Ｑ出力５２２が直ちに高になり、第１チ
ャージ・ポンプ５０６がイネーブルになって、ループに
対しアップ電流IUPを送り始める。その後、時刻t2にお
いて位相ずれ可変クロック信号FVが到着し、第２チャー
ジ・ポンプ５０８がイネーブルになってダウン電流IDN
を提供する。ANDゲート５１０の第２入力である信号RDN
は、直ちに高になるが、ANDゲート５１０の第１入力で
ある信号RU Pは、第１遅延回路５１２の継続時間の間は
低に留まる。RUPは時刻t3において高になる。時刻t4に
おいて、第２遅延回路５１４の継続時間の後で、図５お
よび図８ではリセットと示される被遅延リセット信号が
高になり、２つのフリップフロップがリセットされる。
２つのチャージ・ポンプは直ちにディスエーブルにな
り、アップ電流とダウン電流は中断される。
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図８においては、可変クロック信号FVは基
準クロック信号FRに遅れ、正味の電荷がループに加えら
れる。時刻t1において、基準クロック信号FRが第１フリ
ップフロップ５０２（図５）のクロック入力５２８にお
いて高になる。Ｑ出力５２２が直ちに高になり、第１チ
ャージ・ポンプ５０６がイネーブルになって、ループに
対しアップ電流IUPを送り始める。その後、時刻t2にお
いて位相ずれ可変クロック信号FVが到着し、第２チャー
ジ・ポンプ５０８がイネーブルになってダウン電流IDN
を提供する。ANDゲート５１０の第２入力である信号RDN
は、直ちに高になるが、ANDゲート５１０の第１入力で
ある信号RU Pは、第１遅延回路５１２の継続時間の間は
低に留まる。RUPは時刻t3において高になる。時刻t4に
おいて、第２遅延回路５１４の継続時間の後で、図５お
よび図８ではリセットと示される被遅延リセット信号が
高になり、２つのフリップフロップがリセットされる。
２つのチャージ・ポンプは直ちにディスエーブルにな
り、アップ電流とダウン電流は中断される。
【００２６】図９は、位相ロック・ループと共に動作さ
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図９においては、可変クロック信号FVは基
準クロック信号FRより進み、正味の電荷がループから減
じられる。時刻t1において、可変クロック信号FVが高に
なり、第２チャージ・ポンプ５０８がイネーブルにな
り、ANDゲート５１０（図５）の第２入力におけるリセ
ット信号RDNが高になる。その後、時刻t2において基準
クロック信号FRが高になり、アップ電流がループに供給
される。時刻t3において、第１遅延回路５１２の継続時
間の後で、ANDゲート５１０の第１入力におけるリセッ
ト信号RUPが高になり、リセット信号はANDゲート５１０
の出力５４２においてアサートされる。時刻t4におい
て、第２遅延回路５１４の継続時間の後で、被遅延リセ
ット信号リセットがフリップフロップ５０２のリセット
入力５２０と、フリップフロップ５０４のリセット入力
５２４とに印加される。フリップフロップがリセットさ
れ、チャージ・ポンプがディスエーブルになって、アッ
プ電流とダウン電流とは両方とも中断される。
れる図５の位相検出器回路５００の動作を示すタイミン
グ図である。図９においては、可変クロック信号FVは基
準クロック信号FRより進み、正味の電荷がループから減
じられる。時刻t1において、可変クロック信号FVが高に
なり、第２チャージ・ポンプ５０８がイネーブルにな
り、ANDゲート５１０（図５）の第２入力におけるリセ
ット信号RDNが高になる。その後、時刻t2において基準
クロック信号FRが高になり、アップ電流がループに供給
される。時刻t3において、第１遅延回路５１２の継続時
間の後で、ANDゲート５１０の第１入力におけるリセッ
ト信号RUPが高になり、リセット信号はANDゲート５１０
の出力５４２においてアサートされる。時刻t4におい
て、第２遅延回路５１４の継続時間の後で、被遅延リセ
ット信号リセットがフリップフロップ５０２のリセット
入力５２０と、フリップフロップ５０４のリセット入力
５２４とに印加される。フリップフロップがリセットさ
れ、チャージ・ポンプがディスエーブルになって、アッ
プ電流とダウン電流とは両方とも中断される。
【００２７】図１０は、図１の位相検出器回路１００ま
たは図５の位相検出器回路５００内に用いることのでき
る遅延回路１０００のブロック図である。遅延回路１０
００は、第１フリップフロップ１００２，第１遅延素子
１００４，第２フリップフロップ１００６，第２遅延素
子１００８，インバータ１０１０，インバータ１０１
２，NORゲート１０１４，NANDゲート１０１６およびイ
ンバータ１０１８を備える。第１フリップフロップ１０
０２と第２フリップフロップ１００６は、図示される実
施例においてはＤ型フリップフロップであるが、他の回
路および他種のフリップフロップを用いてもよい。
たは図５の位相検出器回路５００内に用いることのでき
る遅延回路１０００のブロック図である。遅延回路１０
００は、第１フリップフロップ１００２，第１遅延素子
１００４，第２フリップフロップ１００６，第２遅延素
子１００８，インバータ１０１０，インバータ１０１
２，NORゲート１０１４，NANDゲート１０１６およびイ
ンバータ１０１８を備える。第１フリップフロップ１０
０２と第２フリップフロップ１００６は、図示される実
施例においてはＤ型フリップフロップであるが、他の回
路および他種のフリップフロップを用いてもよい。
【００２８】第１フリップフロップ１００２は、図１０
ではＤと標識されるデータ入力１０２０，クロック入力
１０２２，Ｒと標識されるリセット入力１０２４および
Qと標識される出力１０２６を有する。データ入力１０
２０は、正の基準電位に接続されて、常に高論理入力を
受信する。クロック入力１０２２は、遅延回路１０００
への入力１０３０からクロック信号を受信するよう構築
される。出力１０２６は、第１遅延素子１００４に結合
される。位相検出器回路と共に用いられると、第１フリ
ップフロップ１００２は、第１被刻時回路を形成し、こ
の回路は第１フリップフロップ５０２（図５）などの第
１格納回路から出力信号を受信して、それに応答して第
１被刻時信号を生成する。
ではＤと標識されるデータ入力１０２０，クロック入力
１０２２，Ｒと標識されるリセット入力１０２４および
Qと標識される出力１０２６を有する。データ入力１０
２０は、正の基準電位に接続されて、常に高論理入力を
受信する。クロック入力１０２２は、遅延回路１０００
への入力１０３０からクロック信号を受信するよう構築
される。出力１０２６は、第１遅延素子１００４に結合
される。位相検出器回路と共に用いられると、第１フリ
ップフロップ１００２は、第１被刻時回路を形成し、こ
の回路は第１フリップフロップ５０２（図５）などの第
１格納回路から出力信号を受信して、それに応答して第
１被刻時信号を生成する。
【００２９】同様に、第２フリップフロップ１００６
は、正の基準電位に接続されるデータ入力１０３２，ク
ロック入力１０３４，リセット入力１０３６および出力
１０３８を有する。クロック入力１０３４は、インバー
タ１０１８における反転後に入力１０３０からクロック
信号を受信するよう構築される。かくして、第１フリッ
プフロップ１００２と第２フリップフロップ１００６
は、入力１０３０におけるクロック信号の対向する位相
に応答して動作する。出力１０３８は、第２遅延素子１
００８に結合される。
は、正の基準電位に接続されるデータ入力１０３２，ク
ロック入力１０３４，リセット入力１０３６および出力
１０３８を有する。クロック入力１０３４は、インバー
タ１０１８における反転後に入力１０３０からクロック
信号を受信するよう構築される。かくして、第１フリッ
プフロップ１００２と第２フリップフロップ１００６
は、入力１０３０におけるクロック信号の対向する位相
に応答して動作する。出力１０３８は、第２遅延素子１
００８に結合される。
【００３０】第１遅延素子１００４と第２遅延素子１０
０８は、各フリップフロップから受信される信号を所定
量だけ遅延するよう動作する。各遅延素子は、抵抗−キ
ャパシタ（R−C）遅延または電流−キャパシタ遅延から
形成することができる。図示される実施例においては、
２つの遅延素子は、実質的に等しく、約２０nsの遅延を
加える。図５の位相検出器回路５００などの位相検出器
回路と共に用いられると、第１遅延素子１００４は、第
１フリップフロップ１００２からの第１被刻時信号を遅
延させて被遅延第１信号を生成し、第２遅延素子１００
８は、第２フリップフロップ１００６からの第２被刻時
信号を遅延させて被遅延第２信号を生成する。
０８は、各フリップフロップから受信される信号を所定
量だけ遅延するよう動作する。各遅延素子は、抵抗−キ
ャパシタ（R−C）遅延または電流−キャパシタ遅延から
形成することができる。図示される実施例においては、
２つの遅延素子は、実質的に等しく、約２０nsの遅延を
加える。図５の位相検出器回路５００などの位相検出器
回路と共に用いられると、第１遅延素子１００４は、第
１フリップフロップ１００２からの第１被刻時信号を遅
延させて被遅延第１信号を生成し、第２遅延素子１００
８は、第２フリップフロップ１００６からの第２被刻時
信号を遅延させて被遅延第２信号を生成する。
【００３１】第１遅延素子１００４の出力は、NANDゲー
ト１０１６の第１入力とインバータ１０１０とに送られ
る。インバータ１０１０は、被遅延出力信号を反転し
て、それをNORゲート１０１４の第１入力に送る。第２
遅延素子１００８の出力はインバータ１０１２で反転さ
れ、NANDゲート１０１６の第２入力とNORゲート１０１
４の第２入力とに送られる。インバータ１０１０，イン
バータ１０１２およびNORゲート１０１４は共に第１合
成回路１０４８を形成する。第１合成回路１０４８は、
第１遅延素子１００４からの被遅延第１信号および第２
遅延素子１００８からの被遅延第２信号に応答して、線
路１０４０上にリセット信号を生成する。リセット信号
は、第１フリップフロップ１００２のリセット入力１０
２４と、第２フリップフロップ１００６のリセット入力
１０３６とに送られる。フリップフロップをリセットす
る際に起こる可能性のある電気的信号不良を防ぐため
に、２つのインバータ、すなわちインバータ１０５０と
インバータ１０５２がNORゲート１０１４と第２フリッ
プフロップ１００６のリセット入力１０３６との間の経
路に挿入される。
ト１０１６の第１入力とインバータ１０１０とに送られ
る。インバータ１０１０は、被遅延出力信号を反転し
て、それをNORゲート１０１４の第１入力に送る。第２
遅延素子１００８の出力はインバータ１０１２で反転さ
れ、NANDゲート１０１６の第２入力とNORゲート１０１
４の第２入力とに送られる。インバータ１０１０，イン
バータ１０１２およびNORゲート１０１４は共に第１合
成回路１０４８を形成する。第１合成回路１０４８は、
第１遅延素子１００４からの被遅延第１信号および第２
遅延素子１００８からの被遅延第２信号に応答して、線
路１０４０上にリセット信号を生成する。リセット信号
は、第１フリップフロップ１００２のリセット入力１０
２４と、第２フリップフロップ１００６のリセット入力
１０３６とに送られる。フリップフロップをリセットす
る際に起こる可能性のある電気的信号不良を防ぐため
に、２つのインバータ、すなわちインバータ１０５０と
インバータ１０５２がNORゲート１０１４と第２フリッ
プフロップ１００６のリセット入力１０３６との間の経
路に挿入される。
【００３２】NANDゲート１０１６は、第１遅延素子１０
０４からの被遅延信号と第２遅延素子１００８からの被
反転遅延信号とを受信し、それらを論理的に合成して遅
延回路１０００の出力１０４２において出力信号を形成
する。出力信号は、入力信号に対して遅延される。被受
信パルスに関して、パルスの立ち上がり端は第１フリッ
プフロップ１００２，第１遅延素子１００４およびNAND
ゲート１０１６を含む経路において遅延される。パルス
の立ち下がり端は、インバータ１０１８，第２フリップ
フロップ１００６，第２遅延素子１００８およびNANDゲ
ート１０１６を含む経路において遅延される。好ましく
は、この２つの経路遅延は実質的に等しいので、パルス
は延びることも縮むこともない。かくしてNANDゲート１
０１６は、第２合成回路を形成する。この回路は第１遅
延素子１００４からの被遅延第１信号と第２遅延素子１
００８からの被遅延第２素子の合成に応答して、被遅延
出力信号を生成する。
０４からの被遅延信号と第２遅延素子１００８からの被
反転遅延信号とを受信し、それらを論理的に合成して遅
延回路１０００の出力１０４２において出力信号を形成
する。出力信号は、入力信号に対して遅延される。被受
信パルスに関して、パルスの立ち上がり端は第１フリッ
プフロップ１００２，第１遅延素子１００４およびNAND
ゲート１０１６を含む経路において遅延される。パルス
の立ち下がり端は、インバータ１０１８，第２フリップ
フロップ１００６，第２遅延素子１００８およびNANDゲ
ート１０１６を含む経路において遅延される。好ましく
は、この２つの経路遅延は実質的に等しいので、パルス
は延びることも縮むこともない。かくしてNANDゲート１
０１６は、第２合成回路を形成する。この回路は第１遅
延素子１００４からの被遅延第１信号と第２遅延素子１
００８からの被遅延第２素子の合成に応答して、被遅延
出力信号を生成する。
【００３３】図１１は、図５の位相検出器回路５００を
用いることができる位相ロック・ループ（PLL）１１０
０を示す。PLL１１００は、位相検出器回路５００，低
域通過フィルタ１１０２，電圧制御発振器（VCO）１１
０４および分周器１１０６を具備する。PLL１１００
は、入力１１１０において所定の周波数を有する基準信
号F Rを受信し、出力１１１２において良好に制御された
周波数を有する出力信号を提供する。
用いることができる位相ロック・ループ（PLL）１１０
０を示す。PLL１１００は、位相検出器回路５００，低
域通過フィルタ１１０２，電圧制御発振器（VCO）１１
０４および分周器１１０６を具備する。PLL１１００
は、入力１１１０において所定の周波数を有する基準信
号F Rを受信し、出力１１１２において良好に制御された
周波数を有する出力信号を提供する。
【００３４】位相検出器回路５００は、入力１１１０か
ら基準信号FRを、分周器１１０６から可変周波数信号FV
を受信する。位相検出器回路５００は、基準信号FRの位
相と可変周波数信号FVの位相との間の差を検出する。位
相検出器回路５００は、位相差に関連し、位相差を最小
限に抑えるように調整された出力を生成する。低域通過
フィルタ１１０２は、この信号を濾波して帯域幅を狭
め、この信号をVCO１０４に送る。被濾波位相差信号に
応答して、VCO１１０４は出力信号の位相または周波数
を調整する。出力信号が分周器１０６に帰還され、分周
器は位相検出器回路５００内の比較のために可変周波数
信号を生成する。
ら基準信号FRを、分周器１１０６から可変周波数信号FV
を受信する。位相検出器回路５００は、基準信号FRの位
相と可変周波数信号FVの位相との間の差を検出する。位
相検出器回路５００は、位相差に関連し、位相差を最小
限に抑えるように調整された出力を生成する。低域通過
フィルタ１１０２は、この信号を濾波して帯域幅を狭
め、この信号をVCO１０４に送る。被濾波位相差信号に
応答して、VCO１１０４は出力信号の位相または周波数
を調整する。出力信号が分周器１０６に帰還され、分周
器は位相検出器回路５００内の比較のために可変周波数
信号を生成する。
【００３５】上記からわかるように、本発明は同相条件
付近で位相ロック・ループに与えられる電荷量の均衡を
とる位相検出器回路を提供する。チャージ・ポンプが同
一のリセット・パルスを用いてリセットされ、それによ
ってPLLに供給される電流パルスの一致を保証する。電
力消費，回路面積および遅延素子を精密に整合する必要
性がなくなり、生産と稼働のコストが安い回路が作成さ
れる。
付近で位相ロック・ループに与えられる電荷量の均衡を
とる位相検出器回路を提供する。チャージ・ポンプが同
一のリセット・パルスを用いてリセットされ、それによ
ってPLLに供給される電流パルスの一致を保証する。電
力消費，回路面積および遅延素子を精密に整合する必要
性がなくなり、生産と稼働のコストが安い回路が作成さ
れる。
【００３６】本発明の特定の実施例が図示および説明さ
れたが、改良も可能である。たとえば、種々の図面内の
組合せ論理は改変し、なおかつ実質的に同じ機能性を維
持することができる。従って、添付の請求項においては
本発明の精神および範囲に入るこれらすべての変更およ
び改良を包含するものである。
れたが、改良も可能である。たとえば、種々の図面内の
組合せ論理は改変し、なおかつ実質的に同じ機能性を維
持することができる。従って、添付の請求項においては
本発明の精神および範囲に入るこれらすべての変更およ
び改良を包含するものである。
【００３７】新規と思われる本発明の特徴を添付の請求
項に詳細に明記する。本発明は、その更なる目的および
利点と共に、以下の説明を添付の図面に関連して参照す
ることにより良く理解頂けよう。いくつかの図面におい
ては、同様の参照番号は等しい要素を識別するものであ
る。
項に詳細に明記する。本発明は、その更なる目的および
利点と共に、以下の説明を添付の図面に関連して参照す
ることにより良く理解頂けよう。いくつかの図面におい
ては、同様の参照番号は等しい要素を識別するものであ
る。
【図１】位相検出器回路のブロック図である。
【図２】図１の位相検出器回路の動作を示すタイミング
図である。
図である。
【図３】図１の位相検出器回路の動作を示すタイミング
図である。
図である。
【図４】図１の位相検出器回路の動作を示すタイミング
図である。
図である。
【図５】位相検出器回路のブロック図である。
【図６】図５の位相検出器回路の動作を示すタイミング
図である。
図である。
【図７】図５の位相検出器回路の動作を示すタイミング
図である。
図である。
【図８】図５の位相検出器回路の動作を示すタイミング
図である。
図である。
【図９】図５の位相検出器回路の動作を示すタイミング
図である。
図である。
【図１０】図５の位相検出器回路に用いる遅延回路のブ
ロック図である。
ロック図である。
【図１１】図５の位相検出器回路を採用する位相ロック
・ループ（PLL）のブロック図である。
・ループ（PLL）のブロック図である。
５００ 位相検出器回路 ５０２，５０４ フリップフロップ（格納回路） ５０６，５０８ チャージ・ポンプ ５１０ ANDゲート ５１２，５１４ 遅延回路 ５２０，５２４ リセット入力 ５２２，５２６ 出力 ５２８，５３０ クロック入力 ５３２，５３４ データ入力 ５３６ 位相検出器回路の出力 ５４０ 遅延回路の出力 ５４２ ANDゲートの出力 RESET リセット CURRENT OUTPUT 電流出力
Claims (10)
- 【請求項１】 位相ロック・ループ（１１００）におい
て用いる差分信号を生成する改善された位相検出装置
（５００）であって、前記位相検出装置（５００）は、
各々がリセット入力（５２０，５２４）と出力（５２
２，５２６）とを有する第１格納回路（５０２）および
第２格納回路（５０４）を有し、前記第１格納回路（５
０２）は基準クロック信号を受信するよう構成されるク
ロック入力（５２８）を有し、前記第２格納回路（５０
４）は可変クロック信号を受信するよう構成されるクロ
ック入力（５３０）を有する装置であって：前記第１格
納回路（５０２）の前記出力（５２２）に結合され、前
記第１格納回路（５０２）からの第１出力信号に応答し
てアップ電流を提供する第１チャージ・ポンプ（５０
６）；前記第１格納回路（５０２）の前記出力（５２
２）に結合され、前記第１格納回路（５０２）からの前
記出力信号に応答して被遅延出力信号を生成する第１遅
延回路（５１２）；前記第２格納回路（５０４）の前記
出力（５２６）に結合され、前記第２格納回路（５０
４）からの第２出力信号に応答してダウン電流を提供す
る第２チャージ・ポンプ（５０８）；前記被遅延出力信
号と前記第２出力信号とを合成してリセット信号を生成
する回路（５１０）；および前記リセット信号を遅延さ
せて被遅延リセット信号を生成する第２遅延回路（５１
４）であって、前記第１格納回路のリセット入力（５２
０）と前記第２格納回路のリセット入力（５２４）とに
結合される前記第２遅延回路（５１４）；によって構成
されることを特徴とする位相検出装置（５００）。 - 【請求項２】 前記第１格納回路（５０２）および前記
第２格納回路（５０４）が、高論理レベルに結合される
データ入力（５３２，５３４）を有するＤ型フリップフ
ロップ回路によってそれぞれ構成されることを特徴とす
る請求項１記載の位相検出装置（５００）。 - 【請求項３】 前記被遅延リセット信号が前記第１格納
回路のリセット入力（５２０）と前記第２格納回路のリ
セット入力（５２４）とに実質的に同時に提供されるこ
とを特徴とする請求項１記載の位相検出装置（５０
０）。 - 【請求項４】 前記第１遅延回路（５１２）が：前記第
１格納回路（５０２）から前記第１出力信号を受信し、
それに応答して第１被刻時信号を生成する第１被刻時回
路（１００２）；前記第１被刻時信号を遅延して被遅延
第１信号を生成する第１遅延素子（１００４）；前記第
１格納回路（５０２）から前記第１出力信号の反転信号
を受信し、それに応答して第２被刻時信号を生成する第
２被刻時回路（１００６）；前記第２被刻時信号を遅延
して被遅延第２信号を生成する第２遅延素子（１００
８）；前記被遅延第１信号と前記被遅延第２信号とに応
答してリセット信号を生成する第１合成回路（１０４
８）であって、前記第１被刻時回路（１００２）と前記
第２被刻時回路（１００６）とが前記リセット信号に応
答して初期条件にリセットされる第１合成回路（１０４
８）；および前記被遅延第１信号と前記被遅延第２信号
の合成に応答して、前記被遅延出力信号を生成する第２
合成回路（１０１６）；によって構成されることを特徴
とする請求項１記載の位相検出装置（５００）。 - 【請求項５】 前記第１遅延回路（５１２）が前記第１
合成回路（１０４８）と前記第２被刻時回路（１００
６）との間に結合されて、前記第１被刻時回路（１００
２）のリセットに相対して前記第２被刻時回路（１００
６）のリセットを遅延させる第３遅延回路（１０５０，
１０５２）によってさらに構成されることを特徴とする
請求項４記載の位相検出装置（５００）。 - 【請求項６】 位相差を検出し、位相差信号を生成する
方法であって：基準クロック信号と可変クロック信号を
受信する段階；前記基準クロック信号に応答して第１出
力信号を生成する段階；前記可変クロック信号に応答し
て第２出力信号を生成する段階；前記第２出力信号およ
び被遅延第１出力信号に応答してリセット信号を生成す
る段階；前記リセット信号に応答して前記第１出力信号
および前記第２出力信号をリセットする段階；および前
記第１出力信号および前記第２出力信号に応答して前記
位相差信号を生成する段階；によって構成されることを
特徴とする方法。 - 【請求項７】 前記第１出力信号を遅延させて、前記被
遅延第１出力信号を生成する段階によってさらに構成さ
れることを特徴とする請求項６記載の方法。 - 【請求項８】 前記第１出力信号を遅延させる前記段階
が：前記第１出力信号を用いて第１信号を刻時する段
階；前記第１信号に応答して第１被遅延信号を生成する
段階；前記第１出力信号を用いて第２信号を刻時する段
階；前記第２信号に応答して第２被遅延信号を生成する
段階；前記第１被遅延信号および前記第２被遅延信号の
合成に応答して、前記第１信号および前記第２信号をリ
セットする段階；および前記第１被遅延信号および前記
第２被遅延信号を合成して、前記被遅延第１出力信号を
生成する段階；によって構成されることを特徴とする請
求項７記載の方法。 - 【請求項９】 前記第１出力信号に応答して前記位相差
信号としてアップ電流を生成し、前記第２出力信号に応
答して前記位相差信号としてダウン電流を生成する段階
によってさらに構成されることを特徴とする請求項６記
載の方法。 - 【請求項１０】 前記第１出力信号および前記第２出力
信号をリセットする前に、前記リセット信号を所定の遅
延時間だけ遅延させる段階によってさらに構成されるこ
とを特徴とする請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US042753 | 1998-03-17 | ||
| US09/042,753 US6049233A (en) | 1998-03-17 | 1998-03-17 | Phase detection apparatus |
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| Publication Number | Publication Date |
|---|---|
| JPH11330958A true JPH11330958A (ja) | 1999-11-30 |
| JP4216393B2 JP4216393B2 (ja) | 2009-01-28 |
Family
ID=21923571
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR19990077940A (ja) |
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1998
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