JP3737800B2 - 同期化回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、同期化回路に関するもので、特に、音声信号やオーディオ信号用のＣＯＤＥＣ（Ｃｏｄｅｒ＆Ｄｅｃｏｄｅｒ）を含むシステムに適したクロック信号を生成するためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
ディジタル信号のデータ伝送においては、送信側からのデータが、欠落や重複がなく、受信側によって正しく受信されることが要求される。また、受信したデータが最終的にアナログ信号に変換されるシステムの場合、データの欠落や重複が発生していないことだけでなく、その受信したデータに同期した受信側クロックのジッタが十分に小さいことも要求される。特に、音声やオーディオなどの信号を扱う音声ＣＯＤＥＣやオーディオＣＯＤＥＣを含むシステムの場合、その要求は高くなる。それは、このようなシステムでは、受信側のクロックがＡＤ変換器（ＡＤＣ）やＤＡ変換器（ＤＡＣ）のためのサンプリングクロックとしても用いられるためである。したがって、そのクロックにジッタが生じることによって、ＡＤＣやＤＡＣのＳ／Ｎ比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）が劣化する。一般に、ＡＤＣやＤＡＣの分解能が高いほど、より低ジッタのクロックが要求される。
【０００３】
図６は、従来の、アナログＰＬＬを用いたＣＯＤＥＣを含むシステムの構成例を示すものである。このシステムは、大きく分けて信号処理部１０とＣＯＤＥＣ部２０とを有して構成される。信号処理部１０は、ディジタル信号処理などを行う部分である。ＣＯＤＥＣ部２０は、アナログ入力信号１ａをそれに応じたディジタル信号（転送データ２ａ）に変換する機能と、信号処理部１０から出力されるディジタル信号（転送データ２ｂ）をそれに応じたアナログ出力信号１ｂに変換する機能とを有している。このようなシステムは、たとえば携帯電話において、音声などの送受信のために用いられている。
【０００４】
図６に示すように、信号処理部１０とＣＯＤＥＣ部２０との間において、信号処理部１０からＣＯＤＥＣ部２０へは転送データ２ｂが、ＣＯＤＥＣ部２０から信号処理部１０へは転送データ２ａが、それぞれ転送される。さらに、信号処理部１０からＣＯＤＥＣ部２０へは、転送データ２ａ，２ｂに同期した転送クロック３が供給される。
【０００５】
ＣＯＤＥＣ部２０は、Ｉ／Ｆ（インターフェイス）部２１、ＣＯＤＥＣ２２、および、アナログＰＬＬ２３を有して構成される。アナログＰＬＬ２３は、基準信号としての転送クロック３が、信号処理部１０より入力される。そして、その転送クロック３に同期した信号であるＩ／Ｆクロック４を生成し、Ｉ／Ｆ部２１に出力する。また、アナログＰＬＬ２３は、転送クロック３の整数倍の周波数の信号であるサンプリングクロック５を生成し、ＣＯＤＥＣ２２に出力する。
【０００６】
Ｉ／Ｆ部２１は、信号処理部１０からの転送データ２ｂを受信し、アナログＰＬＬ２３からのＩ／Ｆクロック４に同期させる。こうして、転送データ２ｂに応じた受信データ６ｂを生成し、ＣＯＤＥＣ２２に出力する。同様に、Ｉ／Ｆ部２１は、ＣＯＤＥＣ２２からの送信データ６ａを受信し、アナログＰＬＬ２３からのＩ／Ｆクロック４に同期させる。こうして、送信データ６ａに応じた転送データ２ａを生成し、信号処理部１０に出力する。
ＣＯＤＥＣ２２は、ディジタル信号処理回路、および、ＡＤＣやＤＡＣなどを有して構成されている。ＣＯＤＥＣ２２は、アナログＰＬＬ２３からのサンプリングクロック５を用いて、Ｉ／Ｆ部２１からのディジタル信号である受信データ６ｂを、それに応じたアナログ出力信号１ｂに変換する。また、ＣＯＤＥＣ２２は、アナログＰＬＬ２３からのサンプリングクロック５を用いて、アナログ入力信号１ａを、それに応じたディジタル信号である送信データ６ａに変換する。
【０００７】
このように、図６に示した従来のシステムにおいては、アナログＰＬＬ２３の生成するクロック４，５によって、データの送受信だけでなく、ＡＤＣやＤＡＣによるアナログ−ディジタル間のデータ変換も行われる。したがって、アナログＰＬＬ２３の特性が、システムの特性に多大な影響を与える。
【０００８】
図７は、上記したアナログＰＬＬ２３の一構成例を示すものである。このアナログＰＬＬ２３は、位相比較器２３ａ、ループフィルタ２３ｂ、ＶＣＯ２３ｃ、および、分周器２３ｄを有して構成される。位相比較器２３ａは、Ｉ／Ｆクロック４と信号処理部１０からの転送クロック３との位相差に応じた信号を生成し、ループフィルタ２３ｂへ供給する。ループフィルタ２３ｂは、位相比較器２３ａから供給される信号を平滑し、ＶＣＯ２３ｃへ供給する。ＶＣＯ２３ｃは、ループフィルタ２３ｂから供給される信号に応じた周波数の信号を生成する。この信号は、サンプリングクロック５としてアナログＰＬＬ２３からＣＯＤＥＣ２２へ出力されるとともに、分周器２３ｄにより分周される。この分周された信号は、Ｉ／Ｆクロック４としてアナログＰＬＬ２３からＩ／Ｆ部２１へ出力されるとともに、位相比較器２３ａへも入力される。
【０００９】
このアナログＰＬＬ２３は、定常的には、転送クロック３とＩ／Ｆクロック４との周波数を等しく、かつ、互いの位相差が一定となるように動作する。
【００１０】
図８は、従来の、ディジタルＰＬＬを用いたＣＯＤＥＣを含むシステムの構成例を示すものである。この例に示すシステムは、図６に示したシステムとほぼ同じ要素を有して構成されている。異なるのは、アナログＰＬＬ２３がディジタルＰＬＬ２３Ａに置き換えられ、そのディジタルＰＬＬ２３Ａにマスタークロック（ＭＣＬＫ）７が入力されている点である（ディジタルＰＬＬとしては、たとえば、非特許文献１参照）。
【００１１】
ＭＣＬＫ７は、ＣＯＤＥＣ部２０’の内部で生成されるクロック信号、あるいは、ＣＯＤＥＣ部２０’の外部より供給されるクロック信号であり、その周波数はＩ／Ｆクロック４の平均周波数の整数倍となっている。
【００１２】
図９は、図８に示したディジタルＰＬＬ２３Ａの一構成例を示すものである。このディジタルＰＬＬ２３Ａは、位相比較器２３ａ、分周器２３ｄ、ディジタルループフィルタ２３ｅ、および、可変分周器２３ｆを有して構成されている。
【００１３】
ディジタルＰＬＬ２３Ａは、上記アナログＰＬＬ２３のループフィルタ２３ｂおよびＶＣＯ２３ｃが、それぞれ、ディジタルループフィルタ２３ｅおよび可変分周器２３ｆに置き換えられている。すなわち、ディジタルループフィルタ２３ｅは、ＭＣＬＫ７で動作するディジタルフィルタであり、位相比較器２３ａの出力信号を平滑し、可変分周器２３ｆへ供給する。このディジタルループフィルタ２３ｅは、アナログＰＬＬ２３のループフィルタ２３ｂに相当する。可変分周器２３ｆは、ディジタルループフィルタ２３ｅの出力信号に応じて分周比が変化する分周器であり、ＭＣＬＫ７を分周して、サンプリングクロック５を出力する。この可変分周器２３ｆは、アナログＰＬＬ２３のＶＣＯ２３ｃに相当する。このように、ディジタルＰＬＬ２３ＡはアナログＰＬＬ２３と等価な回路と考えてよい。
【００１４】
以上述べたように、ディジタルＰＬＬ２３Ａを用いたＣＯＤＥＣを含むシステムは、アナログＰＬＬ２３を用いたＣＯＤＥＣを含むシステムと等価である。したがって、以下では、図６に示したアナログＰＬＬ２３を用いたＣＯＤＥＣを含むシステムおよび図７に示したアナログＰＬＬ２３を例に説明する。勿論、それらを図８に示したディジタルＰＬＬ２３Ａを用いたＣＯＤＥＣを含むシステムおよび図９に示したディジタルＰＬＬ２３Ａに置き換えても、同様の議論が可能である。
【００１５】
図１０は、図６に示したシステムの信号波形の一例を示すものである。なお、同図（ａ）は転送クロック３、同図（ｂ）は転送データ２ｂ、同図（ｃ）はＩ／Ｆクロック４、同図（ｄ）は受信データ６ｂである。転送データ２ｂは、転送クロック３の立ち上がりエッジに同期して信号レベルが変化している。Ｉ／Ｆクロック４の立ち上がりエッジは、アナログＰＬＬ２３によって、転送クロック３の立ち下りエッジと同期されるようになっている。
【００１６】
この図では、転送クロック３の時刻ｔ３から時刻ｔ４までの一周期が、他の周期に比べて長くなる例を示している。それにともない、Ｉ／Ｆクロック４の周期も転送クロック３に追従して変化し、Ｉ／Ｆクロック４の時刻ｔ３ｉからｔ４ｉまでの一周期が、他の周期に比べ長くなっている。このように、図６に示したシステムでは、アナログＰＬＬ２３を用いて、転送クロック３の周期の変動に追従したＩ／Ｆクロック４を生成する。これにより、確実なデータ転送を実現している。
【００１７】
しかし、Ｉ／Ｆクロック４の周期が変動するということは、ジッタがあるということである。すなわち、Ｉ／Ｆクロック４にジッタがあるということは、その整数倍の周波数の信号であるサンプリングクロック５にもジッタがあるということでもある。それは、上で述べたように、ＣＯＤＥＣ２２のＡＤＣやＤＡＣのＳ／Ｎ比が劣化するということを意味する。
【００１８】
図１１は、アナログＰＬＬ２３の位相比較器２３ａに入力される２信号（転送クロック３，Ｉ／Ｆクロック４）間の位相差（入力信号間位相差）と、アナログＰＬＬ２３の出力信号周波数の変化量（出力周波数変化量）との関係を示すものである。この図に示すように、アナログＰＬＬ２３は、位相比較器２３ａの入力信号間の位相差に対して、出力信号周波数が単調に増加するように設計される。入力信号間の位相差に対し、出力信号の周波数が変化しない領域が存在する場合、それを不感帯と呼ぶ。この図では、出力信号の周波数の変化量が“０”のときに、入力信号間の位相差も“０”となっている。これは必ずしも“０”とは限らず、一般にはある一定値となる。
【００１９】
従来のＰＬＬの特徴のひとつは、図１１からも明らかなように、入力信号間の位相差が大きいほど、出力信号の周波数変化量が大きいことである。これを図６に示したシステムの場合で説明すると、転送クロック３の位相の変化が大きくなると、アナログＰＬＬ２３の出力信号であるＩ／Ｆクロック４やサンプリングクロック５の周波数変化量も大きくなるということになる。言い換えると、転送クロック３のジッタの大きさに応じて、Ｉ／Ｆクロック４およびサンプリングクロック５にもジッタが生じるということである。すなわち、従来のアナログＰＬＬ２３では、ＣＯＤＥＣ２２のＳ／Ｎ比を劣化させやすいと考えられる。
【００２０】
アナログＰＬＬ２３の特性は、その過渡応答特性にも依存する。図１２および図１３は、アナログＰＬＬ２３の出力周波数がｆ１からｆ２に変化する場合の過渡応答特性の例を示すものである。なお、図１２は、ロックアップ時間は短いが、比較的大きなオーバーシュートおよびアンダーシュート（リンギング）が生じている場合を、図１３は、オーバーシュートはわずかであるが、ロックアップ時間が長い場合を、それぞれ示している。また、ここでは、ロックアップ時間は、たとえば図１２および図１３に示すように、出力周波数がｆ２に対する許容誤差範囲内に収束するまでの時間としている。この特性は、位相比較器２３ａの変換特性、ＶＣＯ２３ｃの制御信号に対する発振周波数の特性、ループフィルタ２３ｂの特性により決まることが知られている。
【００２１】
これらの図に示すように、概して、ロックアップ時間が短い場合はオーバーシュートやアンダーシュートが生じやすく、逆に、オーバーシュートやアンダーシュートが少ない場合はロックアップ時間が長くなりやすい。
【００２２】
図１４は、転送クロック３の周波数変化の例と、それに対するＩ／Ｆクロック４の周波数変化の例とを示すものである。なお、同図（ａ）は転送クロックの周波数変化の例であり、同図（ｂ）の“Ｉ／Ｆクロックの周波数変化例１”は、アナログＰＬＬ２３に図１２の過渡応答特性を示すアナログＰＬＬを使用した場合の例であり、同図（ｃ）の“Ｉ／Ｆクロックの周波数変化例２”は、アナログＰＬＬ２３に図１３の過渡応答特性を示すアナログＰＬＬを使用した場合の例である。
【００２３】
同図（ｃ）に示した“Ｉ／Ｆクロックの周波数変化例２”のほうが、同図（ｂ）に示した“Ｉ／Ｆクロックの周波数変化例１”よりも、急峻な変動や微小な振動がなく、周波数変化は比較的なめらかではある。いずれの場合も、転送クロック３の周波数変化に追従して、Ｉ／Ｆクロック４の周波数が変化してしまうという問題がある。
【００２４】
図６に示したシステムの場合、データ転送の確実性という観点からは、ロックアップ時間が短い方が望ましい。したがって、アナログＰＬＬ２３としては、図１３のような応答特性を示すものよりも、図１２のような応答特性を示すものの方が望ましいと考えられる。しかし、その場合は、図１４（ｂ）に示した“Ｉ／Ｆクロックの周波数変化例１”のように、出力周波数に、オーバーシュートとアンダーシュートによる振動が生じやすい。仮に、転送クロック３の周波数がデータ転送に支障がない程度の微小な量だけ変化した場合であっても、出力信号の周波数の振動が生じることには変わりがない。
【００２５】
このように、ＰＬＬの作用（特性）によっては、かえってジッタが増えることにもなり、ＣＯＤＥＣのＳ／Ｎ比をさらに劣化させる。
【００２６】
以上述べたように、従来の方法は、転送クロック３に対してＩ／Ｆクロック４が確実に追従することで、確実なデータ転送が可能であるという利点がある。しかし、音声ＣＯＤＥＣやオーディオＣＯＤＥＣを含むシステムに用いた場合には、Ｓ／Ｎ比が劣化するという欠点があった。
【００２７】
また、ここに示した方法とは別の方法を用いて、これらの相反する要素（要求）を両立させることも可能ではある。ところが、上述した方法に比べて回路が複雑化することは確実であり、回路規模および消費電力をできるだけ小さく、かつ、実現が容易な手段が望まれる。
【００２８】
【非特許文献１】
Ｔｒｏｈａ，Ｊａｍｅｓ Ｄ．”Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｄｅｓｉｇｎ ｕｓｉｎｇ ＳＮ５４／７４ＬＳ２９７”，Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ、ｈｔｔｐ：／／ｗｗｗ−ｓ．ｔｉ．ｃｏｍ／ｓｃ／ｐｓｈｅｅｔｓ／ｓｄｌａ００５ｂ／ｓｄｌａ００５ｂ．ｐｄｆ，１９９７
【００２９】
【発明が解決しようとする課題】
上記したように、従来においては、転送クロック３に対してＩ／Ｆクロック４が確実に追従することで、確実なデータ転送が可能であるという利点があるものの、音声ＣＯＤＥＣやオーディオＣＯＤＥＣを含むシステムに用いた場合には、Ｓ／Ｎ比が劣化するという欠点があった。
【００３０】
そこで、この発明は、確実なデータ転送が可能であり、しかも、音声ＣＯＤＥＣやオーディオＣＯＤＥＣを含むシステムに用いた場合にもＳ／Ｎ比が劣化するのを防止することが可能な同期化回路を提供することを目的としている。
【００３１】
【課題を解決するための手段】
本願発明の一態様によれば、入力信号と同期信号との位相差に対し、ヒステリシス特性と不感帯とを有する応答特性で分周比制御信号を出力する位相比較器と、前記位相比較器より供給される前記分周比制御信号に応じて設定された分周比によって基準信号を分周し、出力信号を発生する可変分周器と、前記可変分周器より供給される前記出力信号を所定の分周比によって分周し、前記同期信号を発生する分周器とを具備したことを特徴とする同期化回路が提供される。
【００３２】
上記の構成によれば、周波数が変動する頻度を小さくできるようになる。これにより、Ｓ／Ｎ比に影響を与えるジッタを低減することが可能となるものである。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３４】
図１は、本発明の一実施形態にかかる同期化回路の構成例を示すものである。なお、ここでは、図８に示したディジタルＰＬＬを用いたＣＯＤＥＣを含むシステムに適用されるディジタルＰＬＬ（たとえば、図９参照）において、その位相比較器を、ヒステリシスと比較的大きな不感帯とを設けたヒステリシス位相比較器に置き換えることによって、従来のＰＬＬの問題点を改善するようにした場合について説明する。
【００３５】
図１に示すように、このディジタルＰＬＬ２４は、ヒステリシス位相比較器２４ａ、分周器（クロック発生器）２４ｂ、および、可変分周器２４ｃを有して構成されている。ディジタルＰＬＬ２４は、ＭＣＬＫ（第３のクロック）７と転送クロック（第１のクロック）３とを入力し、Ｉ／Ｆクロック（第２のクロック）４とサンプリングクロック（第４のクロック）５とを出力する。ヒステリシス位相比較器２４ａは、転送クロック３とＩ／Ｆクロック４とＭＣＬＫ７とを入力し、転送クロック３とＩ／Ｆクロック４との位相差に応じた分周比制御信号８を出力する。可変分周器２４ｃは、ＭＣＬＫ７と分周比制御信号８とを入力し、その分周比制御信号８に応じて設定される分周比によりＭＣＬＫ７を分周する。そして、その分周後の信号をサンプリングクロック５として出力する。分周器２４ｂは、サンプリングクロック５を所定の分周比によって分周し、その分周後の有理数倍の信号をＩ／Ｆクロック４として出力する。
【００３６】
図２は、ヒステリシス位相比較器２４ａの構成例を示すものである。このヒステリシス位相比較器２４ａは、カウンタ２４ａ-1、比較器２４ａ-2、および、ヒステリシス回路２４ａ-3を有して構成されている。カウンタ２４ａ-1は、ＭＣＬＫ７に同期してカウント動作を実行する回路であり、転送クロック３の立ち上がりエッジ（スタート信号）によりカウント動作を開始し、Ｉ／Ｆクロック４の立ち上がりエッジ（ストップ信号）によりカウント動作を停止する。そのカウント値は、比較器２４ａ-2に入力される。比較器２４ａ-2は、カウンタ２４ａ-1からのカウント値を位相差判定領域基準値９ａと比較する。その比較結果は、ヒステリシス回路２４ａ-3に入力される。ヒステリシス回路２４ａ-3は、比較器２４ａ-2での比較結果をもとに、過去の動作履歴により異なる制御信号を生成する。その後、このヒステリシス回路２４ａ-3で生成された信号は、分周比制御信号８として出力される。
【００３７】
図３は、上記ヒステリシス位相比較回路２４ａの動作について説明するために示すものである。なお、同図（ａ）は転送クロック３、同図（ｂ）は転送データ２ｂ、同図（ｃ）はＭＣＬＫ７、同図（ｄ）は位相差判定領域９ｂ、同図（ｅ）は位相差判定領域基準値９ａである。
【００３８】
転送クロック３の立ち上がりエッジ（位相差判定領域基準値９ａの“０”〜“１２”）間は４箇所で区切られ、それぞれの境界には、その立ち上がりエッジ間の時間をＭＣＬＫ７の周期で規格化した位相差判定領域基準値（この例の場合、“２”，“５”，“７”，“１０”）９ａが割り当てられている。この基準値９ａは、回路の構成により固定される値でも、制御信号などにより変更することが可能な値でも構わない。また、図３（ｅ）に示す位相差判定領域基準値９ａは一例であり、任意の値とすることが可能である。
【００３９】
この４箇所の境界の位相差判定領域基準値９ａを用いて、たとえば図３（ｄ）に示すように、通常動作領域（Ｎ）、位相シフト開始判定領域（Ｆ）、位相シフト開始判定領域（Ｒ）、位相シフト終了判定領域（Ｅ）の４領域からなる位相差判定領域９ｂを定義する。
【００４０】
上で述べたように、カウンタ２４ａ-1による転送クロック３とＩ／Ｆクロック４との位相差に対応したカウント値が決まると、そのカウント値と位相差判定領域基準値９ａとの大小関係が比較器２４ａ-2により比較される。その比較の結果、Ｉ／Ｆクロック４の立ち上がりエッジが含まれる位相差判定領域９ｂが検出される。
【００４１】
最終的に、比較器２４ａ-2の出力は、ヒステリシス回路２４ａ-3を経た後、分周比制御信号８となって、ヒステリシス位相比較器２４ａから可変分周器２４ｃへと出力される。
【００４２】
以下、本構成のディジタルＰＬＬ２４におけるヒステリシス動作について説明する。初期状態として、Ｉ／Ｆクロック４の立ち上がりエッジが“通常動作領域（Ｎ）”の範囲内であると仮定する。その場合、ヒステリシス位相比較器２４ａは、“位相シフトなし”を示す分周比制御信号８を出力する。これにより、可変分周器２４ｃは、その分周比が「ｎ」に設定される。すなわち、サンプリングクロック５の周波数（第１の周波数）は、ＭＣＬＫ７の周波数の１／ｎとなる。この状態は、ＰＬＬによる制御がかかっていない状態であり、一般に“ＶＣＯがフリーランしている”と呼ばれる状態に相当する。
【００４３】
その後、転送クロック３の周期の変動などにより、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト開始判定領域（Ｆ）”の範囲内となった場合を考える。この場合は、“プラス位相シフト”を示す分周比制御信号８が、ヒステリシス位相比較器２４ａより出力される。これにより、可変分周器２４ｃの分周比は「ｎ＋α（ただし、α＞０）」に設定される。すなわち、サンプリングクロック５の周波数（第２の周波数）は、ＭＣＬＫ７の周波数の１／（ｎ＋α）となる。その結果、Ｉ／Ｆクロック４の周期が（ｎ＋α）／ｎ倍に変化し、次第に、Ｉ／Ｆクロック４の立ち上がりエッジは転送クロック３の立ち上がりエッジに比べて遅れる方向へ位相シフトする。
【００４４】
逆に、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト開始判定領域（Ｒ）”の範囲内となった場合は、“マイナス位相シフト”を示す分周比制御信号８が、ヒステリシス位相比較器２４ａより出力される。これにより、可変分周器２４ｃの分周比は「ｎ−β（ただし、β＞０）」に設定される。すなわち、サンプリングクロック５の周波数（第３の周波数）は、ＭＣＬＫ７の周波数の１／（ｎ−β）となる。その結果、Ｉ／Ｆクロック４の周期が（ｎ−β）／ｎ倍に変化し、次第に、Ｉ／Ｆクロック４の立ち上がりエッジは転送クロック３の立ち上がりエッジに比べて進む方向へ位相シフトする。
【００４５】
ヒステリシス位相比較器２４ａは、一旦、“プラス位相シフト”あるいは“マイナス位相シフト”を示す分周比制御信号８を出力した後は、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト終了判定領域（Ｅ）”の範囲内になるまでは、同じ信号８を出し続ける。このように、ヒステリシス位相比較器２４ａは、ヒステリシス特性と“通常動作領域（Ｎ）”で示す不感帯とを備えるように構成される。
【００４６】
上述した“位相シフトなし”、“プラス位相シフト”、および、“マイナス位相シフト”を示す分周比制御信号８は、たとえば２ビットのディジタル信号を用いて表現することが可能である。つまり、“位相シフトなし”の場合は「００」、“プラス位相シフト”の場合は「０１」、“マイナス位相シフト”の場合は「１０」と表現することで実現できる。勿論、３種類の状態を区別できる信号であれば、これに限らず、いかなる形態の信号であっても構わない。また、ｎ，α，βの値は、回路の構成により固定される値でも、制御信号などにより変更することが可能な値でも構わない。ただし、α，βの値は、位相シフト量が転送クロック３のｃｙｃｌｅ ｔｏ ｃｙｃｌｅジッタの最大値よりも大きくなるように設定する。
【００４７】
図４は、本実施形態にかかるディジタルＰＬＬ２４の、ヒステリシス位相比較器２４ａの入力信号（転送クロック３，Ｉ／Ｆクロック４）間の位相差と出力周波数の変化量との関係を示すものである。これは、従来技術における図１１に示す特性に相当するもので、図１１の場合とは大きく異なり、ヒステリシス特性と幅の広い不感帯とを有していることがわかる。
【００４８】
図５は、本実施形態にかかるディジタルＰＬＬ２４の、転送クロック３の周波数変化の例と、それに対するＩ／Ｆクロック４の周波数変化の例とを示すものである。なお、同図（ａ）は転送クロックの周波数変化の例であり、同図（ｂ）はＩ／Ｆクロックの周波数変化の例である。
【００４９】
転送クロック３に周波数変化があっても、Ｉ／Ｆクロック４の立ち上がりエッジが“通常動作領域（Ｎ）”の範囲内である場合には、Ｉ／Ｆクロック４の周波数変化はない。転送クロック３の周波数変化が大きい場合には、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト開始判定領域（Ｆ），（Ｒ）”の範囲内に入り、位相シフトが開始される。すると、Ｉ／Ｆクロック４の立ち上がりエッジは、すぐに、“位相シフト開始判定領域（Ｆ），（Ｒ）”を脱する。しかし、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト終了判定領域（Ｅ）”の範囲内に入るまでは、位相シフト動作が継続される。その間に、転送クロック３とＩ／Ｆクロック４との位相差は変化する。ただし、可変分周器２４ｃの分周比は一定のため、Ｉ／Ｆクロック４の周波数は一定である。その後、Ｉ／Ｆクロック４の立ち上がりエッジが“位相シフト終了判定領域（Ｅ）”の範囲内に入ると、Ｉ／Ｆクロック４の周波数は“位相シフトなし”の状態に戻る。
【００５０】
位相シフトの状態において、可変分周比２４ｃの分周比は一定値（α，β）にしか変化しない。そのため、このときの周波数は一定値（ｎ＋α，ｎ−β）である。したがって、位相シフトの動作中は、従来のＰＬＬのように、転送クロック３とＩ／Ｆクロック４との位相差に依存して、Ｉ／Ｆクロック４およびサンプリングクロック５の周波数が変動することがない。よって、ＣＯＤＥＣのＳ／Ｎ比は劣化しないという利点がある。
【００５１】
また、位相シフト量を転送クロック３のｃｙｃｌｅ ｔｏ ｃｙｃｌｅジッタの最大値よりも大きく設定する。これにより、位相シフトの動作中には、必ずＩ／Ｆクロック４の立ち上がりエッジが“位相シフト終了判定領域（Ｅ）”へと近づく方向へシフトする。したがって、本実施形態にかかる方法の場合、原理的に、転送データ２ｂに確実に同期したＩ／Ｆクロック４の生成が可能である。
【００５２】
さらに、位相比較器２４ａにヒステリシス特性があるため、不感帯の幅を広く設定することが可能である。しかも、タイミングマージンを十分に確保できるまで、位相シフト動作を継続することもできる。これにより、ヒステリシス特性がない従来の方法に比べ、一旦、位相シフト動作が終了してから、再度、位相シフト動作が必要となるまでの時間が長くなり、位相シフト動作（周波数変動）の頻度が小さくなる。このことはジッタが小さいということを意味する。つまり、従来の方法よりもジッタの平均値が小さいクロック信号を生成できるようになる。その結果、ＣＯＤＥＣのＳ／Ｎ比が改善される。したがって、音声やオーディオなどのＣＯＤＥＣを含むシステムに適用した場合において、特に有用である。
【００５３】
しかも、本実施形態にかかるディジタルＰＬＬ２４は比較的簡単な論理回路だけで実現することが可能であり、設計も容易である。
【００５４】
なお、図１および図２に示したように、本実施形態の構成に限らず、同じ機能を有するのであれば実現の方法（回路の構成）は問わない。また、本実施形態ではディジタルＰＬＬに適用した場合を例に説明したが、勿論、アナログＰＬＬにも同様に適用することが可能である。
【００５５】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００５６】
【発明の効果】
以上、詳述したようにこの発明によれば、確実なデータ転送が可能であり、しかも、音声ＣＯＤＥＣやオーディオＣＯＤＥＣを含むシステムに用いた場合にもＳ／Ｎ比が劣化するのを防止することが可能な同期化回路を提供できる。
【図面の簡単な説明】
【図１】 本発明の一実施形態にかかるディジタルＰＬＬの構成例を示すブロック図。
【図２】 図１のディジタルＰＬＬにおけるヒステリシス位相比較器の構成例を示すブロック図。
【図３】 ヒステリシス位相比較器の動作例について説明するために示すタイミングチャート。
【図４】 ヒステリシス位相比較器の入力信号間位相差と出力周波数変化量との関係を示す特性図。
【図５】 ディジタルＰＬＬの動作時における信号の周波数変化の例を示す波形図。
【図６】 従来技術とその問題点を説明するために、アナログＰＬＬを用いたＣＯＤＥＣを含むシステムの構成の要部を示すブロック図。
【図７】 従来のアナログＰＬＬの構成例を示すブロック図。
【図８】 従来の、ディジタルＰＬＬを用いたＣＯＤＥＣを含むシステムの構成の要部を示すブロック図。
【図９】 従来のディジタルＰＬＬの構成例を示すブロック図。
【図１０】 図６に示したシステムの、信号波形の一例を示すタイミングチャート。
【図１１】 図７に示した位相比較器の、入力信号間位相差と出力周波数変化量との関係を示す特性図。
【図１２】 従来のアナログＰＬＬの過渡応答特性について、一例を示す波形図。
【図１３】 従来のアナログＰＬＬの過渡応答特性について、他の例を示す波形図。
【図１４】 従来のアナログＰＬＬの動作時における信号の周波数変化の例を示す波形図。
【符号の説明】
２ｂ…転送データ、３…転送クロック、４…Ｉ／Ｆクロック、５…サンプリングクロック、７…ＭＣＬＫ、８…分周比制御信号、９ａ…位相差判定領域基準値、９ｂ…位相差判定領域、２４…ディジタルＰＬＬ、２４ａ…ヒステリシス位相比較器、２４ａ-1…カウンタ、２４ａ-2…比較器、２４ａ-3…ヒステリシス回路、２４ｂ…分周器、２４ｃ…可変分周器、Ｎ…通常動作領域、Ｆ，Ｒ…位相シフト開始判定領域、Ｅ…位相シフト終了判定領域。

Claims (14)

1. 入力信号と同期信号との位相差に対し、ヒステリシス特性と不感帯とを有する応答特性で分周比制御信号を出力する位相比較器と、
   前記位相比較器より供給される前記分周比制御信号に応じて設定された分周比によって基準信号を分周し、出力信号を発生する可変分周器と、
   前記可変分周器より供給される前記出力信号を所定の分周比によって分周し、前記同期信号を発生する分周器と
   を具備したことを特徴とする同期化回路。
2. 前記入力信号は、ディジタル信号処理部より供給される転送データに同期した信号であることを特徴とする請求項１に記載の同期化回路。
3. 前記同期信号は、前記入力信号に同期した信号であることを特徴とする請求項１に記載の同期化回路。
4. 前記出力信号は、前記同期信号の有理数倍の周波数の信号であることを特徴とする請求項１に記載の同期化回路。
5. 前記位相比較器は、前記ヒステリシス特性および前記不感帯の幅が回路の構成により決定されることを特徴とする請求項１に記載の同期化回路。
6. 前記位相比較器は、前記ヒステリシス特性および前記不感帯の幅を制御信号により任意に設定できることを特徴とする請求項１に記載の同期化回路。
7. 前記位相比較器は、前記基準信号に同期してカウント動作するカウンタと、このカウンタのカウント出力と位相差判定領域基準値とを比較する比較器と、この比較器の比較結果をもとに、前記分周比制御信号を出力するヒステリシス回路とを備えることを特徴とする請求項１に記載の同期化回路。
8. 前記カウンタは、前記入力信号の立ち上がりエッジのタイミングでカウント動作を開始し、前記同期信号の立ち上がりエッジのタイミングでカウント動作を停止することを特徴とする請求項７に記載の同期化回路。
9. 前記比較器は、前記カウント出力と前記位相差判定領域基準値との大小関係により、前記同期信号の立ち上がりエッジの含まれる位相差判定領域を検出することを特徴とする請求項７に記載の同期化回路。
10. 前記位相差判定領域基準値は、前記入力信号の立ち上がりエッジ間を複数に分割した前記位相差判定領域を、それぞれ前記基準信号の周期により規格化したものであることを特徴とする請求項９に記載の同期化回路。
11. 前記ヒステリシス回路は、前記分周比制御信号として、過去の動作履歴により異なる制御信号を生成することを特徴とする請求項７に記載の同期化回路。
12. 前記出力信号は、その周波数が、前記基準信号の周波数の１／ｎ、前記基準信号の周波数の１／（ｎ＋α）、または、前記基準信号の周波数の１／（ｎ−β）のいずれかに等しいことを特徴とする請求項１に記載の同期化回路。
13. 前記位相比較器、前記可変分周器、および、前記分周器は、いずれも論理回路を用いて構成されることを特徴とする請求項１に記載の同期化回路。
14. 前記出力信号は、その周波数が、前記基準信号の周波数の１／ｎ、前記基準信号の周波数の１／（ｎ＋α）、または、前記基準信号の周波数の１／（ｎ−β）のいずれかに等しく、
    前記分周器の分周比は、ｎ、ｎ＋α（ただし、α＞０）、または、ｎ−β（ただし、β＞０）のいずれかに等しいことを特徴とする請求項１に記載の同期化回路。

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