KR20040020338A - 비휘발성 강유전체 메모리 장치 - Google Patents

비휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 비활성 강유전체 메모리 장치에 관한 것으로서 특히 레퍼런스 전압 발생 장치 및 리던던트 디코더에 프로그래머블 레지스터 장치를 스위치 온오프 제어수단으로 사용하여 소프트웨어적으로 레퍼런스 전압 조절 및 리던던시를 처리할 수 있도록 하는 비활성 강유전체 메모리 장치 및 프로그램 방법에 관한 것이다.
본 발명에 의한 레퍼런스 전압 발생장치는 레퍼런스 프로그램부, 및 레퍼런스 전압 발생부로 구성되며 레퍼런스 프로그램부에서는 구동전원에 연결된 캐패시터의 용량을 조절함으로써 레벨이 바뀌는 레퍼런스 레벨 제어신호를 발생시키며 레퍼런스 전압 발생부에서는 레퍼런스 레벨 제어신호에 의해 레퍼런스 전압을 조절하여 출력한다.

Description

비휘발성 강유전체 메모리 장치{Nonvolatile Ferroelectric Memory Device}
본 발명은 비휘발성 강유전체 메모리 장치에 관한 것으로, 특히 출력신호를 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있으며, 상기 프로그래머블 레지스터 장치를 리던던트 어드레스 프로그램용 스위치의 온오프 제어장치로 사용하는 리던던트 어드레스 디코더를 포함한 비활성 강유전체 메모리 장치에 관한 것이다.
일반적으로 비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic Random Access Memory) 정도의 데이터처리 속도를 갖고 전원의 오프(Off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강 유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는 것이다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 것이다. 도 1에서와 같이 전계에 의해 유기된 분극은 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d, a 상태)을 유지하고 있는 것을 알 수 있다. 비휘발성 강 유전체 메모리 셀은 d, a 상태를 각각 1, 0으로 대응시켜 기억소자로 응용한 것이다.
도 2는 비휘발성 강유전체 메모리의 단위 셀을 나타낸 것이다. 도 2에 도시된 바와 같이 일방향으로 비트라인(BL)이 형성되고, 비트라인과 교차하는 방향으로 워드라인(WL)이 형성되고, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(PL)이 형성되고, 게이트는 워드라인에 연결되고 소스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고 두 단자 중 제1 단자가 트랜지스터(T1)의 드레인에 연결되고 제2 단자는 플레이트 라인에 연결되도록 강유전체 캐패시터(FC1)가 형성된다.
이와 같은 비휘발성 강유전체 메모리 소자의 데이터 입출력 동작은 다음과같다. 도 3a는 비휘발성 강유전체 메모리 소자의 라이트 모드(Write Mode)의 동작을 나타내는 타이밍도이고, 도 3b는 리드 모드(Read Mode)의 동작을 나타내는 타이밍도이다.
도 3a에 도시된 라이트 모드의 동작을 설명하면, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(High)에서 로우(Low)로 활성화되고, 동시에 라이트 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면 라이트 모드가 시작된다. 이어 라이트 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
선택된 셀에 로직값 "1"을 쓰기 위해서는 비트라인에 "하이" 신호를 인가하고 플레이트 라인에는 "로우" 신호를 인가하고, 셀에 로직값 "0"을 쓰기 위해서는 비트라인에 "로우" 신호를 인가하며 플레이트 라인에는 "하이" 신호를 인가한다.
다음에는 도 3b에 도시된 리드 모드의 동작을 설명한다. 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화 시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈 신호에 의해 "로우" 전압으로 등전위가 된다.
그리고 각 비트라인을 비활성화 시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인에는 "로우" 신호가 "하이"신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴한다. 만약 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다.
이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 감지하게 된다. 즉 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경된 경우에 해당하고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 것에 해당한다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블 되면 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우에는 증폭되어 로직값 "0"을 출력한다. 이와 같이, 센스 앰프에서 데이터를 증폭한 후에는 원래의 데이터를 복원하여야 하므로 해당 워드라인에 "하이" 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
종래의 레퍼런스 발생장치는 생산과 동시에 출력 전압의 레벨이 고정되는 문제점이 있었으며, 또한 종래의 금속/폴리 실리콘 배선 등을 이용한 리던던시 처리 방법에서는 퓨즈를 레이저 커팅 등의 수단을 이용해 물리적으로 제거하므로 잘못 처리된 경우에는 다시 복구할 수 없는 문제점이 있었다.
본 발명에서는 위와 같은 종래 기술의 문제점을 해결하고자 출력신호를 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있는 레퍼런스 발생 장치를 개시한다.
또한 위와 같은 프로그래머블 레지스터 장치와 스위치를 리던던시 처리에 도입하여 논리적인 방법으로 리던던시 처리를 수행함으로써 잘못 처리된 경우에 복구할 수 있도록 함으로써 칩 수율 및 신뢰성을 향상시키고자 한다.
도 1은 히스테리시스 곡선.
도 2는 FRAM 셀 소자 구성도.
도 3은 종래 기술에 의한 FRAM 셀의 동작 타이밍도.
도 4는 본 발명에 의한 FRAM의 개략적인 구성도
도 5는 본 발명에 의한 셀 어레이 구성도.
도 6은 본 발명의 메인 비트라인 풀업 제어부의 구성도.
도 7은 본 발명의 메인 비트라인 부하 제어부의 구성도.
도 8은 발명의 칼럼 선택 제어부의 구성도.
도 9는 본 발명의 서브 셀 블록과 메인 비트라인 부하 제어부의 구성도.
도 10은 본 발명의 레퍼런스 레벨 발생 회로 구성도.
도 11은 본 발명의 레퍼런스 캐패시턴스 조정 블록 구성도.
도 12는 본 발명의 레퍼런스 프로그램부의 구동 블록 구성도.
도 13은 본 발명의 레퍼런스 레벨 발생 타이밍도.
도 14는 본 발명의 프로그래머블 레지스터 장치의 블록도.
도 15는 본 발명의 프로그래머블 레지스터 장치의 회로도.
도 16은 본 발명에 의한 프로그램시의 프로그래머블 레지스터 장치의 동작타이밍도.
도 17는 본 발명에 의한 Power up Mode시의 프로그래머블 레지스터 장치의 동작 타이밍도.
도 18은 본 발명에 의한 프로그램시의 CPL 및 ENW 발생 회로의 구성도.
도 19는 본 발명의 프로그램 모드 설정을 위한 회로의 블록도.
도 20은 본 발명에 의한 명령 처리부의 동작 설명도.
도 21는 본 발명에 의한 Command_1 처리부의 구성도.
도 22은 본 발명에 의한 Command_2 처리부의 구성도.
도 23은 본 발명에 의한 Command_3 처리부의 구성도.
도 24는 본 발명에 의한 플립플롭 회로의 상세 구성도.
도 25는 본 발명에 의한 위크(weak) 셀 구제 순서를 나타내는 방법도.
본 발명에 의한 레퍼런스 발생 장치는 소프트웨어적으로 조절할 수 있는 레퍼런스 레벨제어 신호를 출력하는 레퍼런스 프로그램부, 및 상기 레퍼런스 레벨 제어신호에 따라 레퍼런스 전압을 출력하는 레퍼런스 발생부를 포함한다.
본 발명에 의한 프로그램 모드 설정방법은 신호 입력부에 입력된 신호를 디코딩 하는 제1 단계, 상기 신호를 디코딩한 결과 소정의 프로그램 모드를 나타내는 경우 프로그램 모드 동작 신호를 활성화하고 상기 프로그램 모드 동작 신호에 의하여 신호 입력부를 비활성화 하는 제2 단계, 및 상기 프로그램 모드 동작 신호에 의하여 프로그램 모드를 수행하는 제3 단계를 포함한다.
이하에서는 첨부한 도면을 참고로 본 발명의 실시예에 대하여 상세히 설명한다.
도 4는 본 발명에 의한 비활성 강유전체 메모리 장치의 전체적인 개략도를 나타낸다.
레퍼런스 전압 발생부는 센스 증폭기에 레퍼런스 전압을 제공한다. 리드 동작시에는 셀 어레이로부터 출력된 전압과 레퍼런스 전압을 비교하여 셀의 논리 레벨에 해당하는 데이터를 데이터 I/O 버퍼를 통하여 출력시킨다. 라이트 동작시에는 데이터 I/O 버퍼로부터 입력된 신호의 전압과 레퍼런스 전압을 비교하여 입력된 신호에 해당하는 데이터를 셀에 기록한다.
도 5는 도 4에 도시된 셀 어레이 구조를 나타낸다.
셀 어레이 구조에서 각 칼럼은 메인 비트라인(MBL) 풀업 제어부, 셀 어레이, , 칼럼 선택 제어부, 칼럼 리던던시 셀 어레이, 로우 리던던시 셀 어레이, 및 소정의 임계전압과 감지된 전원전압을 비교하고 상기 비교결과에 따라 부스팅하거나 부스팅하지 않은 전원전압을 메모리 셀 구동시에 사용하기 위한 구동전압 발생부(도시되지 않음)를 포함한다.
특히 셀 어레이는 복수개의 서브 셀 어레이로 구성되는데, 각각의 서브 셀 어레이에는 메인 비트라인 부하 제어부와 복수개의 서브 셀 블록이 포함된다.
각각의 구성요소에 대해서는 이하에서 설명한다.
도 6은 메인 비트라인(MBL) 풀업(pull-up) 제어부를 나타낸다.
메인 비트라인 풀업 제어부는 게이트에 제어신호(MBPUC)가 연결되고 소스에 Vpp 또는 Vcc가 연결되며 드레인이 메인 비트라인과 연결되는 PMOS 트랜지스터로 구성된다.
메인 비트라인 풀업 제어부는 "프리차지"시에 메인 비트라인을 "하이" 레벨로 풀업시키는 역할을 한다.
도 7은 메인 비트라인 부하 제어부를 나타낸다.
메인 비트라인 부하 제어부는 게이트에 제어신호(MBLC)가 입력되고 소스는 Vpp 또는 Vcc와 연결되며 드레인이 메인 비트라인과 연결되는 PMOS 트랜지스터로 구성된다.
제어신호(MBLC)가 활성화 된 경우 메인 비트라인 부하 제어부는 메인 비트라인(MBL)의 부하 역할을 수행한다. 메인 비트라인(MBL) 감지 전압은 메인비트라인(MBL) 부하 저항과 전류 레벨에 의하여 결정된다.
도 8은 칼럼 선택 제어부를 나타낸다.
칼럼 선택 제어부는 칼럼 선택 제어신호(CSN, CSP)에 의하여 온오프되며 메인 비트라인(MBL)과 데이터 버스를 연결하는 스위치로 구성된다.
도 9는 서브 셀 블록을 나타낸다.
서브 셀 블록은 각각 워드라인(WL<m>) 및 플레이트 라인(PL<m>)에 연결된 복수 개의 단위 메모리 셀이 공통으로 연결된 서브 비트라인(SBL), 게이트에 서브 비트라인(SBL)의 제1단이 연결되고 드레인이 메인 비트라인(MBL)에 연결된 전류 조절용 NMOS 트랜지스터(N1), 게이트에 제어신호(MBSW)가 연결되고 드레인이 전류 조절용 NMOS 트랜지스터(N1)의 소스에 연결되고 소스가 접지되어 있는 NMOS 트랜지스터(N2), 게이트에 제어신호(SBPD)가 연결되고 드레인이 서브 비트라인(SBL)의 제2단에 연결되고 소스가 접지되어 있는 NMOS 트랜지스터(N3), 게이트에 제어신호(SBSW2)가 연결되고 드레인이 서브 비트라인(SBL)의 제2단에 연결되고 소스가 제어신호(SBPU)에 연결되는 NMOS 트랜지스터(N4), 및 게이트에 제어신호(SBSW1)가 연결되고 드레인이 메인 비트라인(MBL)에 연결되고 소스가 서브 비트라인(SBL)의 제2단에 연결되는 NMOS 트랜지스터(N5)로 구성된다.
특정 셀에 접근하는 경우 복수개의 서브 비트라인(SBL) 선택 NMOS 트랜지스터(N5) 활성화 신호인 SBSW1 중에서 한 번에 한 개만 활성화시킴으로써 비트라인의 부하를 하나의 서브 비트라인(SBL) 부하 수준으로 줄일 수 있다.
서브 비트라인(SBL)은 풀 다운 NMOS 트랜지스터(N3)의 조정 신호인 SBPD 신호가 활성화 되면 서브 비트라인(SBL)의 전위를 그라운드 레벨로 조정한다.
SBPU 신호는 서브 비트라인(SBL)에 공급할 전원 전압을 조정하는 신호이다. 저 전압에서 "하이" 전압이 필요한 경우 Vcc 전압보다 높은 전압을 생성하여 공급한다.
SBSW1, SBSW2는 SBPU, 서브 비트라인(SBL) 사이의 신호 흐름을 조정하는 제어 신호이다. 서브 비트라인(SBL)에는 복수의 단위 셀들이 연결되어 있다.
서브 비트라인(SBL)은 NMOS 트랜지스터(N1)의 게이트에 연결되어 메인 비트라인(MBL)의 센싱 전압을 조절하게 되어 있다. NMOS 트랜지스터(N1)의 소스 단자는 공통으로 연결되어 MBSW의 조정을 받게 된다.
도 10은 레퍼런스 전압인 REF(n)을 출력하기 위한 회로 구성도이다.
레퍼런스 전압 발생부는 본 발명의 셀 어레이 조건과 같은 조건을 구현하기 위하여 셀 어레이 구성요소와 대등한 구성요소로 이루어진다.
레퍼런스 전압 발생부는 게이트가 접지되고 소스는 양의 전원(VCC)에 연결된 PMOS 트랜지스터(P1), 게이트는 접지되고 소스는 양의 전원(VCC)에 연결되며 드레인은 PMOS 트랜지스터(P1)의 드레인과 연결된 PMOS 트랜지스터(P2), 게이트에는 레퍼런스 레벨 제어신호(REFSN)가 입력되고 드레인은 PMOS 트랜지스터(P1)의 드레인과 연결된 NMOS 트랜지스터(N1), 게이트는 양의 전원(VCC)과 연결되고 드레인은 NMOS 트랜지스터(N1)와 연결되며 소스는 접지된 NMOS 트랜지스터(N2), 게이트에는 제어신호(MBLPU_CON)가 입력되고 소스는 양의 전원(VCC)에 연결된 PMOS 트랜지스터(P3), PMOS 트랜지스터(P1)의 드레인과 PMOS 트랜지스터(P3)의 드레인사이에 연결된 온(On) 상태의 스위치(S1), 및 PMOS 트랜지스터(P3)의 드레인과 그라운드 사이에 연결된 캐패시터(C1)를 포함하며 레퍼런스 전압(REF(n))은 PMOS 트랜지스터(P3)의 드레인에서 출력된다.
레퍼런스 전압 발생부는 본 발명의 서브 셀 블록조건과 같은 조건을 구현하기 위하여 서브 셀 블록과 대등한 구성요소로 회로를 구성한다.
두 개의 PMOS 트랜지스터(P1, P2)는 메인 비트라인 부하 제어부(도 7 참조)와 상응하고 PMOS 트랜지스터(P3)는 메인 비트라인 풀업 제어부(도 6 참조)에 대응한다.
NMOS 트랜지스터(N2)는 서브 셀 블록의 NMOS 트랜지스터(도 9의 N2)와 대응하는 것으로서 항상 온(on) 상태로 한 것이다. 서브 비트라인(SBL)의 센싱 전압은 레퍼런스 레벨 제어신호(REFSN)에 해당하는 것으로서 NMOS 트랜지스터(N1)은 서브 셀 블록의 NMOS 트랜지스터(도 9의 N1)에 대응한다.
스위치(S1)는 각 블록의 칼럼 선택 제어부(도 8 참조)에 상응한다. 모든 소자의 크기는 서브 셀 블록의 대응하는 부분과 크기와 동일하도록 하며 RC 지연을 조정하기 위해 NMOS 캐패시터 소자(C1)를 추가한다.
도 11은 레퍼런스 프로그램부의 일부를 나타내는 회로도이다.
레퍼런스 프로그램부는 전원전압을 펌핑하여 구동전압으로서 제공하는 구동전압 발생부(도시되지 않음), 게이트에 제어신호(REF_EQ)가 입력되고 소스가 접지되어 있는 NMOS 트랜지스터(114), NMOS 트랜지스터(114)의 드레인과 상기 구동전압 발생부의 출력라인(REF_PL) 사이에 연결된 복수개의 비활성 강유전체캐패시터(111), 및 NMOS 트랜지스터(144)의 드레인과 구동전압 발생부의 출력라인(REF_PL) 사이의 용량(Capacitance)을 조절할 수 있는 용량 조절부(112)를 포함한다.
용량 조절부(112)는 NMOS 트랜지스터(114)의 드레인과 구동전압 발생부의 출력라인(REF_PL) 사이에 직렬로 연결된 비활성 강유전체 캐패시터와 스위치(113)의 쌍을 복수개 구비한다.
스위치는 프로그래머블 레지스터 장치에 의해 온오프가 제어되는데 프로그래머블 레지스터 장치의 출력은 입력신호를 제어하여 프로그램할 수 있는 것이다.
따라서 프로그래머블 레지스터 장치의 입력신호를 제어함으로써 구동전압부의 출력라인(REF_PL)과 NMOS 트랜지스터(114) 사이의 캐패시턴스를 조절하게 되고 이로 인하여 레퍼런스 레벨 제어신호(REFSN)가 조절된다. 이 결과 레퍼런스 전압을 조절할 수 있게 된다.
도 12는 레퍼런스 프로그램부에 구동전압을 공급하는 구동전압 발생부를 나타내는 회로도이다.
구동전압 발생부는 전원전압이 소정의 전압 이하이면 전원전압을 펌핑하여 출력하는 전원전압 펌핑부(121), 및 외부의 제어신호에 응답하여 상기 전원전압 펌핑부에서 출력된 레벨의 전압 또는 그라운드 레벨의 전압을 출력하는 레벨 쉬프터부(122)를 포함한다.
전원전압 펌핑부(121)는 전원전압이 소정의 레벨 이하인 경우 활성화되는 제어신호(VCC_Limit)와 전원전압 펌핑을 지시하는 제어신호(REFVPP_CON)가 모두 활성화 된 경우에 "로우" 신호를 출력하는 NAND 게이트, 입력부가 NAND 게이트의 출력부와 연결되며 홀수개의 인버터로 구성된 인버터 체인, 제1 전극이 인버터 체인의 출력부와 연결된 NMOS 캐패시터, 소스가 양의 전원전압에 연결되고 드레인이 NMOS 캐패시터의 제2 전극과 연결된 PMOS 트랜지스터(P1), 게이트가 NAND 게이트의 출력부와 연결되고 소스가 NMOS 캐패시터의 제2 전극과 연결되며 드레인이 PMOS 트랜지스터(P1)의 게이트와 연결된 PMOS 트랜지스터(P2), 및 게이트가 NAND 게이트의 출력부와 연결되고 소스가 접지되며 드레인이 PMOS 트랜지스터(P2)의 드레인과 연결된 NMOS 트랜지스터(N1)로 구성된다.
제어신호(VCC_Limit)는 전원전압(VCC)가 임계전압 이상인 경우에는 "로우" 레벨이 되어 펌핑 작동을 억제한다. 이 신호가 "로우" 레벨이 되면 NAND 게이트의 출력이 "하이"가 되어 트랜지스터(N1) 및 트랜지스터(P1)이 켜지게 되어 출력되는 전압은 VCC가 된다.
제어신호(VCC_Limit)가 전원전압(VCC)가 임계전압 이상인 경우에는 "하이"가 되어 제어신호(REFVPP_CON)에 따라서 펌핑작동을 수행하게 된다.
제어신호(REFVPP_CON)가 "로우"에서 "하이"로 천이하면 NAND 게이트의 출력은 "하이"에서 "로우"로 바뀌게 된다.
인버터 체인으로 인하여 NMOS 캐패시터에는 "로우"에서 "하이"로 천이하는 펄스가 지연되어 전달된다.
NMOS 캐패시터에 "하이" 펄스가 도달할 때 이미 트랜지스터(N1, P1, P2)는 모두 오프가 된 상태이므로 NMOS 캐패시터에 양단의 전압만큼 펌핑된 전압이 출력된다.
레벨 쉬프터부(112)는 소스가 NMOS 캐패시터의 제2 전극과 연결된 PMOS 트랜지스터(P3), 게이트가 PMOS 트랜지스터(P3)의 드레인과 연결되고 소스가 NMOS 캐패시터의 제2 전극에 연결되며 드레인이 PMOS 트랜지스터(P3)의 게이트에 연결된 PMOS 트랜지스터(P4), 게이트에 외부 신호(REF_PL_CON)가 입력되고 드레인이 상기 PMOS 트랜지스터(P3)의 드레인과 연결되며 소스가 접지된 NMOS 트랜지스터(N2), 게이트에 외부 신호(REF_PL_CON)와 반대 레벨의 신호가 입력되고 드레인이 PMOS 트랜지스터(P4)의 드레인과 연결되며 소스가 접지된 NMOS 트랜지스터(N3), 게이트가 NMOS 트랜지스터의 드레인과 연결되고 소스가 상기 전원전압 펌핑부의 출력라인에 연결된 PMOS 트랜지스터(P5), 및 게이트가 NMOS 트랜지스터(N2)의 드레인과 연결되고 소스가 접지되어 있으며 드레인이 PMOS 트랜지스터(P5)의 드레인과 연결된 NMOS 트랜지스터(N4)를 포함한다. 구동전압(REF_PL)은 NMOS 트랜지스터(N4)의 드레인에서 출력된다.
제어신호(REF_PL_CON)가 "로우" 레벨인 경우에는 트랜지스터(N3, P3, N4)가 온되므로 출력전압(REF_PL)은 "로우"가 된다. 제어신호(REF_PL_CON)이 "하이" 레벨인 경우에는 트랜지스터(N2, P4, P5)가 온이 되어 출력전압(REF_PL)은 전원전압 또는 펌핑된 전원전압이 된다.
도 13은 레퍼런스 전압 발생을 위한 타이밍도이다. t1 구간에서는 비활성 강유전체 캐패시터에 레퍼런스 전하가 충전되고 t2 구간에서 레퍼런스 전압(REF(n))을 발생시킨다.
t2 구간은 캐패시턴스에 의하여 레퍼런스 레벨 제어신호(REFSN)의 레벨이 결정되고 레퍼런스 레벨 제어신호(REFSN)의 레벨에 따라 레퍼런스 전압(REF(n))의 레벨이 결정되는 모습을 보여준다.
즉 레퍼런스 레벨 제어신호(REFSN)이 커질수록 NMOS 트랜지스터(도 10의 N1)를 통해 흐르는 전류가 증가하므로 PMOS 트랜지스터(P1, P2, P3)에서의 전압강하가 커지게 되어 레퍼런스 전압(REF(n))이 작아지게 된다.
도 14는 본 발명에 의한 프로그래머블 레지스터 장치의 블록도이다.
본 발명에 의한 프로그래머블 레지스터 장치는 제1 증폭기, 입력부, 저장부,및 제2 증폭기로 구성된다.
제1 증폭기와 제2 증폭기는 제어신호(ENP,ENN)가 활성화된 경우에 작동을 한다. 제1 증폭기와 제2 증폭기는 저장부와 연결된 두 전극의 전압을 일정한 값으로 고정시키거나 저장부에 저장된 신호를 증폭하여 외부(P_CON, N_CON)로 출력하는 역할을 한다.
입력부는 제어신호(ENW)가 활성화 된 경우에는 입력신호(SET, RESET)에 따라 저장부와 연결되는 두 전극에 일정한 전압을 공급하게 되고 공급된 신호는 전술한 바와 같이 제1 및 제2 증폭기에 의해 고정된다. 그러나 제어신호(ENW)가 비활성화 된 경우에 저장부와 연결된 두 전극은 입력신호(SET, RESET)와 분리된다.
저장부는 입력된 신호를 저장하여 추후에도 저장된 신호를 출력할 수 있도록 한다. 본 발명에서는 저장수단으로서 비활성 강유전체 캐패시터를 사용하여 전원이 차단된 상태에서도 기록된 정보를 유지할 수 있도록 한다.
도 15를 참조하여 프로그래머블 레지스터 장치의 각 구성요소를 상세히 설명한다.
제1 증폭기는 게이트에 제어신호(ENP)가 입력되고 소스가 양의 전원에 연결되는 PMOS 트랜지스터(P1), 게이트가 제1 증폭기의 제1 전극에 연결되고 소스가 PMOS 트랜지스터(P1)의 드레인에 연결되며 드레인이 제1 증폭기의 제2 전극에 연결된 PMOS 트랜지스터(P2), 게이트가 제1 증폭기의 제2 전극에 연결되고 소스가 PMOS 트랜지스터(P1)의 드레인에 연결되며 드레인이 제1 증폭기의 제1 전극에 연결된 PMOS 트랜지스터(P3)로 구성된다.
입력부는 게이트에 제1 입력신호(SET)와 제어신호(ENW)를 AND 연산한 결과가 입력되고 드레인은 제1 증폭기의 제1 전극과 연결되며 소스가 접지된 NMOS 트랜지스터(N3), 게이트에 제1 입력신호(SET)와 제어신호(ENW)를 NAND 연산한 결과가 입력되고 드레인은 제1 증폭기의 제2 전극과 연결되며 소스가 양의 전원(VCC)에 연결된 PMOS 트랜지스터(P4), 게이트에 제2 입력신호(RESET)와 제어신호(ENW)를 NAND 연산한 결과가 입력되고 드레인은 제1 증폭기의 제1 전극과 연결되며 소스가 양의 전원(VCC)에 연결된 PMOS 트랜지스터(P5), 및 게이트에 제2 입력신호(RESET)와 제어신호(ENW)를 AND 연산한 결과가 입력되고 드레인은 제1 증폭기의 제2 전극과 연결되며 소스가 접지된 NMOS 트랜지스터(N4)로 구성된다.
저장부는 제1 전극에 제어신호(CPL)가 입력되고 제2 전극이 제1 증폭기의 제1 전극과 연결된 비활성 강유전체 캐패시터(FC1), 제1 전극에 제어신호(CPL)가 입력되고 제2 전극이 제1 증폭기의 제2 전극과 연결된 비활성 강유전체캐패시터(FC2), 제1 전극이 제1 증폭기의 제1 전극과 연결되고 제2 전극이 접지된 비활성 강유전체 캐패시터(FC3), 및 제1 전극이 제1 증폭기의 제2 전극과 연결되고 제2 전극이 접지된 비활성 강유전체 캐패시터(FC4)로 구성된다.
제2 증폭기는 게이트가 제1 증폭기의 제2 전극과 연결되고 드레인이 제1 증폭기의 제1 전극과 연결된 NMOS 트랜지스터(N5), 게이트가 제1 증폭기의 제1 전극과 연결되고 드레인이 제1 증폭기의 제2 전극과 연결된 NMOS 트랜지스터(N6), 및 게이트에 제어신호(ENN)가 입력되고 드레인이 NMOS 트랜지스터(N5)의 소스 및 NMOS 트랜지스터(N6)의 소스와 연결되고 소스가 접지된 NMOS 트랜지스터(N7)로 구성된다.
또한 제어신호(EQN)가 게이트에 입력되고 드레인이 PMOS 트랜지스터(P2)의 드레인에 연결되며 소스가 접지된 NMOS 트랜지스터(N1), 및 제어신호(EQN)가 게이트에 입력되고 드레인이 PMOS 트랜지스터(P3)의 드레인에 연결되며 소스가 접지된 NMOS 트랜지스터(N1)를 더 포함한다.
도 16 및 도 17을 참고하여 프로그래머블 레지스터 장치의 동작을 설명한다.
도 16은 본 발명에 의한 프로그램 시에 프로그래머블 레지스터 장치의 제어신호들을 나타내는 타이밍도이다.
소정의 프로그램 모드가 시작되면 프로그램 모드 동작 신호(CMD_3)가 활성화 된다. 이때 제어신호(ENN, ENP)를 활성화하여 회로가 동작할 수 있도록 하며, 제어신호(EQN)을 비활성화 하여 입력전압을 공급할 준비를 한다.
제어신호(ENW, CPL)를 활성화하면 입력신호(SET, RESET)가 비활성 강유전체캐패시터에 제공된다. 예를 들어 입력신호(SET)가 "하이", 입력신호(RESET)이 "로우"인 경우 비활성 강유전체 캐패시터(FC1, FC4)에 전하가 저장된다.
제어신호(ENW)를 "로우"로 하면 입력신호(SET, RESET)는 비활성 강유전체 캐패시터(FC1, FC2, FC3, FC4)로부터 분리된다. 또한 제어신호(CPL)을 "로우"로 하면 FC1, FC2 에서 전하량의 변동이 일어난다.
전원이 차단되면 FC1 및 FC2 사이에서 전하의 재분배가 일어나게 되는데 FC1, FC2에 저장된 전하량 보다는 FC2, FC4에 저장된 전하량이 많게 되고 이 결과 출력노드(P_CON)의 전압이 출력노드(N_CON)의 전압보다 낮게된다.
도 11은 본 발명에 의한 비활성 강유전체 메모리 장치에서 전원을 켠 경우 프로그램한 결과를 읽는 동작을 나타낸다.
전원이 안정된 레벨에 도달하면 파워-업 탐지 펄스(PUP)가 발생된다. 이 신호를 이용하여 제어신호(EQN) 신호를 "하이"에서 "로우"로 천이시켜 이퀄라이즈를 해제한 후에 제어신호(CPL) 신호를 "하이"로 천이시키면 강유전체 캐패시터(FC1, FC2, FC3, FC4)에 저장되었던 전하가 강유전체 캐패시터(FC2, FC3)의 용량 부하에 의해 양 출력노드(N_CON, P_CON) 상에 전위차를 발생시킨다. 본 사례에서는 출력노드(N_CON)의 전압이 높게 나타난다.
충분한 정도의 전위차가 발생하면 제어신호(ENN, ENP)를 각각 "하이"와 "로우"로 활성화 시킴으로써 제1 증폭기 및 제2 증폭기에서 저장부 양단의 데이터를 증폭한다.
증폭이 완료되면 제어신호(CPL) 신호를 다시 "로우"로 천이시켜 파괴되었던강유전체 캐패시터(FC2, FC4)의 "하이" 데이터를 다시 복구하게 된다. 이 때 제어신호(ENW) 신호는 "로우"로 비활성화 되어 외부 데이터가 다시 써지는 것을 방지한다.
도 18는 도 16 및 도 17의 타이밍 도와 같이 제어신호(ENW, CPL) 신호를 발생시키기 위한 동작 회로의 한 예를 나타낸다.
도 19는 출력신호를 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있으며, 상기 프로그래머블 레지스터 장치를 리던던트 어드레스 프로그램용 스위치의 온오프 제어장치로 사용하는 리던던트 어드레스 디코더를 포함한 본 발명에 있어서 프로그램 모드를 수행하기 위한 장치의 블록도이다.
이를 이용한 프로그램 처리 방법은 신호 입력부에 입력된 신호를 디코딩 하는 제1 단계, 상기 신호를 디코딩한 결과 소정의 프로그램 모드를 나타내는 경우 프로그램 모드 동작 신호(CMD_1)를 활성화하고 상기 프로그램 모드 동작 신호(CMD_1)에 의하여 신호 입력부를 비활성화 하는 제2 단계, 및 상기 프로그램 모드 동작 신호(CMD_1)에 의하여 프로그램 모드를 수행하는 제3 단계를 포함한다.
본 발명에서 프로그램 모드는 로우 리던던시 프로그램 모드, 칼럼 리던던시 프로그램 모드, 및 레퍼런스 레벨 프로그램 모드의 세 부분을 포함하며 기타의 프로그램 모드는 필요에 따라 추가가 가능하다. 본 실시예에서 CMD_1은 로우 리던던시 프로그램 모드를 활성화하고, CMD_2는 칼럼 리던던시 프로그램 모드를 활성화하며, CMD_3는 레퍼런스 레벨 프로그램 모드를 활성화 한다. 이 신호들은 또한 신호 입력부에 피드백되어 각각의 신호가 "하이"로 활성화될 때 신호 입력부의 입력을 차단함으로써 안정성을 보장한다.
도 20은 도 19의 디코더부의 동작 설명이다.
CMD_1의 발생방법은 칩 인에이블 신호(CEB)와 라이트 인에이블 신호(WEB)를 "하이"로 유지한 상태에서 출력 인에이블 신호(OEB)를 N번 토글링 함으로써 하강에지에서 CMD_1이 "하이"로 활성화 된다.
CMD_2의 발생방법은 CEB를 "하이", WEB를 "로우"로 유지한 상태에서 OEB 신호를 n번 토글링 함으로써 하강에지에서 CMD_2가 "하이"로 활성화된다.
CMD_3의 발생방법은 CEB를 "하이", OEB를 "로우"로 유지한 상태에서 WEB 신호를 n번 토글링 함으로써 하강에지에서 CMD_3가 "하이"로 활성화된다.
도 21 내지 도 23은 각각 CMD_1 내지 CMD_3를 발생시키기 위한 회로 구성도로서 각각 n개의 플립플롭과 제어소자로 구성된다.
도 21은 입력신호(CEB, OEB, WEB)를 디코딩하여 로우 리던던시 프로그램 모드를 활성화 시키는 CMD_1 신호를 활성화 한다. 칩 인에이블 신호(CEB)가 "하이" 이면, 출력 인에이블 신호(OEB)가 토글링할 때 칩 인에이블 신호(CEB)와 출력 인에이블 신호(OEB)를 "AND" 연산한 결과 신호도 토글링하게 된다. 따라서 출력 인에이블 신호(OEB)가 n번 토글링하면 n번째 D 플립플롭의 출력은 라이트 인에이블 신호(WEB)와 동일한 레벨이 된다. 따라서 라이트 인에이블 신호(WEB)를 "하이"로 인가하면 CMD_1의 출력도 "하이"가 되는 것이다.
도 22 및 도 23에 나타난 회로의 동작원리는 도 19에 기재된 회로의 동작원리와 동일하므로 설명을 생략한다.
도 24는 D 플립플롭의 구성도이다.
일반적으로 D 플립플롭은 클록의 에지에 동기되어 입력단에 제공된 신호를 샘플링하여 출력하는 주지된 회로이다. 본 회로의 동작을 간략히 설명하면 다음과 같다.
본 회로는 클록의 하강에지에 동기되어 입력신호(d)를 샘플링하는 회로이다. 마스터부(241)는 클록이 "하이" 레벨에 있는 경우 마스터부(241)의 스위치(S1)를 열어서 입력신호(d)를 래치에 저장한다. 이 때 슬레이브부(242)에 있는 스위치(S2)는 닫혀있어서 입력신호(d)가 슬레이브부(242)의 래치에까지 전달되지 않는다.
클록이 "로우"로 천이하게 되면 마스터부(241)의 스위치(S1)는 닫히게 되고 슬레이브부(242)에 있는 스위치(S2)가 열리게 되어 마스터부(241)의 래치에 저장되어 있던 데이터가 슬레이브부(242)의 래치에 저장되고 슬레이브부(242)의 래치에 저장된 신호는 클록의 다음 번 하강에지까지 계속 출력된다(q).
도 25는 출력신호를 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있으며, 상기 프로그래머블 레지스터 장치를 리던던트 어드레스 프로그램용 스위치의 온오프 제어장치로 사용하는 리던던트 어드레스 디코더를 포함한 본 발명에 있어서, 레퍼런스 레벨을 조정하여 위크 셀을 찾아내고 구제하는 방법을 나타낸다.
본 발명에 위크(weak) 셀 구제 방법은 레퍼런스 전압(250)을 소정의 제1 레벨로 설정하는 제1 단계, 제1 레벨로 설정된 레퍼런스 전압을 기준으로 제1 레벨의 데이터를 포함하도록 설정된 셀들 중에서 상기 레퍼런스 전압 이하의 데이터를 포함한 셀들을 위크(weak) 셀(254)로 처리하여 리던던시 프로그램을 수행하는 제2 단계, 레퍼런스 전압(250)을 제1 레벨보다 낮은 제2 레벨로 설정하는 제3 단계, 제3 단계에서 제2 레벨로 설정된 레퍼런스 전압을 기준으로 제2 레벨의 데이터를 포함하도록 설정된 셀들 중에서 레퍼런스 전압 이상의 데이터를 포함한 셀들을 위크(weak) 셀(253)로 처리하여 리던던시 프로그램을 수행하는 제4 단계, 및 레퍼런스 전압을 제1 레벨(252)과 제2 레벨(251)의 중앙값으로 설정하는 제5 단계를 포함한다.
레퍼런스 전압의 레벨은 전술한 바와 같이 캐패시턴스를 조정하여 레퍼런스 레벨 제어신호를 변경함으로써 달성된다. 이때 캐패시터와 직렬로 연결된 스위치와 스위치의 온오프를 제어하는 프로그래머블 레지스터 장치를 사용하는데 프로그래머블 레지스터 장치의 출력은 소프트웨어적으로 조정이 가능하므로 소프트웨어적으로 캐패시턴스를 조절하고 결국 레퍼런스 전압의 레벨을 조절할 수 있게된다.
일반적으로 리던던시 프로그램은 리던던트 어드레스 디코더에 부착된 퓨즈를 프로그램하는 작업이다. 본 발명에서는 퓨즈대신에 스위치를 사용하고 스위치 온오프를 제어하는 신호로서 프로그래머블 레지스터 장치의 출력을 사용한다. 따라서 스위치의 온오프는 언제든지 재조정 할 수 있게 된다.
리던던시 프로그램 작업까지 모두 끝나면 레퍼런스 레벨이 제1 레벨과 제2레벨의 중앙에 위치하도록 재프로그램함으로써 최대의 센싱마진을 확보하도록 한다.
본 발명의 범위는 전술한 실시예에 의하여 한정되지 않고 청구항에 기재된 바에 의해 결정된다.
본 발명에서는 레퍼런스 발생장치에 프로그래머블 레지스터 장치를 적용하여 레퍼런스 전압을 다양하게 출력할 수 있으며 프로그래머블 레지스터 장치를 리던던트 디코더를 프로그램하기 위한 스위치의 온오프를 제어하는 수단으로 사용하여 리던던트 셀의 어드레스를 잘못 디코딩하더라도 다시 구제할 수 있게 되므로 칩의 신뢰성 및 수율을 높일 수 있게 된다.

Claims (20)

  1. 출력신호의 레벨을 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 레벨 제어신호의 전압을 조절하여 출력하는 레퍼런스 프로그램부; 및
    상기 레퍼런스 레벨 제어신호에 따라 레퍼런스 전압을 출력하는 레퍼런스 전압 발생부
    를 포함하는 비활성 강유전체 메모리 장치.
  2. 제 1 항에 있어, 상기 레퍼런스 프로그램부는
    전원전압을 펌핑하여 구동전압으로서 제공하는 구동전압 발생부;
    게이트에 제1 제어신호가 입력되고 소스가 접지되어 있는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터의 드레인과 상기 구동전압 발생부의 출력라인 사이에 연결된 복수개의 비활성 강유전체 캐패시터; 및
    상기 NMOS 트랜지스터의 드레인과 상기 구동전압 발생부의 출력라인 사이의 용량(Capacitance)을 조절할 수 있는 용량 조절부
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  3. 제 2 항에 있어서, 상기 구동전압 발생부는
    전원전압이 소정의 전압 이하이면 전원전압을 펌핑하여 출력하는 전원전압 펌핑부; 및
    외부의 제어신호에 응답하여 상기 전원전압 펌핑부에서 출력된 레벨의 전압 또는 그라운드 레벨의 전압을 출력하는 레벨 쉬프터부
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  4. 제 3 항에 있어서 상기 전원전압 펌핑부는
    전원전압이 소정의 레벨 이하인 경우 활성화되는 제1 제어신호와 전원전압 펌핑을 지시하는 제2 제어신호가 모두 활성화 된 경우에 "로우" 신호를 출력하는 제1 처리부;
    입력부가 상기 제1 처리부의 출력부와 연결되며 홀수개의 인버터로 구성된 인버터 체인;
    제1 전극이 상기 인버터 체인의 출력부와 연결된 캐패시터;
    소스가 양의 전원전압에 연결되고 드레인이 상기 캐패시터의 제2 전극과 연결된 제1 PMOS 트랜지스터;
    게이트가 상기 제1 처리부의 출력부와 연결되고 소스가 상기 캐패시터의 제2 전극과 연결되며 드레인이 상기 제1 PMOS 트랜지스터의 게이트와 연결된 제2 PMOS 트랜지스터; 및
    게이트가 상기 제1 처리부의 출력부와 연결되고 소스가 접지되며 드레인이 상기 제2 PMOS 트랜지스터의 드레인과 연결된 NMOS 트랜지스터
    로 구성되며
    출력전압은 상기 캐패시터의 제2 전극에서 출력되는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  5. 제 3 항에 있어서 상기 레벨 쉬프터부는
    소스가 상기 전원전압 펌핑부의 출력라인에 연결된 제1 PMOS 트랜지스터;
    게이트가 상기 제1 PMOS 트랜지스터의 드레인과 연결되고 소스가 상기 전원전압 펌핑부의 출력라인에 연결되며 드레인이 상기 제1 PMOS 트랜지스터의 게이트에 연결된 제2 PMOS 트랜지스터;
    게이트에 외부 신호가 입력되고 드레인이 상기 제1 PMOS 트랜지스터의 드레인과 연결되며 소스가 접지된 제1 NMOS 트랜지스터;
    게이트에 상기 외부 신호와 반대 레벨의 신호가 입력되고 드레인이 상기 제2 PMOS 트랜지스터의 드레인과 연결되며 소스가 접지된 제2 NMOS 트랜지스터;
    게이트가 상기 제2 NMOS 트랜지스터의 드레인과 연결되고 소스가 상기 전원전압 펌핑부의 출력라인에 연결된 제3 PMOS 트랜지스터; 및
    게이트가 상기 제2 NMOS 트랜지스터의 드레인과 연결되고 소스가 접지되어 있으며 드레인이 상기 제3 PMOS 트랜지스터의 드레인과 연결된 제3 NMOS 트랜지스터
    를 포함하며
    상기 제3 NMOS 트랜지스터의 드레인에서 출력전압이 제공되는 것을 특징으로하는 비활성 강유전체 메모리 장치.
  6. 제 2 항에 있어서, 상기 용량 조절부는
    상기 NMOS 트랜지스터의 드레인과 상기 구동전압 발생부의 출력라인 사이에 직렬로 연결된 비활성 강유전체 캐패시터와 스위치 쌍을 복수개 포함하며, 상기 각각의 스위치는 상기 프로그래머블 레지스터 장치에 의해 제어되는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  7. 제 1 항에 있어서, 상기 레퍼런스 전압 발생부는
    게이트는 접지되고 소스는 양의 전원에 연결된 제1 PMOS 트랜지스터;
    게이트는 접지되고 소스는 양의 전원에 연결되며 드레인은 상기 제1 PMOS 트랜지스터의 드레인과 연결된 제2 PMOS 트랜지스터;
    게이트에는 상기 레퍼런스 레벨 신호가 입력되고 드레인은 상기 제1 PMOS 트랜지스터의 드레인과 연결된 제1 NMOS 트랜지스터;
    게이트는 양의 전원과 연결되고 드레인은 상기 제1 NMOS 트랜지스터와 연결되며 소스는 접지된 제2 NMOS 트랜지스터;
    게이트에는 제어신호가 입력되고 소스는 양의 전원에 연결된 제3 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인과 상기 제3 PMOS 트랜지스터의 드레인 사이에 연결된 온(On) 상태의 스위치; 및
    상기 제3 PMOS 트랜지스터의 드레인과 그라운드 사이에 연결된 캐패시터
    를 포함하며
    상기 레퍼런스 전압은 상기 제3 PMOS 트랜지스터의 드레인 전압과 동일한 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  8. 제 1 항에 있어서, 상기 프로그래머블 레지스터 장치는
    제1 제어신호를 입력받으며 제1 전극에서 제1 출력신호가 출력되고 제2 전극에서 제2 출력신호가 출력되는 제1 증폭기;
    제2 제어신호, 제1 입력신호,및 제2 입력신호를 입력받으며 제1 전극이 상기 제1 증폭기의 제1 전극과 연결되고 제2 전극이 상기 제1 증폭기의 제2 전극과 연결되는 입력부
    제3 제어신호를 입력받으며 제1 전극이 상기 제1 증폭기의 제1 전극과 연결되고 제2 전극이 상기 제1 증폭기의 제2 전극과 연결되는 저장부; 및
    제4 제어신호를 입력받으며 제1 전극이 상기 제1 증폭기의 제1 전극과 연결되고, 제2 전극이 상기 제1 증폭기의 제2 전극과 연결되는 제2 증폭기;
    로 구성되는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  9. 제 8 항에 있어서, 상기 프로그래머블 레지스터 장치는
    게이트에 제5 제어신호가 입력되고 드레인이 상기 제1 증폭기의 제2 전극에 연결되고 소스가 접지된 제1 NMOS 트랜지스터; 및
    게이트에 제5 제어신호가 입력되고 드레인이 상기 제1 증폭기의 제1 전극에 연결되고 소스가 접지된 제2 NMOS 트랜지스터
    를 더 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 제1 증폭기는
    게이트에 상기 제1 제어신호가 입력되고 소스가 양의 전원에 연결되는 제1 PMOS 트랜지스터;
    게이트가 상기 제1 증폭기의 제1 전극에 연결되고 소스가 상기 제1 PMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 제1 증폭기의 제2 전극에 연결된 제2 PMOS 트랜지스터; 및
    게이트가 상기 제1 증폭기의 제2 전극에 연결되고 소스가 상기 제1 PMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 제1 증폭기의 제1 전극에 연결된 제3 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 입력부는
    게이트에 상기 제1 입력신호와 상기 제2 제어신호를 AND 연산한 결과가 입력되고 드레인은 상기 제1 증폭기의 제1 전극과 연결되며 소스가 접지된 제3 NMOS 트랜지스터;
    게이트에 상기 제1 입력신호와 상기 제2 제어신호를 NAND 연산한 결과가 입력되고 드레인은 상기 제1 증폭기의 제2 전극과 연결되며 소스가 양의 전원에 연결된 제4 PMOS 트랜지스터;
    게이트에 상기 제2 입력신호와 상기 제2 제어신호를 NAND 연산한 결과가 입력되고 드레인은 상기 제1 증폭기의 제1 전극과 연결되며 소스가 양의 전원에 연결된 제5 PMOS 트랜지스터; 및
    게이트에 상기 제2 입력신호와 상기 제2 제어신호를 AND 연산한 결과가 입력되고 드레인은 상기 제1 증폭기의 제2 전극과 연결되며 소스가 접지된 제4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  12. 제 8 항 또는 제 9 항에 있어서, 상기 저장부는
    제1 전극에 상기 제3 제어신호가 입력되고 제2 전극이 상기 제1 증폭기의 제1 전극과 연결된 제1 비활성 강유전체 캐패시터;
    제1 전극에 상기 제3 제어신호가 입력되고 제2 전극이 상기 제1 증폭기의 제2 전극과 연결된 제2 비활성 강유전체 캐패시터;
    제1 전극이 상기 제1 증폭기의 제1 전극과 연결되고 제2 전극이 접지된 제3 비활성 강유전체 캐패시터; 및
    제1 전극이 상기 제1 증폭기의 제2 전극과 연결되고 제2 전극이 접지된 제3 비활성 강유전체 캐패시터
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  13. 제 8 항 또는 제 9 항에 있어서, 상기 제2 증폭기는
    게이트가 상기 제1 증폭기의 제2 전극과 연결되고 드레인이 상기 제1 증폭기의 제1 전극과 연결된 제5 NMOS 트랜지스터;
    게이트가 상기 제1 증폭기의 제1 전극과 연결되고 드레인이 상기 제1 증폭기의 제2 전극과 연결된 제6 NMOS 트랜지스터; 및
    게이트에 상기 제4 제어신호가 입력되고 드레인이 상기 제5 NMOS 트랜지스터의 소스 및 상기 제6 NMOS 트랜지스터의 소스와 연결되고 소스가 접지된 제7 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치.
  14. 출력신호의 레벨을 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있으며, 상기 프로그래머블 레지스터 장치를 리던던트 어드레스 프로그램용 스위치의 온오프 제어장치로 사용하는 리던던트 디코더를 포함한 비활성 강유전체 메모리 장치에 있어서,
    신호 입력부에 입력된 신호를 디코딩 하는 제1 단계;
    상기 신호를 디코딩한 결과 소정의 프로그램 모드를 나타내는 경우 프로그램 모드 동작 신호를 활성화하고 상기 프로그램 모드 동작 신호에 의하여 상기 신호입력부를 비활성화 하는 제2 단계; 및
    상기 프로그램 모드 동작 신호에 의하여 프로그램 모드를 수행하는 제3 단계
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  15. 제 14 항에 있어서
    상기 프로그램 모드는 로우 리던던시 프로그램 모드, 칼럼 리던던시 프로그램 모드, 및 레퍼런스 레벨 프로그램 모드를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  16. 제 15 항에 있어서, 상기 로우 리던던시 프로그램 모드는
    칩 인에이블 신호가 비활성화되고 라이트(write) 인에이블 신호가 비활성화 된 상태에서 출력 인에이블 신호가 N번 토글링하였을 때 활성화 되는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  17. 제 16 항에 있어서, 상기 칼럼 리던던시 프로그램 모드는
    칩 인에이블 신호가 비활성화되고 라이트(write) 인에이블 신호가 활성화 된 상태에서 출력 인에이블 신호가 N번 토글링하였을 때 활성화 되는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  18. 제 16 항에 있어서, 상기 레퍼런스 프로그램 모드는
    칩 인에이블 신호가 비활성화되고 출력 인에이블 신호가 활성화 된 상태에서 라이트(write) 인에이블 신호가 N번 토글링하였을 때 활성화 되는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  19. 출력신호를 외부에서 인가된 신호에 의해 프로그램할 수 있는 프로그래머블 레지스터 장치를 이용하여 구동전원에 연결된 캐패시터의 용량을 조절하는 스위치의 온오프를 제어함으로써 레퍼런스 전압의 레벨을 조절할 수 있으며, 상기 프로그래머블 레지스터 장치를 리던던트 어드레스 프로그램용 스위치의 온오프 제어장치로 사용하는 리던던트 어드레스 디코더를 포함한 비활성 강유전체 메모리 장치에 있어서,
    상기 레퍼런스 전압을 소정의 제1 레벨로 설정하는 제1 단계;
    상기 소정의 제1 레벨로 설정된 레퍼런스 전압을 기준으로 상기 제1 레벨의 데이터를 포함하도록 설정된 셀들 중에서 상기 레퍼런스 전압 이하의 데이터를 포함한 셀들을 위크(weak) 셀로 처리하여 리던던시 프로그램을 수행하는 제2 단계;
    상기 레퍼런스 전압을 상기 제1 레벨보다 낮은 제2 레벨로 설정하는 제3 단계;
    상기 소정의 제2 레벨로 설정된 레퍼런스 전압을 기준으로 상기 제2 레벨의 데이터를 포함하도록 설정된 셀들 중에서 상기 레퍼런스 전압 이상의 데이터를 포함한 셀들을 위크(weak) 셀로 처리하여 리던던시 프로그램을 수행하는 제4 단계;및
    상기 레퍼런스 전압을 상기 소정의 제1 레벨과 상기 소정의 제2 레벨의 중앙값으로 설정하는 제5 단계
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
  20. 제 19 항에 있어서, 상기 리던던시 프로그램은
    상기 위크 셀을 대체할 리던던트 셀의 어드레스를 정하는 단계; 및
    상기 프로그래머블 레지스터 장치의 입력신호를 제어하여 상기 리던던트 어드레스 디코더에 포함된 스위치들의 온오프를 설정함으로써 상기 리던던트 셀의 어드레스를 프로그램하는 단계
    를 포함하는 것을 특징으로 하는 비활성 강유전체 메모리 장치의 프로그램 방법.
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