JP5280679B2 - メモリのラッチプログラミングおよびその方法 - Google Patents

メモリのラッチプログラミングおよびその方法 Download PDF

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Description

本発明は、不揮発性の消去可能でプログラム可能なメモリに関し、より詳細には、これらのタイプのメモリの消去、プログラミングまたは読み出しを行う技術に関する。
メモリおよび記憶装置は、情報化時代において成長可能である重要な技術分野の１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、個人用情報機器、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレイヤ、コンピュータ、ネットワークなどでの急激な成長に伴って、さらに優れたメモリおよび記憶装置技術に対する要望が継続的に存在する。特別なタイプのメモリとして不揮発性メモリがある。不揮発性メモリでは、パワーが切れたときでもそのメモリ状態すなわち記憶状態が保持される。いくつかのタイプの不揮発性の消去可能でプログラム可能なメモリには、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリおよび磁気メモリが含まれる。いくつかの不揮発性記憶装置の製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、フラッシュＰＣカード（ＡＴＡフラッシュカードなど）、スマートメディアカードおよびメモリスティックが含まれる。
広く利用されているメモリ記憶セルとして、フローティングゲートメモリセルがある。いくつかのタイプのフローティングゲートメモリセルには、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭが含まれる。これらのメモリセルは所望の構成状態になるように構成やプログラミングが行われる。特に、フラッシュメモリセルのフローティングゲートに電荷をかけたり、このゲートから電荷を除去したりして、メモリは２以上の記憶状態に変えられる。１つの状態として消去状態があり、１以上のプログラム状態を生むことができる。或いは、技術と専門用語に依るが、１つのプログラム状態と１以上の消去状態を生むことができる。フラッシュメモリセルを用いて、少なくとも２つの２進状態（０または１）を表すことが可能である。フラッシュメモリセルは、００，０１，１０，１１のような３以上の２進状態の記憶を行うことが可能である。このセルは多状態の記憶を行うことが可能であり、多状態メモリセルと呼ばれることもある。上記セルは２以上のプログラム状態を持つこともできる。１つの状態が消去状態（００）であれば、プログラム状態は０１，１０，１１となる。但し、これらの状態の実際の符号化は変動することができる。
一般に、メモリ装置は、カード上に搭載できる１または複数のメモリチップを備えている。各メモリチップは、デコーダ、消去回路、書き込み回路、読み出し回路のような周辺回路によって支持されたメモリセルのアレイを備えている。より高性能なメモリ装置では、インテリジェントでより高レベルなメモリ操作およびインターフェースを実行する制御装置をさらに実装している。
現在、商業的に成功した多数の不揮発性固体メモリ装置が使用されている。これらのメモリ装置は、フラッシュＥＥＰＲＯＭであるか、または別形の不揮発性メモリセルを採用することができる。フラッシュメモリと、その製造システムおよび方法の例は、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、さらに、第５，６６１，０５３号（特許文献５）、第５，３１３，４２１号（特許文献６）、第６，２２２，７６２号（特許文献７）に記載されている。特に、ＮＡＮＤ形チェーン構造を装備したフラッシュメモリ装置が、米国特許第５，５７０，３１５号（特許文献８）、第５，９０３，４９５号（特許文献９）、第６，０４６，９３５号（特許文献１０）において説明されている。さらに、不揮発性メモリ装置は、電荷を保持する誘電層を備えるメモリセルからも製造される。上述した伝導性フローティングゲート素子の代わりに誘電層が使用される。誘電性保持要素を利用したこのようなメモリ装置が、エイタンらによる「ＮＲＯＭ：新規の局在化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545) （非特許文献１）に説明されている。ソース拡散とドレイン拡散の間のチャネルにわたってＯＮＯ誘電層が延びている。一方のデータビットの電荷がドレイン付近の誘電層内に配置され、他方のデータビットの電荷がソース付近の誘電層内に配置される。例えば、米国特許第５，７６８，１９２号（特許文献１１）、第６，０１１，７２５号（特許文献１２）は、２つの二酸化ケイ素層の間に捕獲誘電体が挟設された不揮発性メモリセルを開示している。誘電体内の空間的に分離されている電荷保持領域の２進状態を別個に読み出すことで、多状態のデータ記憶装置が実現される。
不揮発性メモリの成功にもかかわらず、技術の向上の必要性は存在し続けている。これらのメモリの記録密度、速度、耐久性および信頼性の向上を図ることが望まれている。消費電力の減少も望まれている。
上記から理解できるように、不揮発性メモリの処理の向上を求める要望がある。詳細には、不揮発性メモリセルのバックグラウンド処理を可能にすることにより、処理のスピードアップが図られ、消費電力が減少する。
米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，９０３，４９５号 米国特許第６，０４６，９３５号 米国特許第５，７６８，１９２号 米国特許第６，０１１，７２５号 米国特許第５，６０２，９８７号 米国特許第５，２７０，９７９号 米国特許第５，３８０，６７２号 米国特許第６，２３０，２３３号 米国特許第５，７１２，１８０号 米国特許第５，７７４，３９７号 米国特許出願第１０／２５４，８３０号 エイタンらによる「ＮＲＯＭ：新規の局在化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ
本発明は、連続する電圧の代わりに、メモリセルのゲートに動作電圧を動的に印加することにより、不揮発性メモリセルの消去、プログラミングまたは読み出しを行う技術を提供するものである。これによって処理中の消費電力が減少する。選択したメモリセルが起動している間、動的消去、動的プログラミング、動的読み出しのような動的処理を行うことにより、読み出しや、プログラミングや、消去のようないずれの処理も可能となる。連続的処理と比較して、動的処理による集積回路の処理速度の向上が図られる。この技術をバックグラウンド処理と呼ぶこともあるが、このバックグラウンド処理には、バックグラウンド消去、バックグラウンドプログラミング、バックグラウンド読み出しなどがある。ある実施形態では、ゲートは電荷ポンプを用いて動作電圧レベルに荷電される。この動作電圧は、消去電圧、プログラム電圧もしくは読み出し電圧であってもよい。次いで、ポンプが切断され、ゲートは動的にその電圧状態のままとなる。ゲートにおける動作電圧が、必要に応じて周期的にチェックされ、リフレッシュされる。電荷ポンプが切断され、動作電圧がゲートで動的に保持されている間、おそらく別のメモリセルに対する別の処理の実行も可能となる。
一実施形態では、本発明は、不揮発性メモリセルを備えた集積回路の作動方法であり、消去電圧を発生する電荷ポンプのスイッチをオンにするステップが含まれる。消去用として選択した不揮発性メモリセルからなる１以上の消去ゲートが消去電圧を用いて荷電される。電荷ポンプが切断される。電荷ポンプは、切断後スイッチをオフにすることができる。電荷ポンプの切断中、消去ゲートは消去電圧を動的に保持することが可能である。この動的消去電圧を用いて、選択した不揮発性メモリセルの消去が行われる。
電荷ポンプを周期的に接続して、消去ゲートの消去電圧をリフレッシュし、消去ゲートで消去電圧のリフレッシュを行うことができる。電荷ポンプの切断中、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルのプログラミングを行うことが可能である。電荷ポンプの切断中、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルの読み出しを行うことが可能である。
選択した不揮発性メモリセルが消去されているかどうかを調べるために、これら選択した不揮発性メモリセルのチェックを行うことができる。選択した不揮発性メモリセルが消去されていなければ、電荷ポンプが接続されて、消去ゲートで消去電圧がリフレッシュされる。この処理を反復することができる。
別の実施形態では、本発明は、集積回路の作動方法であり、ゲートに対して周期的に動作電圧を直接印加することにより、選択したメモリセルのゲートを動的に荷電して、選択したメモリセルの消去や、プログラミングや、読み出しを行う処理が含まれる。動作電圧がゲートに直接印加されていない場合、選択したメモリセル以外のメモリセルに対する処理が可能である。選択したメモリセルが、消去され、プログラムされ、読み出されたと考えられる場合、選択したメモリセルのゲートは接地へ放電される。選択したメモリセルが消去された場合、フローティングゲートトランジスタのＶＴは一律に正または負となる。
別の実施形態では、本発明は、行と列とで構成されるメモリセルアレイを含む集積回路である。複数の転送トランジスタが設けられ、個々の転送トランジスタはメモリセルアレイの行と接続される。複数のポンプが設けられ、個々の複数のポンプは転送トランジスタのうちの１つと接続される。ポンプは、それぞれの転送トランジスタを介してメモリセル行のゲートを動作電圧まで動的に荷電し、この動作電圧は、それぞれの転送トランジスタのスイッチをオフにすることによりゲートで動的に保持される。
本発明の別の態様によれば、１組のビットラインは、第１の組の電圧条件をメモリセルの第１のページに転送し、第１のページによって動的に保持されることで、１組のビットラインが別のメモリ操作を実行するべく解放される間に、第１のメモリ操作を実行することが可能となる。
特に、並列にプログラムされるＮＡＮＤ形メモリセルの対応するページを含むＮＡＮＤ形チェーンについて、第１の組の電圧条件が、１組のビットラインを介して転送され、ＮＡＮＤ形チェーンのチャネルにおいて動的に保持される。これにより、個々のチャネルは、プログラミングを許容するために接地電位となるか、または、場合によってプログラミングを禁止するためにより高い電圧へブーストされる。ブーストされた後の、ページのプログラミングが完了する前に、１組のビットラインをＮＡＮＤ形メモリセルのページから切断することができる。
一実施形態では、第１のメモリ操作は、メモリの第１のページ上に実行される一連のプログラム／ベリファイサイクル操作のプログラミングステップであり、別のメモリ操作は次のベリファイステップである。従来の場合と異なり、ベリファイステップを、プログラミングステップが完了する前に開始することができる。プログラミングステップがまだ実行中である間に、同じページの次のベリファイステップに備えてこのビットラインがプレチャージされる。
別の実施形態では、メモリセルの２つのページが同時にプログラムされることで、一方のページのプログラミング中に、他方のページをビットラインを使用してベリファイすることが可能になる。
１組の電圧を、ビットラインまたはワードラインのようなアクセスラインによりメモリアレイ内のそれぞれのノードへ転送させ、その場所に動的に保持することにより、アクセスラインを別の操作に使用している間に、バックグラウンドにてメモリ操作を実行できるようになる。これにより、所与の時間内により多くの操作を実行できるようになるので、性能が向上する。
以下の詳細な説明と添付図面について考察するとき、本発明のその他の目的、特徴および利点は明らかとなる。添付図面において、同じ参照符号は図を通じてずっと同じ特徴を表すものとする。
不揮発性記憶装置を設けた集積回路には、消去可能でプログラム可能な不揮発性メモリセルが含まれる。不揮発性メモリセルを備えた多くのタイプの集積回路には、メモリ、マイクロコントローラ、マイクロプロセッサおよびプログラム可能な論理素子が含まれる。不揮発性メモリ集積回路は、別の不揮発性メモリ集積回路と組み合わされ、さらに大きなメモリを形成することができる。また、不揮発性メモリ集積回路は、コントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）あるいはＩ／Ｏ装置のような別の集積回路や構成要素と組み合わされ、不揮発性メモリシステムを形成することもできる。フラッシュＥＥＰＲＯＭシステムの一例については、米国特許第５，６０２，９８７号（特許文献１３）に解説がある。この特許はその全体が本願において参照により援用されている。不揮発性セルと記憶装置についてのさらなる解説は、参照により援用されている米国特許第５，０９５，３４４号（特許文献２）、第５，２７０，９７９号（特許文献１４）、第５，３８０，６７２号（特許文献１５）、第６，２２２，７６２号（特許文献７）、および、第６，２３０，２３３号（特許文献１６）に記載がある。
いくつかのタイプの不揮発性記憶セルすなわちメモリセルとしてフラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭがある。本発明は、相変化形メモリ、ＮＲＡＭ、ＦＲＡＭ、磁性強誘電体メモリおよびその他の多くのメモリなどの別のタイプのメモリにも適用される。これらのメモリセルは一般に行と列とからなるアレイの形で集積回路内に設けられる。図１は、フラッシュメモリセルアレイ１０５を示す。図を簡略化するためにメモリセルの相互接続の詳細は示されていない。多くの異なるタイプのメモリセルと構成とが存在する。メモリセル１０５は、米国特許第５，７１２，１８０号（特許文献１７）にさらに詳細に記載されているマルチビットセルである。この特許は、その全体が参照により援用されている。このメモリセルは、選択ラインすなわち選択ゲートライン１６０と、右側の制御ゲートすなわち消去ゲート１１１と、左側の制御ゲートすなわち消去ゲート１１３とを備えている。右側の制御ゲートは右側のフローティングゲートトランジスタ（ＴＦＧＲ）１１５の制御電極であり、左側の制御ゲートラインは左側のフローティングゲートトランジスタ（ＴＦＧＬ）１１７の制御電極である。右側および左側の制御ゲートは消去ゲートライン１５９と接続される。選択ゲートラインは選択トランジスタ（ＴＳＥＬ）１１９のゲートと接続される。デコーダ１６６は選択ゲートラインと接続される。行の選択ゲートラインおよび対応する選択ゲートは、デコーダを用いて行毎に作動可能にしたり、使用禁止にしたりすることができる。
個々のメモリセル１０５に対して、２進データを記憶するための２つのフローティングゲートトランジスタすなわちセル１１５と１１７とがある。これらのフローティングゲートトランジスタの各々は、単一ビットデータやマルチビットデータを記憶することができる。マルチビットデータを記憶するとき、個々のフローティングゲートセルはマルチレベルセルまたはマルチビットセルと呼ぶこともできる。というのは、このセルは３以上のＶＴ（しきい値電圧）レベルを持つようにプログラムすることもできるからである。例えば、個々のフローティングゲートトランジスタは、セル当たり２ビット、セル当たり４ビットあるいはセル当たりさらに多くのビット数を記憶することができる。
ドレインラインまたはソースライン１２３と１２５と、制御ゲートライン１１３と１１１と、選択ライン１６０とに対して適切な電圧をかけることにより、フローティングゲートトランジスタは選択的に構成される。例えば、ドレインラインまたはソースライン１２３はトランジスタ１２８を用いて選択的に接地することもできる。
セル当たり２つのフローティングゲートトランジスタが設けられた図１に示す特定のメモリセル構造を参照しながら本発明について説明する。しかし、本発明は別のメモリセル構造に対しても適用可能である。例えば、本発明は、セル当たり単一のフローティングゲートトランジスタが設けられているメモリセルに対しても適用可能である。別の実施形態では、個々のセルに単一のフローティングゲートトランジスタと単一の選択トランジスタとを設けることもできる。本発明は、ＮＯＲ構成またはＮＡＮＤ構成で編成されたメモリセルに対して適用可能である。図４はＮＯＲセルの一例を示し、一方、図５はＮＡＮＤセルの一例を示す。
ある実施形態では、本発明は、メモリセルの一部に動的に電圧を印加し、別のメモリセルに対して別の処理の実行が可能な技術を提供するものである。いくつかのメモリセルに対して動的に電圧を印加することにより、選択したメモリセルで動的処理を行うことが可能となる。この動的処理は、例えば、動的消去、動的プログラミングまたは動的読み出しであってもよい。
特に、メモリセルに対する１つの処理として、選択したフローティングゲートトランジスタを消去状態にする処理がある。本解説は動的消去に焦点を合わせるものではあるが、動的プログラミングと動的読み出しを含む他の任意の動的処理にも本発明が類推的に適用されることは理解できよう。消去とは、選択したフローティングゲート素子の各々を例えば０ボルト未満のＶＴ（しきい値電圧）を持つように構成するステップを意味するものである。消去が行われると、そのゲートに１ボルトがかけられたときでさえ、フローティングゲートトランジスタは電流を導通する。
選択したメモリセルを消去する１つの技術には、メモリセルの消去ゲートと接続された消去ゲートライン１５９を消去電圧と接続する技術が含まれる。消去電圧は一般に高電圧であり、数ボルト以上となることもある。消去電圧は約１５ボルト〜約２２ボルトになる場合もある。電荷ポンプとして知られているオンチップの高電圧ポンプを用いて消去電圧を発生させることができる。別の実施形態では、オフチップソースから集積回路のピンへ消去電圧を供給することができる。
消去の対象となるメモリセルからなる消去ゲートは、メモリセルが消去されるまで消去電圧を用いて連続駆動される。フローティングゲート素子のＶＴが約０ボルト以下にセットされると、メモリセルは消去される。一般に、比較的多数のメモリセルが一度に消去される。例えば、フラッシュカードのような固体ディスクでは、セクタと呼ばれる１グループのセルに対して消去を行うことができる。メモリアレイやメモリセルは一度に１行または１列の消去を行うことができる。あるいは、集積回路のすべてのメモリセルを同時にバルク消去することも可能である。
一実施形態では、メモリセルをプログラム状態にすることが可能となる前に、メモリセルは消去状態へ初期化される。選択ゲートの連続駆動によるメモリセルの消去技術にはいくつかの欠点がある。数百マイクロセカンドまたはミリセカンドでも一般に上記消去処理は行われる。メモリセル状態の読み出し（または感知）には一般にマイクロセカンドの時間がかかる。メモリセルのプログラミングには一般に数十マイクロセカンドの時間がかかる。さらに、消去ポンプや電荷ポンプのスイッチをオンにするには、１マイクロセカンド〜５マイクロセカンドの範囲の若干の時間がかかる。
消去ゲートの連続駆動により消去を行うとき、消去ポンプのスイッチがオンにされ、一般に電力が消費される。電力を消費する高電圧クロック発振器を用いて消去ポンプのキヤパシタが駆動される。消去モード中の集積回路の消費電力は一般に数十ミリアンペアである。消去サイクルは、消去ゲートに対する消去電圧の印加開始から、フローティングゲート素子が消去されるまでの時間全体（１００マイクロセカンドなど）である。消去処理中、消去サイクル時間全体の間他の処理は行われない。消去モード中に別の処理が行われない理由の１つとして、消去モード中消費電力をそれ以上に上げない方が望ましいということが挙げられる。別の理由として、プログラミング回路構成などのような或る種の回路はデュアルタスクの実行や達成が不可能であることが挙げられる。
さらに、消去電圧の連続駆動により消去を行う際、信頼性に問題が生じる可能性がある。マルチセクタ消去モードの場合、すべてのセクタは、セクタの消去に最も難しいセクタによって要求されるかもしれない同じ（すなわち最大）電圧で消去が行われるため、より高速なセクタに対して不必要なストレスがかかることになる。このため、いくつかのメモリセルが過剰消去される（すなわち、必要なＶＴレベルよりも低いＶＴレベルで消去される）状況へ導かれることが考えられ、このためこれらのフローティングゲートに対して余分のストレスがかかることになる。これに起因して、過剰ストレスを受けたフローティングゲート素子の耐用期間の短縮が生じる可能性が考えられる。したがって、過剰消去を防止するために、或る種のパターンのマルチセクタ消去のみを利用できるようにしてもよい。消去処理全体が行われている間、消去クロックと消去ポンプとがオンになり、それによって電流が消費されることになる。電力不足の場合、クラッシュの発生時に対応して、セクタ状態（セクタが完全に消去されているかどうかなど）は不確定なままとなる。一般に、メモリチップが消去モードにある場合、他のタイプの処理は不可能となる。
メモリセルを消去する提案された技術として、選択したメモリセルの制御ゲート（消去ゲートと呼ぶこともある）に対して消去電圧の動的印加が行われる。この技術は動的消去、ラッチ消去あるいはバックグラウンド消去と呼ばれることもある。図２は、動的消去技術のフローチャートを示す。別の動的処理を行うためのフローチャート（動的プログラミング、動的読み出しなど）も同様のフローチャートとなる。特に、動的消去には電荷ポンプのスイッチをオンにすることによるメモリセルの消去が含まれる（ボックス２０４）。例えば、図１で、選択した消去ポンプ１５１（消去／復号化回路構成と呼ぶこともある）のスイッチをオンにしたり、接続を行って、選択したメモリセルへの印加を行うことができる。復号化回路構成を用いて、選択した消去ラインに対して消去電圧の選択的印加を行ってもよい。デコーダ回路構成の詳細は図示されていないが、どの代表的なデコーダ回路構成でも利用可能である。デコーダ回路構成にパストランジスタと論理ゲートとを設けることもできる。
消去ポンプとメモリセル間の転送トランジスタ１５７は、復号化回路構成または予備復号化（predecode)回路構成の一部であってもよい。また、転送トランジスタ１５７自体を消去ポンプと接続してもよい。消去ポンプの消去電圧を消去ゲートと接続するためにトランジスタ１５７のスイッチがオンにされる。消去ポンプから転送トランジスタを介して消去ゲートを備えた消去ラインへ高電圧を通すために、トランジスタのゲートは、高電圧レベル（すなわち消去）電圧と転送トランジスタのＶＴにある必要がある。
上記消去ゲートは消去電圧まで荷電される（ボックス２０８）。消去ポンプはゲートの荷電後スイッチがオフにされ（ボックス２１２）、トランジスタ１５７のスイッチがオフにされる。消去（選択）トランジスタを接続する消去ライン１５９（ワードラインと呼ぶこともある）に寄生容量が存在するため、消去電圧は消去ゲートに保持される（ボックス２１６）。一般に、（ピコファラドの範囲の）かなり大きな静電容量の量に応じて、主としてフローティングゲートへの電荷移動に起因して、ライン１５９に対する電荷は非常に徐々に減衰する。ライン１５９が荷電されている時間中、メモリセルは動的消去電圧により動的に消去が行われる。消去ポンプが切断すなわちオフにされている間、別の処理を行うことができる（ボックス２２０）。例えば、別のメモリセルをプログラムしたり、感知したり、読み出したりすることも可能である。
メモリセルの動的処理は、オンチップ論理回路構成、オフチップ論理回路構成、オンチップタイマ、オフチップタイマあるいはその他の回路構成に相応する継続時間を設けることも可能である。例えば、若干の時間後、メモリセルが消去されたかどうかのチェックが行われる（ボックス２２４）。このチェックは、センスアンプ回路構成やその他のオンチップ知能回路（intelligence）を用いて行ってもよい。これとは別に、コントローラ集積回路のような外部回路によりメモリセルのチェックを行ってもよい。消去が行われなかった場合、動的消去処理が再び行われる（ボックス２０４，２０８，２１２，２１６，２２０，２２４）。最大消去電圧レベルまで消去電圧をリフレッシュしてもよい（ボックス２１６）。この消去電圧は、フローティングゲートから電子を除去する消去処理によって消費される消去ゲート当たりの少量の電流に等しい分だけ徐々に放電される。この動的消去処理は、選択したメモリセルが消去されるまで続く（ボックス２２８）。消去されたメモリセルに対して書き込み（すなわち、プログラム）を行うことができる。
動的処理モードを用いることにより、連続する消去電圧駆動に関して説明した上記問題は解決される。消去ラインが、固有のものとして静電容量（この静電容量の少なくとも一部は寄生容量である）を持っているため、最初アクティブに消去ゲートを所望の電圧にすることができる。この電圧はデジタルアナログ・コンバータ（ＤＡＣ）により制御することができる。次いで、上記消去ラインを駆動する転送ゲート（トランジスタ１５７）のスイッチがオフにされる。その後、荷電は、転送ゲートのスイッチが再びオンにされるときまで、消去ラインでトラップされた状態のままとなり、この時点で、消去ゲートをリフレッシュするか、アクティブに接地へ放電するかのいずれかの処理が行われる。
消去ラインをアクティブに接地へ放電する多くの方法がある。回路構成はポンプと復号化回路構成１５１の一部であってもよい。図１は、１つの実施形態例を示す。消去ラインと接地との間で放電トランジスタ１６３が接続される。放電トランジスタは、トランジスタ１５７の側部、ポンプの側部、または、消去ゲートの側部のいずれかの側部に接続してもよい。図１では、トランジスタ１６３はトランジスタ１５７のポンプの側部と接続されている。この放電トランジスタのスイッチはオンにされ、メモリセルが消去された後、消去ラインの放電が行われる。
動的消去を用いることにより、消去ゲートのいずれの組み合わせやパターンもラッチされて、ほとんど同時に消去を行うことが可能となる。消去ゲートは、その特別の必要に応じて異なる消去電圧レベルまで荷電することができ、これによって過大な応力負荷が防止される。１以上の消去ゲートを消去処理の中へラッチした後、チップ自身は他の任意の処理（読み出し、書き込み、消去など）を実行することが可能となる。例えば、２以上の消去ラインから同時に動的消去を行うことができる。しかし、消去が動的に行われる特別のセグメントは絶縁状態のままにしておいたほうがよい。さらに、任意の所望のパターンで消去ラインに対する動的消去を行うことができる。例えば、１つおきのメモリセル行を消去することが可能である。消去クロックと消去ポンプは、消去処理時間のほとんどの間非アクティブとすることが可能であり、電流が節減される。電力不足が生じた場合、トラップされた荷電が影響を受けることはなく、消去に比較的長い時間がかかるにすぎない。
さらに、上述したように、上記消去処理には、読み出し処理や書き込み処理などの別の処理と比べて比較的長い時間がかかる。バックグラウンド機能を利用する集積回路の方が高速に作動する。言い換えれば、連続する消去機能を備えた集積回路と比べると、バックグラウンド消去機能を備えた集積回路の方が同量の時間でより多くの処理が可能となる。一例として、読み出し処理には約２マイクロセカンドかかることがあり、消去処理は約１００マイクロセカンド以上かかることがあり、プログラミング処理には約１０マイクロセカンドかかることがある。読み出し処理は消去処理よりも約５０倍以上高速である。したがって、動的消去処理と同じ時間で５０倍以上の読み出し処理を行うことが可能となる。プログラミング処理は消去処理よりも約１０倍以上高速である。したがって、動的消去処理と同じ時間で１０倍以上のプログラミング処理を行うことが可能となる。
消去ゲートにかかる実際の電圧は、フローティングゲートへのファウラー・ノルドハイム (Fowler-Nordheim)トンネルや接合部での漏洩に起因して時間と共に減衰するため、リフレッシュ処理により実際の電圧を所望のレベルへ戻すことができる。あるいはオーバードライブ値を代わりに用いることができる。オーバードライブ値は正常値よりも約０．５ボルト高くすることができる。
動的消去処理を実行する回路構成は、連続消去処理すなわち静的消去処理に使用する回路構成と全く同じ回路構成である。したがって、ダイサイズペナルティは存在しない。さらに、何らかの理由のために、おそらく処理上の変更に起因して、この処理モードが満足のゆくものではないことが判明した場合でも、連続消去電圧すなわち静的消去電圧を用いる通常の消去処理をそのまま当該集積回路に対して用いることも可能である。処理や別の変更例に起因して動的処理が機能的に行われない集積回路をパッケージ化し、販売することも可能である。
図３は、動的処理やバックグラウンド処理が消去処理専用のものではない本発明の別の実施形態を示す。まず、所要の動作電圧を発生する回路構成のスイッチがオンにされる（ボックス３０３）。この回路構成はオンチップまたはオフチップのいずれであってもよい。この回路は、例えば、電荷ポンプ、高電圧スイッチ、論理ハイや論理ローを出力する基本論理ゲートであってもよい。
次に、動作電圧は１以上の不揮発性メモリセルの１以上のノードと接続される（ボックス３０７）。この接続は、例えば、転送トランジスタやパストランジスタまたは論理ゲートによる接続であってもよい。上記メモリセルのノードは、ドレイン、ソース、ゲート、消去ゲート、トンネルノードまたは他の任意の単複のノードであってもよい。ノードは動作電圧まで荷電され、この電圧は、寄生容量を含む静電容量によって動的に保持される。動作電圧は上記メモリセルから切断される（ボックス３１１）。
上記メモリセルに対して動的処理が行われる（ボックス３１４）。この動的処理は消去、プログラミングまたは読み出し処理であってもよい。動的処理が行われている間、（動的に処理されていない）別のメモリセルの処理を行うことも可能である（ボックス３１８）。例えば、いくつかのメモリセルが動的にプログラムされている間、別のメモリセルの読み出しを行うことも可能である。あるいは、メモリセルの２つの部分で動的処理が行われている場合、わずかに異なる開始時刻に、インタリーブされたプログラミングや、消去や、読み出し処理を行うことも可能である。組み合わせが動的処理を妨害したり干渉したりすることがない限り、異なる処理の任意の組み合わせを行うことができる。
処理が完了したかどうかのチェックが動的処理に対して行われる（ボックス３２１）。完了した場合には、処理は終了し（ボックス３２５）、動的に処理したばかりのメモリセルで別の処理を行うことができる。完了していない場合には、完了するまで動的処理が再び実行される（ボックス３０７，３１１，３１４，３１８，３２１）。動的処理の完了を検出するのに用いられる回路構成はオンチップ、オフチップであってもよく、またセンスアンプやタイマ回路を使用してもよい。
図４は、ＮＯＲ構成用の不揮発性メモリセルを示す。
図５は、ＮＡＮＤ構成での不揮発性メモリセルを示す。
図４と図５では、不揮発性メモリセルは、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭなどのフローティングゲート素子である。
ＮＡＮＤ形構造を備えた不揮発性メモリのラッチプログラミング
メモリセルのノード上に動作電圧をラッチするバックグラウンドでのメモリ操作は、トンネリングによって、電荷保持要素へ、または、電荷保持要素から電荷を転送するメモリ操作に特に適している。
ファウラー・ノルドハイムトンネル機構を使用する数例のバックグラウンド消去操作について先に説明した。一般に、不揮発性メモリセルは、チャネル領域と制御ゲートの間に電荷保持要素（例えば、フローティングゲート）が挟設されている。ファウラー・ノルドハイムトンネルは、基板と電荷保持要素の間に高圧が存在し、従って電場が存在することで、電荷保持要素内に電子が誘発され、この電子が薄い酸化物を通して基板チャネル領域へ送られる際に起こる。この状態は、制御ゲートに対応している基板に高圧を印加することによって得られる。こうすることで、電荷保持要素は、静電カップリングの特長によって、基板に対して高い電位差を取得する。
ＮＡＮＤ形構造を備えたメモリでは、好ましいプログラミング機構は、逆ファウラー・ノルドハイムトンネルとも呼ばれる「トンネリング注入」によるものである。制御ゲートに、基板に対して高圧が印加される。こうすることで、電子が、基板から仲介する電荷保持要素へと引き出される。
図６は、ＮＡＮＤ形チェーン内に編成されたメモリセル群の略図である。ＮＡＮＤ形チェーン４５０は、そのソースおよびドレインによってデイジーチェーンで配線された一連のメモリトランジスタＭ１，Ｍ２，．．．Ｍｎ（例えば、ｎ＝４，８，１６またはこれ以上）で構成されている。１対の選択トランジスタＳ１，Ｓ２が、ＮＡＮＤ形チェーンのソース端子４５４とドレイン端子４５６を介したＮＡＮＤ形チェーンと外部との接続を制御する。それぞれの選択トランジスタＳ１，Ｓ２の制御ゲートが、ＮＡＮＤ形チェーンへの制御されたアクセスを提供する。ソース選択トランジスタＳ１のスイッチがオンにされると、ソース端子がソースラインにカップリングされる。同様に、ドレイン選択トランジスタＳ２スイッチがオンにされると、ＮＡＮＤ形チェーンのドレイン端子がメモリアレイのビットラインにカップリングされる。
チェーン内のそれぞれのメモリトランジスタは、目的のメモリ状態を表す所与量の電荷を保持する電荷保持要素４６０を備える。各メモリトランジスタの制御ゲートは、そのソースとドレインによって画定されるチャネル内を流れる電流フローを制御する。実際、チャネル内の電流フローはチャネル上の有効場の機能であり、つまり制御ゲートにおいて付加される場と電荷保持要素との効果を組み合わせたものである。ＮＡＮＤ形チェーン全体が、ソースおよびドレイン端子の間に組み合わせたチャネルが設けられたものとして考えることができる。この組み合わされたチャネルは、チェーン内の個々のメモリセルのチャネルで構成されている。ＮＡＮＤ形チェーン内でアドレス指定されたメモリトランジスタがプログラミング中に読み出され、ベリファイされると、その制御ゲートに適切な電圧が印加される。これと同時に、ＮＡＮＤ形チェーン４５０内のアドレス指定されていない他のメモリトランジスタのスイッチが、その制御ゲートに十分な電圧を印加されることによって完全にオンにされる。こうすることで、伝導チャネルが、個々のメモリトランジスタのソースからＮＡＮＤ形チェーンのソース端子４５４にまで有効に生成され、同様に、個々のメモリトランジスタのドレインからＮＡＮＤ形チェーンのドレイン端末４５６にまで有効に生成される。
図７は、ＮＡＮＤ形チェーンのアレイとして編成されたメモリアレイの一例を示す。ＮＡＮＤ形チェーンの各列に沿って、ビットライン４３６が各ＮＡＮＤ形チェーン４５０のドレイン端子４５６とカップリングされる。ＮＡＮＤ形チェーンの各行に沿って、ソースライン４３４が、全てのソース端子４５４を接続することができる。さらに、或る行に沿ったＮＡＮＤ形チェーンの制御ゲートが、対応する一連のワードラインに接続される。１対の選択トランジスタＳ１とＳ２（図６を参照）のスイッチを、接続されているワードラインを介してその制御ゲートに適切な電圧によってオンにすることにより、ＮＡＮＤ形チェーンの行全体をアドレス指定することができる。ＮＡＮＤ形チェーン内のメモリトランジスタが読み出されている際に、チェーン内の他のメモリトランジスタのスイッチは、対応するワードラインを介して強くオンにされる。これにより、チェーンを流れる電流は、読み出し中のセル内に保持されている電荷レベルに本質的に依存する。ＮＡＮＤ形構造アレイと、メモリシステムの一部としてのその操作との一例が、米国特許第５，５７０，３１５号（特許文献８）、第５，７７４，３９７号（特許文献１８）、第６，０４６，９３５号（特許文献１０）に見られる。
図８は、本発明の実施に適したメモリ装置の好ましい配置を示す。このメモリ装置は、メモリセル４００の２次元アレイ、制御回路５１０、読み出し／書き込み回路５７０Ａ、５７０Ｂを含む。メモリアレイ４００は、行デコーダ５３０Ａ、５３０Ｂを介して、ワードラインによって、また、列デコーダ５６０Ａ、５６０Ｂを介してビットラインによってアドレス指定を行うことができる。読み出し／書き込み回路５７０Ａ、５７０Ｂは、複数のセンスアンプを含み、これにより、メモリセルのページの読み出しまたはプログラミングを並列に行うことができる。メモリセルの行が複数のページに区画化されている一実施形態において、読み出し／書き込み回路５７０Ａ、５７０Ｂから各ページに多重通信するためにページマルチプレクサ５５０Ａ、５５０Ｂが設けられている。
制御回路５１０が、読み出し／書き込み回路と協働して、メモリアレイ４００上のメモリの操作を実行する。制御回路５１０は、状態マシン５１２、オンチップ・アドレスデコーダ５１４、電力制御モジュール５１６を実装している。状態マシン５１２は、メモリ操作をチップレベルで制御する。オンチップ・アドレスデコーダ５１４は、ホストまたはメモリコントローラによって使用されるアドレスと、デコーダ５３０Ａと５３０Ｂ、５７０Ａと５７０Ｂによって使用されるハードウェアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール５１６は、メモリ操作中にワードラインとビットラインに供給される電力と電圧を制御する。
様々な周辺回路によるメモリアレイ４００へのアクセスが、アレイの両側で対称的に実現される。これにより、各側におけるアクセスラインと回路の密度が半分に低減される。これにより、行デコーダが行デコーダ５３０Ａ、５３０Ｂに分割され、列デコーダが列デコーダ５６０Ａ、５６０Ｂに分割される。メモリセルの行が複数のページに区画化される実施形態では、ページマルチプレクサ５５０がページマルチプレクサ５５０Ａ、５５０Ｂに分割される。同様に、読み出し／書き込み回路が、アレイ４００の底部からビットラインに接続される読み出し／書き込み回路５７０Ａと、アレイ４００の頂部からビットラインに接続される読み出し／書き込み回路５７０Ｂとに分割される。こうすることで、読み出し／書き込みモジュールの密度が本質的に１／２に低減され、従って、感知モジュール５８０の密度が本質的に１／２に低減される。
図９は、メモリセルのプログラミング操作のための例証的な動作電圧の表を示す。好ましい実施形態では、プログラミング操作は、プログラミングステップとベリファイステップが交互に実行される一連の操作を含んでいる。メモリセルのページは並列に操作される。
図１０は、従来のプログラミング操作中に、選択されたワードラインを介してメモリセルのページの制御ゲートに印加される典型的な電圧の時間線図を示す。それぞれのプログラミングステップ中に、プログラミング電圧ＶPGM が印加される一方で、それぞれのベリファイステップ中に、ベリファイ電圧ＶVER が印加される。
プログラミングステップ中に、そのページの全てのセルが、制御ゲートに接続する選択されたワードラインを介して、プログラミングパルスＶPGM に晒される。ページのそれぞれのセルが、それぞれのビットラインにおける電圧条件により、選択的にプログラム可能にされるか、またはプログラム禁止にされる。ドレインライン（即ち、ビットライン）の電圧が０Ｖであるメモリセルにはプログラミングが行なわれ、ドレインライン上の電圧がＶｄｄであるメモリセルにはプログラミングが禁止される。
それぞれのプログラミングステップの後にはベリファイステップが実行される。選択されたワードライン上に１回分のプログラミング電圧を印加して各プログラミングステップを実行した後に、メモリセルがプログラムされて目標状態となっているかどうかがチェックされる。図１０は、４つの状態のメモリセルのためのベリファイステップを示す。この４つの状態は、３つの区切点によって仕切られ、異なるＶVER 値を有する３つの異なる感知が存在している。図９に示されているように、ベリファイの最中に、ビットライン電圧は典型的には０．５〜０．７ＶであるＶBLSEN にリセットされる。それぞれのベリファイステップが終わると、プログラムされて目標状態となったメモリセルは、プログラム禁止となるか、またはさらなるプログラミングをロックアウトされる。プログラミングが禁止されたメモリセルでは、次のプログラミングステップの前に、関連するビットラインがＶｄｄに設定される。
次に、このサイクルが次のプログラミングステップに移って実行され、そのページのすべてのメモリセルが正確にプログラムされるまで次々に続けられる。
ＮＡＮＤ形メモリでは、チャネルをフローティングさせ、その位置に電圧をブーストさせてプログラミングを禁止することで、メモリ保持ユニットがロックアウトされる。これを達成するには、ドレインライン電圧をＶｄｄ、例えば、〜２．５Ｖといった所定のシステム電圧に設定する。これにより、ＮＡＮＤ形チェーン４５０がそのビットライン４３６から効率的にスイッチをオフにして切断され、ＮＡＮＤ形チェーンのチャネルがフローティングされるため、ワードライン上に高圧（例えば１０Ｖ、ＶPGM ）が現れると、ＮＡＮＤ形チェーン４５０が高圧にまで静電的にブーストされる。例えば、この方法では、チャネルを１０Ｖにまでブーストさせることができる。チャネル電圧をブーストすることで、チャネルと懸案のメモリセル内の電荷保持ユニットとの間の電位差が効率的に低減され、従ってチャネルから電子を引き出して、電荷保持ユニットにトンネルすることが妨害されて、その制御ゲートに高圧が印加された場合でもプログラム可能となる。
図１１は、図６に示されているＮＡＮＤ形チェーンの別の略図であり、本発明の好ましい実施形態による、プログラム可能にする電圧またはプログラム禁止にする電圧をラッチするために使用されるドレイン選択トランジスタとチャネル静電容量を特に示している。ＮＡＮＤ形チェーン４５０は、デイジーチェーン配線された複数のメモリセルで構成されているため、チェーンのチャネルが、各メモリセルのチャネルの静電容量の倍数である静電容量を有する。プログラミングステップの最中に関連するメモリセルのプログラミングを可能にする、または禁止するために、このＮＡＮＤ形チェーンのチャネルの静電容量を使用してビットライン電圧がラッチされる。
図１２は、チャネル電圧のラッチを伴うプログラミングステップの時間線図である。一般に、プログラミングステップは４つのフェーズを備えている。期間（Ｐ１）は、ビットラインのプレチャージフェーズである。ビットラインは、カップリングされたメモリセルをプログラム禁止の条件下に置くためにＶｄｄ（図１２（Ｅ））にプレチャージされ、またはプログラム可能な条件下に置くために０Ｖ（図１２（Ｄ））にプレチャージされる。期間（Ｐ２）はブースティング・フェーズである。ＮＡＮＤ形チェーンの選択されないメモリセルのワードラインに電圧が印加される（図１２（Ｉ））。これは、ビットラインがＶｄｄに設定されているセルのＮＡＮＤ形チャネル電圧をブーストさせる効果を有する（図１２（Ｇ））。プログラミングが禁止されるセルのＮＡＮＤ形チャネルがブーストされた後に、ドレイン選択トランジスタのスイッチが、ＬＯＷに移行するＳＧＤによってオフにされる。これにより、ビットラインがＮＡＮＤ形チェーンから係合解除される。
第３の期間（Ｐ３）はプログラミングフェーズである。期間（Ｐ１）と（Ｐ２）がメモリセルのページのチャネルに電圧を設定するのに対し、期間（Ｐ３）は、基板から電荷保持要素へ電子を移動させるために、プログラミングパルスを実際に付加するための期間である。選択されたメモリのワードラインにプログラミング電圧が供給される（図１２（Ｈ））。ＮＡＮＤ形チェーン内の、ブーストされていないチャネルを有するメモリセルのみにプログラミングが行われる。ブーストされたチャネルを有するメモリセルではプログラミングが禁止される。これは、ブーストされたチャネルと電荷保持要素の間の電場が減衰されたためである。プログラミングはＮＡＮＤ形セルから係合解除されたビットラインによって実行されるが、チャネルの電圧条件は、その静電容量によって動的に維持される。
第４の期間（Ｐ４）は、プログラム設定のための期間ＴP1、ラッチされたプログラミングのための期間ＴP2と比べて比較的短い放電フェーズである。ワードライン上の高圧を放電することができる。ＮＡＮＤ形チェーンのドレイン端子とソース端子の両方が、ビットラインとソースラインのそれぞれに再接続される。これは、ドレイン選択トランジスタとソース選択トランジスタのスイッチをオンにすることで達成される。これによって、ＳＧＤとＳＧＳがＶｄｄへ移行する（図１２（Ａ）、図１２（Ｂ））。チャネルは、ソースラインを介して接地に放電される。
そのため、ある行に沿った特定のセルのプログラミングを禁止するためには、ビットラインプレチャージ・フェーズの間に、これに関連するビットラインにＶｄｄを印加する（図１２（Ｅ））。この好ましい実施形態では、各ビットラインにカップリングされたセンスアンプが、ビットライン電圧をコントローラの制御下に置く（図１１を参照）。ドレイン選択トランジスタＳ２のスイッチがゲートにＶｄｄを印加することによってオンにされたそれぞれのセルについて（残りの行についても同様）、そのＮＡＮＤチャネルが、関連するビットラインに接続されて、Ｖｄｄ−ＶT にまで荷電される（ここで、ＶT はドレイン選択トランジスタのしきい値電圧である）（図１２（Ｇ）（Ｐ１））。次に、ブースティング・フェーズにおいて、ＮＡＮＤ形チェーン内の選択されないメモリセルの制御ゲートに、選択されないワードラインを介してＶｐａｓｓが印加される。カップリングの結果、チャネル電圧が上昇し、これがＶｄｄを超えるとドレイン選択トランジスタのスイッチが効率的にオフにされる。これによりチャネルがフローティングさせられ、ワードラインにおける電圧によって、チャネル電圧がさらに強力にブーストされる。このブースティング・フェーズの次に、選択されたワードラインにプログラミング電圧を印加するプログラミングフェーズが実行される。ワードライン上の電圧がほぼピークに達した後、チャネルが十分にブーストされ次第、ドレイン選択トランジスタのスイッチが、そのゲートにおける低圧によってオフにされる。これにより、チャネルにてブーストされた電圧がラッチされることで、プログラミングステップが完了するまでの間、プログラム禁止が実行される。これと同時に、ＮＡＮＤセルが関連するビットラインから切り離されることで、同一列内の別のＮＡＮＤセルが同じビットラインを使用できるようになる。
同様に、ある行に沿った別のセルのプログラミングを可能にするためには、ビットラインプレチャージ・フェーズの間に、関連するビットラインに０Ｖの電圧が印加される。それぞれのセルでは、ドレイントランジスタのスイッチがオンにされた状態で、ＮＡＮＤ形チャネルが、関連するビットラインに接続され、本質的に接地電位に固定される。次に、ブースティング・フェーズにおいて、選択されないワードラインを介して、ＮＡＮＤ形チェーン内の選択されないメモリセルの制御ゲートにＶPASSが印加される。禁止の場合とは異なり、０Ｖに固定されているため、チャネル電圧はブーストされない。ブースティング・フェーズの次に、プログラミング電圧を選択されたワードラインに印加するプログラミングフェーズが続く。ワードラインがほぼピークに達し次第、ドレイン選択トランジスタのスイッチが、そのゲートにおける低圧によってオフにされる。これにより、チャネルにおいて０Ｖの電圧がラッチされて、プログラミングがプログラミングステップが完了するまでの間ずっと実行される。これと同時に、ＮＡＮＤセルが関連するビットラインから切り離され、これにより、同一列内の別のＮＡＮＤセルが同じビットラインを使用できるようになる。
プログラミングステップ後のメモリの感知およびベリファイが、同時係属中で、公開された、２００２年９月２４日出願の米国特許出願第１０／２５４，８３０号（特許文献１９）に開示されている。この特許出願は、その全体が参照により本願明細書において援用されている。
図１３は、プログラミング操作が、プログラミングステップとベリファイステップが交互に実行される一連の操作である従来のプログラミングサイクルを示す。それぞれのプログラミングステップはＴP で示される期間を有し、それぞれのベリファイステップはＴS で示される期間を有する。プログラミング操作がｎ個のプログラミングステップを要する場合には、合計のプログラミング操作時間はｎ（ＴP ＋ＴS ）となる。
上述したように、本発明では、１組のビットラインによって第１の組の電圧条件がメモリセルの第１のページへ転送され、第１のメモリ操作を実行するために、これが第１のページによって動的に保持され、その一方で、同一の組のビットラインが、別のメモリ操作を実行するために解放される。一実施形態では、この別のメモリ操作は、メモリの第１のページにおける次のベリファイステップになっている。従来の場合と異なり、プログラミングステップが完了する前にベリファイステップを開始することができる。同じページの次のベリファイステップのために、ビットラインがプレチャージされる。別の実施形態では、メモリセルの２つのページを同時にプログラムするため、一方のページのプログラミング中に、ビットラインを使用して他方のページをベリファイすることができる。
図１４は、メモリセルのページへのプログラミング操作中、プログラミングステップが完了する前にベリファイステップが開始される実施形態を示す。各プログラミングステップはＴP 〜ＴP1＋ＴP2で示される期間を有し、ここで、ＴP1はプログラミングセットアップ時間、ＴP2はプログラムパルス時間である。図１２（Ａ）に示されているように、ラッチプログラミング期間ＴP2の間、ビットラインは空いている。一方、ビットラインは、ベリファイステップの全般にわたって必要である。それぞれのベリファイステップは、ＴS 〜ＴS1＋ＴS2で示される期間を有し、ここで、ＴS1は感知セットアップ時間、ＴS2は実際のデータ感知時間である。ベリファイステップにおいて、感知はプログラミングステップの完了後に実行されなければならない。しかし、かなり長い場合もあるセットアップ時間ＴS1は、ラッチプログラミング期間と重なっていてよい。これは、ステップ時間ＴS1が、プレチャージ操作のためにビットラインを排他的に使用できるためである。そのため、それぞれのプログラム／ベリファイサイクルの長さは約ＴP ＋ＴS2であり、従って、合計プログラミング操作時間はｎ（ＴP ＋ＴS2）となる。これは、図１３に示されている従来の場合よりも大幅に短くすることができる。
図１５Ａは、効率的で並列な操作のために、メモリセルの２つのページが同一の組のビットラインを共用する別の実施形態を示す。一方のページがプログラミングステップを実行される間に、他方のページにベリファイステップが実行される。この例では、メモリセルの２つの異なるページの各々が、メモリアレイ内のＮＡＮＤ形チェーンの２つの異なる行の間にそれぞれ常駐している。適切なプログラム可能な電圧条件またはプログラム禁止の電圧条件が、ページが含まれているそれぞれのメモリＮＡＮＤ形チェーンへ転送された後に、電圧条件が各チャネルによってブーストされ、ラッチされる。次に、ＴP1の後にビットラインが解放される。この時、ベリファイステップのために、第２のページが複数のビットラインと係合することができる。ラッチされたプログラミング期間ＴP2内にベリファイステップ全体を組み込むことができる場合には、平均プログラミング操作はｎＴP1となり、ベリファイステップのための期間は使用されない。
図１５Ｂは、図１５Ａに示されている２ページプログラミングの実施形態の別の可能性を示す。ここでは、ベリファイステップ期間がラッチプログラミング期間よりも長い。この場合、プログラム／ベリファイ期間はＴP1＋ＴS で表され、平均プログラミング操作はちょうどｎ（ＴP1＋ＴS ）となる。
図１６は、本発明の好ましい一実施形態による、メモリセルの２つのページに、パイプラインされたプログラミングとベリファイを同時に実行することができるメモリ装置を示す。メモリセルの各ページは、ＮＡＮＤ形チェーン４５０の対応するページ内に、メモリアレイ４００の行に沿って常駐している。メモリセルの第１のページは、ワードラインＷＬａによって接続される複数の制御ゲートを有し、そのドレイン選択トランジスタＳ２とソース選択トランジスタＳ１（図１１を参照）は、信号ＳＧＤａとＳＧＳａによってそれぞれ制御されている。メモリセルのページのソースはソースライン４３４に接続されている。同様に、メモリセルの第２のページの複数の制御ゲートはワードラインＷＬｂによって接続され、そのドレイン選択トランジスタおよびソース選択トランジスタは、信号ＳＧＤｂとＳＧＳｂによってそれぞれ制御されている。
メモリセルの２つのページは、対応する１組のセンスアンプ５７２にカップリングされた１組のビットライン４３６を共用する。コントローラ５１０はセンスアンプを制御する。このセンスアンプは、必要なプレチャージ電圧をビットラインに供給し、プログラミングステップ後に、ベリファイのような感知操作を実行する。さらに、このコントローラは、ＮＡＮＤ形チェーンの２つのページについて、様々なソースおよびドレイン選択ライン／ワードラインに独立的に供給された電圧を制御する。
以上、例示と説明を目的として本発明について説明した。上記記載は、本発明が網羅的なものであることや、記載した正確な形態に対して本発明を限定することを意図するものではなく、上記の教示に照らして多くの改変と変形を行うことが可能である。上記実施形態は、本発明の原理とその実際的適用を最もよく説明するために選択し、記載したものである。上記説明によって、他の当業者が、種々の実施形態で、また、特定の用途に適するような様々な改変例を用いて本発明を最もよく利用し、実施することが可能となる。本発明の範囲は上記請求の範囲により定義される。
メモリセルアレイとメモリセルを作動させる回路構成とを示す。 メモリセルを動的に消去するためのフローチャートを示す。 メモリセルでの動的処理を行うためのフローチャートを示す。 ＮＯＲフラッシュセルの結線図を示す。 いくつかのＮＡＮＤフラッシュセルの結線図を示す。 ＮＡＮＤ形チェーンに編成された一連のメモリセルを概略的に示す。 ＮＡＮＤ形チェーンのアレイとして編成されたメモリアレイの一例を示す。 本発明の実行に適したメモリ装置の好ましい配置を示す。 メモリセルのプログラミング操作の例証的な動作電圧の表を示す。 従来のプログラミング操作の間に、選択されたワードラインを介して、メモリセルのページの制御ゲートに印加される一般的な電圧の時間線図を示す。 図６に示されているＮＡＮＤ形チェーンの別の略図であり、本発明の好ましい実施形態による、プログラム可能にする電圧またはプログラム禁止にする電圧をラッチするために使用されるドレイン選択トランジスタとチャネル静電容量を特に示す。 チャネル電圧ラッチングを伴うプログラミングステップの時間線図である。 プログラミング操作が、プログラミングステップおよびベリファイステップが交互に実行される一連の操作である、従来のプログラミングサイクルを示す。 メモリセルのページへのプログラム操作中、プログラミングステップが完了する前にベリファイステップが開始される実施形態を示す。 効率的で並列な操作のために、メモリセルの２つのページが１組のビットラインを共用する別の実施形態を示す。 図１５Ａに示されている２ページプログラミングの実施形態の別の可能性を示し、ここでは、ベリファイステップの期間がラッチプログラム期間よりも長い。 本発明の好ましい実施形態による、メモリセルの２つのページに、パイプラインされたプログラミングとベリファイを同時に実行することができるメモリ装置を示す。

Claims (22)

  1. それぞれのメモリセルが、制御ゲートと、ソースとドレインで画定されたチャネルとを有するメモリセルのアレイを有する不揮発性メモリのために、メモリセル群内のメモリセルを並列にプログラムする方法であって、
    （ａ１）前記メモリセル群内のそれぞれのメモリセルについて、それぞれのメモリセルがプログラムまたはプログラム禁止のどちらに指定されているかに応じて、プログラム可能な電圧またはプログラム禁止の電圧に遷移させるために、関連する電圧ソースを関連するビットラインを介してそれぞれのチャネルにカップリングするステップと、
    （ａ２）チャネルにて前記プログラム可能な電圧またはプログラム禁止の電圧を動的に保持することを許容する一方で、前記関連するビットラインを切り離すことで、関連する電圧ソースを前記メモリセル群内のすべてのメモリセルのチャネルからデカップリングするステップと、
    （ａ３）メモリセルの制御ゲートにプログラミング電圧を印加することで、前記メモリセル群内のメモリセルをプログラムするステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記メモリセル群が動的な条件下で操作される一方で、前記不揮発性メモリセルのアレイに別のメモリ操作を許容するステップをさらに含む方法。
  3. 請求項１記載の方法において、
    （ｂ１）それぞれのメモリセルが所定の状態に正確にプログラムされているかどうかを所定の回数だけベリファイするステップと、
    （ｂ２）正確にプログラムされたそれぞれのメモリセルにプログラム禁止を指定するステップと、
    （ｂ３）前記メモリセル群内のすべてのメモリセルが正確にプログラムされるまで、（ａ１）〜（ａ３）と（ｂ１）〜（ｂ２）を繰り返すステップと、
    をさらに含む方法。
  4. 請求項３記載の方法において、
    交互に配置された少なくとも２つのメモリセル群の一方のメモリセル群に（ａ１）〜（ａ３）が実行され、他方のメモリセル群に（ｂ１）〜（ｂ２）が実行されるように、交互に配置された少なくとも２つのメモリセル群の間にプログラムとベリファイが実行される方法。
  5. 請求項１記載の方法において、
    それぞれのメモリセルのドレインは、関連するビットラインに切り換え可能に接続するドレイン選択トランジスタにカップリングされ、
    前記関連する電圧ソースをカップリングするステップは、関連するビットラインからドレインへの関連する電圧ソースを接続するようにそのドレイン選択トランジスタをオンにすることで実行される方法。
  6. 請求項１記載の方法において、
    それぞれのメモリセルのドレインは、関連するビットラインに切り換え可能に接続するドレイン選択トランジスタにカップリングされ、
    前記関連する電圧ソースをデカップリングするステップは、関連するビットラインからドレインへの関連する電圧ソースを切断するようにそのドレイン選択トランジスタをオフにすることで実行される方法。
  7. 請求項１記載の方法において、
    前記メモリセルのアレイは、ＮＡＮＤ形チェーンのアレイとして編成され、それぞれのＮＡＮＤ形チェーンは、そのソースとドレインによってデイジーチェーン配線され、ソース端子とドレイン端子によって終端されている複数のメモリセルと、ドレイン端子を関連するビットラインに切り換え可能に接続するドレイン選択トランジスタとを備える方法。
  8. 請求項７記載の方法において、
    メモリセルのそれぞれのチャネルは、ＮＡＮＤ形チェーンのデイジーチェーン配線されたメモリセルのチャネルの組み合わせの一部で構成されている方法。
  9. 請求項１〜８のいずれか記載の方法において、
    それぞれの不揮発性メモリセルは、１ビットのデータを記憶する方法。
  10. 請求項１〜８のいずれか記載の方法において、
    それぞれの不揮発性メモリセルは、１ビットより多いデータを記憶する方法。
  11. 請求項１〜８のいずれか記載の方法において、
    それぞれのメモリセルは、電荷保持要素をさらに備える方法。
  12. 不揮発性メモリであって、
    それぞれのメモリセルが、ソースとドレインで画定されたチャネルを有するメモリセル群と、
    前記メモリセル群に動作電圧を供給する、対応する電圧ソース群と、
    前記メモリセル群内のそれぞれのメモリセルに関連している転送トランジスタであって、関連するメモリセルのドレインを、これに対応する電圧ソースに切り換え可能にカップリングする転送トランジスタと、
    それぞれの転送トランジスタを制御するコントローラであって、関連するメモリセルのチャネルにおいて、所定のプログラム可能な電圧条件またはプログラム禁止の電圧条件のどちらかを設定するために、前記対応する電圧ソースを関連するビットラインを介して前記関連するメモリセルのドレインにカップリングし、その後、プログラミング操作のために、前記チャネルにおいて、前記所定の電圧条件を動的に保持するために、前記関連するビットラインを切り離すことで、前記対応する電圧ソースを前記メモリセル群内のすべてのメモリセルのドレインからデカップリングするためのコントローラと、
    を備える不揮発性メモリ。
  13. 請求項１２記載の不揮発性メモリにおいて、
    それぞれの対応する電圧ソースは、センスアンプによって提供される不揮発性メモリ。
  14. 請求項１２記載の不揮発性メモリにおいて、
    前記メモリセルのアレイが、ワードラインとビットラインがアクセスできる行と列に配置され、
    前記転送トランジスタが、前記関連するメモリセルのドレインを、関連するビットラインを介して前記対応する電圧ソースにカップリングすることを可能にする不揮発性メモリ。
  15. 請求項１２記載の不揮発性メモリにおいて、
    前記コントローラは、状態マシンである不揮発性メモリ。
  16. 請求項１４記載の不揮発性メモリにおいて、
    前記メモリセルのアレイは、ＮＡＮＤ形チェーンのアレイとして編成され、それぞれのＮＡＮＤ形チェーンは、そのソースとドレインによってデイジーチェーン配線され、ソース端子とドレイン端子によって終端されている複数のメモリセルを備え、
    前記転送トランジスタは、前記ドレイン端子を、関連するビットラインを介して前記対応する電圧ソースにカップリングすることを可能にする不揮発性メモリ。
  17. 請求項１６記載の不揮発性メモリにおいて、
    メモリセルのそれぞれのチャネルは、ＮＡＮＤ形チェーンのデイジーチェーン配線されたメモリセルのチャネルの組み合わせの一部で構成されている不揮発性メモリ。
  18. 請求項１６記載の不揮発性メモリにおいて、
    前記コントローラは、行に配置されたメモリセル群について、まずその関連するビットラインとのカップリングを可能にし、次に、前記関連するビットラインからのデカップリングを可能にすることによって、チャネル電圧を動的に設定することを可能とし、その後、前記メモリセルの別の行を、別のメモリ操作のためにビットラインにカップリングさせることを可能とする不揮発性メモリ。
  19. 請求項１２〜１８のいずれか記載の不揮発性メモリにおいて、
    それぞれの不揮発性メモリセルは、１ビットのデータを記憶する不揮発性メモリ。
  20. 請求項１２〜１８のいずれか記載の不揮発性メモリにおいて、
    それぞれの不揮発性メモリセルは、１ビットより多いデータを記憶する不揮発性メモリ。
  21. 請求項１２〜１８のいずれか記載の不揮発性メモリにおいて、
    それぞれのメモリセルは、電荷保持要素をさらに備える不揮発性メモリ。
  22. 不揮発性メモリであって、
    それぞれのメモリセルが、ソースとドレインで画定されたチャネルを有するメモリセル群と、
    前記メモリセル群に動作電圧を供給する、対応する電圧ソース群と、
    チャネルにおいて所定のプログラム可能な電圧条件またはプログラム禁止の電圧条件を設定するために、それぞれのメモリセルのドレインを、関連するビットラインを介して対応する電圧ソースにカップリングする手段と、
    プログラミング操作のために、チャネルにおいて前記所定の電圧が動的に保持されるように、前記関連するビットラインを切り離して、前記メモリセル群内のすべてのメモリセルのチャネルをフローティングさせる手段と、
    を備える不揮発性メモリ。
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