JP2003151290A - コントロール・ゲート及びワード線電圧の昇圧回路 - Google Patents
コントロール・ゲート及びワード線電圧の昇圧回路Info
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Abstract
(57)【要約】
【課題】 コントロール・ゲート−ワード線（ＣＧ−Ｗ
Ｌ）の容量結合を利用する回路及び半導体方法を提供す
ること。 【解決手段】 選択されるワード線に隣接したコントロ
ール・ゲート電圧を昇圧するため、コントロール・ゲー
ト及びビット線のデコーダ及びドライバを介して必要な
昇圧電圧を生成する代わりに、容量結合が使用される。
この電圧昇圧方法は、アドレス・デコーダのシリコン領
域を節減し、デコーダ回路の複雑度を低減し、アドレス
・デコード・セットアップ時間を縮小し、アドレス・デ
コーダのために余分の電圧供給源を設けることを不必要
にする。
Ｌ）の容量結合を利用する回路及び半導体方法を提供す
ること。 【解決手段】 選択されるワード線に隣接したコントロ
ール・ゲート電圧を昇圧するため、コントロール・ゲー
ト及びビット線のデコーダ及びドライバを介して必要な
昇圧電圧を生成する代わりに、容量結合が使用される。
この電圧昇圧方法は、アドレス・デコーダのシリコン領
域を節減し、デコーダ回路の複雑度を低減し、アドレス
・デコード・セットアップ時間を縮小し、アドレス・デ
コーダのために余分の電圧供給源を設けることを不必要
にする。
Description
【０００１】本願は、２００１年７月６日に出願された
米国暫定特許出願第６０／３０３，７３８号の優先権を
主張する。この米国暫定特許出願は、参照してここに組
み込まれる。
米国暫定特許出願第６０／３０３，７３８号の優先権を
主張する。この米国暫定特許出願は、参照してここに組
み込まれる。
【０００２】
【発明の属する技術分野】本発明は、ツイン金属−酸化
層−チッ化層−酸化層（ツインＭＯＮＯＳ）半導体メモ
リのために、選択されるワード線を昇圧することによっ
て開放電圧(オーバーライド電圧)をコントロール・ゲー
トへ提供する回路及び方法に関する。
層−チッ化層−酸化層（ツインＭＯＮＯＳ）半導体メモ
リのために、選択されるワード線を昇圧することによっ
て開放電圧(オーバーライド電圧)をコントロール・ゲー
トへ提供する回路及び方法に関する。
【０００３】更に具体的には、本発明は、ＭＯＮＯＳメ
モリのプログラム、消去、又は読み出しモードのため
に、選択されるワード線と隣接コントロール・ゲートと
の間の容量結合を使用して電圧を昇圧する手段を提供す
ることに関するものである。
モリのプログラム、消去、又は読み出しモードのため
に、選択されるワード線と隣接コントロール・ゲートと
の間の容量結合を使用して電圧を昇圧する手段を提供す
ることに関するものである。
【０００４】
【従来の技術】高密度フラッシュ・メモリ・アレーは、
従来の特許で説明されている。米国特許６，０１１，７
２５（エイタン：Eitan）「非対称チャージトラッピン
グを用いる２ビット不揮発性の電気的に消去およびプロ
グラム可能な半導体メモリ・セル」（Two Bit Non-vola
tile Electrically Erasable and Programmable Semico
nductor Memory Cell Utilizing Asymmetrical Charge
Trapping）は、メモリ・セル断面内の様々な層の中のチ
ャージ・トラッピングを使用して情報を記憶するメモリ
・セルを説明している。１つのワードゲートは１つの酸
化層−チッ化層−酸化層（ＯＮＯ）複合層を下層として
有する。前記複合層の中で、電子はチッ化層の中の２つ
の別々の位置でトラップされる。従って、データの２つ
のハードビットが、１つのワードゲートの下に記憶され
ることができ、これはセル密度をほぼ２倍にする。
従来の特許で説明されている。米国特許６，０１１，７
２５（エイタン：Eitan）「非対称チャージトラッピン
グを用いる２ビット不揮発性の電気的に消去およびプロ
グラム可能な半導体メモリ・セル」（Two Bit Non-vola
tile Electrically Erasable and Programmable Semico
nductor Memory Cell Utilizing Asymmetrical Charge
Trapping）は、メモリ・セル断面内の様々な層の中のチ
ャージ・トラッピングを使用して情報を記憶するメモリ
・セルを説明している。１つのワードゲートは１つの酸
化層−チッ化層−酸化層（ＯＮＯ）複合層を下層として
有する。前記複合層の中で、電子はチッ化層の中の２つ
の別々の位置でトラップされる。従って、データの２つ
のハードビットが、１つのワードゲートの下に記憶され
ることができ、これはセル密度をほぼ２倍にする。
【０００５】他のフラッシュ及びＭＯＮＯＳ ＥＥＰＲ
ＯＭセルから区別されるツインＭＯＮＯＳメモリ・セル
構造の特徴は、エス．オグラ（S.Ogura）らによる米国
特許６，２５５，１６６Ｂ１「不揮発性メモリセル、及
び不揮発性メモリセル及び不揮発性メモリアレイのプロ
グラミング方法」（Nonvolatile memory cell, method
of programming the same and nonvolatile memory arr
ay）、及び２００１年３月１９日に出願されたワイ．ハ
ヤシ（Y.Hayashi）らの米国特許出願０９／８１０，１
２２「不揮発性メモリの配列アーキテクチャおよび操作
方法」（Arrayarchitecture of nonvolatile memory an
d operation method）に記載されている。図１は、ツイ
ンＭＯＮＯＳメモリ・アレーの断面を示す。１つのメモ
リ・セル［ｘ］は、コントロール・ゲートＣＧ［ｘ］、
ビット拡散接合ＢＬ［ｘ］、及びワードゲートの２つの
半分から構成される。特に、２つのコントロール・ゲー
ト構成要素ＣＧ＿Ｌ及びＣＧ＿Ｒ下の酸化層中にに存在
する２つの別々のチッ化層ＭＬ及びＭＲから構成される
構造によって、１セルで２ビットの特徴が得られる。側
壁多結晶シリコン・コントロール・ゲートＣＧ＿Ｌ及び
ＣＧ＿Ｒは、共通にするコントロール・ゲートＣＧ
［ｘ］多結晶シリコンを形成するために、物理的又は電
気的に接続されることがある。この場合ビット拡散ＢＬ
［ｘ］は共通コントロール・ゲートＣＧ［ｘ］下の酸化
層の下にある。１セルで２ビットの特徴は、選択される
セル及び隣接するセルのコントロール・ゲート、ビット
線拡散、及びワードゲートに特定の電圧を印加すること
によって、選択されるセルの左側又は右側を選択して実
現されることができる。コントロール・ゲート線はツイ
ンＭＯＮＯＳ構造に特異なもので、選択されるセルの左
側又は右側を選択するために追加の制御条件を提供す
る。しかし、他のタイプのデュアルビット・セルで必要
になるデコーディング回路に加え、コントロール・ゲー
ト線も新たにデコーディング回路を必要とする。適切な
電圧が、選択されるコントロール・ゲートＣＧｓ、及び
開放される隣接ＣＧｏへ印加されなければならない。１
つのメモリ記憶サイトを選択するためには、開放電圧に
よって隣接メモリ記憶サイトの閾値をマスクすることが
必要である。この電圧は、通常、読み出しの間に、選択
されるコントロール・ゲートＣＧｓへ印加される電圧よ
りも高い。１．８Ｖ以下の電源を使用する技術では、開
放電圧ＶＣＧｏは、通常、電源電圧よりも高く、典型的
には２．５〜３．０Ｖの範囲にある。読み出し又はプロ
グラム操作に対し、もしセル［Ｘ］が選択されると、対
応するコントロール・ゲートＣＧｓが選択される。ある
メモリ・サイトが標的にされたとき、側方に隣接したワ
ード線もＷＬｓとして選択され、そのワード線のもう一
方側にあるコントロール・ゲートＣＧｏには開放電圧Ｖ
ＣＧｏが印加される。
ＯＭセルから区別されるツインＭＯＮＯＳメモリ・セル
構造の特徴は、エス．オグラ（S.Ogura）らによる米国
特許６，２５５，１６６Ｂ１「不揮発性メモリセル、及
び不揮発性メモリセル及び不揮発性メモリアレイのプロ
グラミング方法」（Nonvolatile memory cell, method
of programming the same and nonvolatile memory arr
ay）、及び２００１年３月１９日に出願されたワイ．ハ
ヤシ（Y.Hayashi）らの米国特許出願０９／８１０，１
２２「不揮発性メモリの配列アーキテクチャおよび操作
方法」（Arrayarchitecture of nonvolatile memory an
d operation method）に記載されている。図１は、ツイ
ンＭＯＮＯＳメモリ・アレーの断面を示す。１つのメモ
リ・セル［ｘ］は、コントロール・ゲートＣＧ［ｘ］、
ビット拡散接合ＢＬ［ｘ］、及びワードゲートの２つの
半分から構成される。特に、２つのコントロール・ゲー
ト構成要素ＣＧ＿Ｌ及びＣＧ＿Ｒ下の酸化層中にに存在
する２つの別々のチッ化層ＭＬ及びＭＲから構成される
構造によって、１セルで２ビットの特徴が得られる。側
壁多結晶シリコン・コントロール・ゲートＣＧ＿Ｌ及び
ＣＧ＿Ｒは、共通にするコントロール・ゲートＣＧ
［ｘ］多結晶シリコンを形成するために、物理的又は電
気的に接続されることがある。この場合ビット拡散ＢＬ
［ｘ］は共通コントロール・ゲートＣＧ［ｘ］下の酸化
層の下にある。１セルで２ビットの特徴は、選択される
セル及び隣接するセルのコントロール・ゲート、ビット
線拡散、及びワードゲートに特定の電圧を印加すること
によって、選択されるセルの左側又は右側を選択して実
現されることができる。コントロール・ゲート線はツイ
ンＭＯＮＯＳ構造に特異なもので、選択されるセルの左
側又は右側を選択するために追加の制御条件を提供す
る。しかし、他のタイプのデュアルビット・セルで必要
になるデコーディング回路に加え、コントロール・ゲー
ト線も新たにデコーディング回路を必要とする。適切な
電圧が、選択されるコントロール・ゲートＣＧｓ、及び
開放される隣接ＣＧｏへ印加されなければならない。１
つのメモリ記憶サイトを選択するためには、開放電圧に
よって隣接メモリ記憶サイトの閾値をマスクすることが
必要である。この電圧は、通常、読み出しの間に、選択
されるコントロール・ゲートＣＧｓへ印加される電圧よ
りも高い。１．８Ｖ以下の電源を使用する技術では、開
放電圧ＶＣＧｏは、通常、電源電圧よりも高く、典型的
には２．５〜３．０Ｖの範囲にある。読み出し又はプロ
グラム操作に対し、もしセル［Ｘ］が選択されると、対
応するコントロール・ゲートＣＧｓが選択される。ある
メモリ・サイトが標的にされたとき、側方に隣接したワ
ード線もＷＬｓとして選択され、そのワード線のもう一
方側にあるコントロール・ゲートＣＧｏには開放電圧Ｖ
ＣＧｏが印加される。
【０００６】ツインＭＯＮＯＳビット拡散アレーの例
は、米国特許６，２５５，１６６Ｂ１に基づいて、図１
及び図２のアレー・バージョンＡで与えられる。このア
レーは、複数のメモリ・セル、セルへ接続された複数の
ワード線１１０、コントロール・ゲート線１３０、及び
ビット線１８０から構成される。１つのワード線（Ｗ
Ｌ）はＮ個のセルを含む行を接続する。多結晶シリコン
のワード線は、ワード線の全体にわたって多結晶シリコ
ンのコントロール・ゲート線の上方を通り、及びそれら
の間にあるワードゲートを順次接続する。図１及び図２
において、ビット線の数に等しいＭ個のコントロール・
ゲート線１３０及び２２０が存在し、コントロール・ゲ
ート線及びビット線は、相互に平行でワード線に垂直で
ある。読み出し、プログラム、又は消去モードの間、１
つのＷＬの上でＹ個のセルごとに１つのセルが選択され
る。従って、Ｙ個のコントロール・ゲート線ごとに１つ
のコントロール・ゲート線を選択するためのＣＧドライ
バ及びＣＧデコーダは、Ｙ個のビット線ごとに１つのビ
ット線を選択するためのＢＬドライバ及びＢＬデコーダ
と連れ立って、メモリ行列へ接続される。ＷＬドライバ
及びＷＬデコーダも行列へ接続され、１つのＷＬを選択
するためメモリのワード線へ適正な電圧を供給する。図
１を参照すると、セル［Ｘ］のＭＲが標的にされたと
き、ＷＬが選択され、ＣＧ［ｘ］は選択されるＣＧｓと
なり、ＣＧ［ｘ＋１］は開放にされるＣＧｏとなる。
は、米国特許６，２５５，１６６Ｂ１に基づいて、図１
及び図２のアレー・バージョンＡで与えられる。このア
レーは、複数のメモリ・セル、セルへ接続された複数の
ワード線１１０、コントロール・ゲート線１３０、及び
ビット線１８０から構成される。１つのワード線（Ｗ
Ｌ）はＮ個のセルを含む行を接続する。多結晶シリコン
のワード線は、ワード線の全体にわたって多結晶シリコ
ンのコントロール・ゲート線の上方を通り、及びそれら
の間にあるワードゲートを順次接続する。図１及び図２
において、ビット線の数に等しいＭ個のコントロール・
ゲート線１３０及び２２０が存在し、コントロール・ゲ
ート線及びビット線は、相互に平行でワード線に垂直で
ある。読み出し、プログラム、又は消去モードの間、１
つのＷＬの上でＹ個のセルごとに１つのセルが選択され
る。従って、Ｙ個のコントロール・ゲート線ごとに１つ
のコントロール・ゲート線を選択するためのＣＧドライ
バ及びＣＧデコーダは、Ｙ個のビット線ごとに１つのビ
ット線を選択するためのＢＬドライバ及びＢＬデコーダ
と連れ立って、メモリ行列へ接続される。ＷＬドライバ
及びＷＬデコーダも行列へ接続され、１つのＷＬを選択
するためメモリのワード線へ適正な電圧を供給する。図
１を参照すると、セル［Ｘ］のＭＲが標的にされたと
き、ＷＬが選択され、ＣＧ［ｘ］は選択されるＣＧｓと
なり、ＣＧ［ｘ＋１］は開放にされるＣＧｏとなる。
【０００７】米国特許出願０９／８１０，１２２に基づ
いて、他のアレー・バージョンＢが図３及び図４に説明
される。ワード線３１０及び４３０の行と、垂直ビット
線の列との関係は同じである。しかし、この金属ビット
・アレーのタイプにおいて、コントロール線は、拡散ビ
ット・アレーのバージョンＡにおけるビット線の代わり
に、ワード線と平行に走る。図３を参照すると、セル
［ｘ］のＭＲが標的にされるとき、ＷＬ［ｘ］が、選択
されるワード線ＷＬｓとなり、ＣＧ［ｘ］が、選択され
るコントロール・ゲート線ＣＧｓとなり、ＣＧ［ｘ＋
１］が、開放されるコントロール・ゲート線ＣＧｏとな
る。バージョンＡ及びＢにおいて、１つのＷＬがプログ
ラム及び読み出しの間に選択される。更に、バージョン
Ａ及びＢの双方において、ビット線に対するデコーダが
構築されると、Ｙ個のセル毎に選択される１つのセルに
対し、Ｙ個のビット線毎に１つのビット線が同時に選択
される。しかし、バージョンＡにおいて、Ｙ個のセル毎
に選択される１つのセルに対し、Ｙ個のコントロール線
毎に対応する１つのコントロール線が、ビット線に類似
したデコーディング方式で選択される必要がある。バー
ジョンＢのコントロール・ゲート・デコーダは、ただ１
つのコントロール・ゲート線４２０だけが１つのワード
線４３０、もう１つだけ追加に開放される隣接コントロ
ール・ゲート線と一緒に選択される点で、バージョンＡ
とは異なっている。
いて、他のアレー・バージョンＢが図３及び図４に説明
される。ワード線３１０及び４３０の行と、垂直ビット
線の列との関係は同じである。しかし、この金属ビット
・アレーのタイプにおいて、コントロール線は、拡散ビ
ット・アレーのバージョンＡにおけるビット線の代わり
に、ワード線と平行に走る。図３を参照すると、セル
［ｘ］のＭＲが標的にされるとき、ＷＬ［ｘ］が、選択
されるワード線ＷＬｓとなり、ＣＧ［ｘ］が、選択され
るコントロール・ゲート線ＣＧｓとなり、ＣＧ［ｘ＋
１］が、開放されるコントロール・ゲート線ＣＧｏとな
る。バージョンＡ及びＢにおいて、１つのＷＬがプログ
ラム及び読み出しの間に選択される。更に、バージョン
Ａ及びＢの双方において、ビット線に対するデコーダが
構築されると、Ｙ個のセル毎に選択される１つのセルに
対し、Ｙ個のビット線毎に１つのビット線が同時に選択
される。しかし、バージョンＡにおいて、Ｙ個のセル毎
に選択される１つのセルに対し、Ｙ個のコントロール線
毎に対応する１つのコントロール線が、ビット線に類似
したデコーディング方式で選択される必要がある。バー
ジョンＢのコントロール・ゲート・デコーダは、ただ１
つのコントロール・ゲート線４２０だけが１つのワード
線４３０、もう１つだけ追加に開放される隣接コントロ
ール・ゲート線と一緒に選択される点で、バージョンＡ
とは異なっている。
【０００８】メモリ・行列内で標的にされるＷＬ、Ｂ
Ｌ、及びＣＧに印加する電圧を用意（セットアップ）す
るタイミングは、特に読み出しの間、メモリ・パフォー
マンスの点で特に重要である。各線の負荷容量及び負荷
抵抗は、電圧状態を切り替えるときに、かなり遅延に寄
与する。メインのコントロール・ゲート線及びワードゲ
ート線は、アレーの長さに依存してかなりの抵抗及び容
量を有するセルが互いにつながった多結晶シリコン・ゲ
ートである。図４において、１つのメイン・ビット線４
８０は、拡散層を介して列全体のセルを接続する。拡散
層もまた、かなりの容量及び抵抗を持ち込む。ビット線
の抵抗は、一般的に、間隔を取って拡散線を金属ビット
線へストラップ／裏打ちすることによって低減される。
しかし、高密度及び低コストを達成するため、多結晶シ
リコンのワード線及びコントロール・ゲート線に対して
追加の金属線を必ずしも使用できるとはかぎらない。従
って、電圧のセットアップ時間は、最も遅い線によって
規定される。最も大きな遅延は、通常、非常に狭くてシ
リサイド化が困難なコントロール・ゲート線によって決
定される。
Ｌ、及びＣＧに印加する電圧を用意（セットアップ）す
るタイミングは、特に読み出しの間、メモリ・パフォー
マンスの点で特に重要である。各線の負荷容量及び負荷
抵抗は、電圧状態を切り替えるときに、かなり遅延に寄
与する。メインのコントロール・ゲート線及びワードゲ
ート線は、アレーの長さに依存してかなりの抵抗及び容
量を有するセルが互いにつながった多結晶シリコン・ゲ
ートである。図４において、１つのメイン・ビット線４
８０は、拡散層を介して列全体のセルを接続する。拡散
層もまた、かなりの容量及び抵抗を持ち込む。ビット線
の抵抗は、一般的に、間隔を取って拡散線を金属ビット
線へストラップ／裏打ちすることによって低減される。
しかし、高密度及び低コストを達成するため、多結晶シ
リコンのワード線及びコントロール・ゲート線に対して
追加の金属線を必ずしも使用できるとはかぎらない。従
って、電圧のセットアップ時間は、最も遅い線によって
規定される。最も大きな遅延は、通常、非常に狭くてシ
リサイド化が困難なコントロール・ゲート線によって決
定される。
【０００９】
【発明が解決しようとする課題】従来、高パフォーマン
ス読み出しのための電圧セットアップ時間は、配線容量
を減少させ、それによってチャージ・アップ時間を減少
させることによって低減される。線のいずれかに対する
容量は、問題の線へ選択トランジスタを付け加え、メモ
リ・行列の中にサブブロックを作り出し、その線のドラ
イバ及びデコーダの負荷を減少させることによって削減
することができる。例えば、行列・バージョンＡの場
合、ビット線の全容量を低減するため、選択ゲートを介
してメイン・ビット線をサブ・ビット線へ接続すること
ができる。このようにすると、セルの拡散容量は、メモ
リ・行列内のただ１つのサブブロックの容量のみに低減
することができる。サブブロック及び選択トランジスタ
の同じ概念は、コントロール・ゲート線及びワードゲー
ト線へ同じように適用されてよい。しかし、選択ゲート
の幾つかの欠点は、レイアウト領域が大きくなること
と、選択されないときにサブブロック線が浮遊してしま
う心配が追加されることと、線に対して十分な駆動能力
を有する選択トランジスタのサイズである。
ス読み出しのための電圧セットアップ時間は、配線容量
を減少させ、それによってチャージ・アップ時間を減少
させることによって低減される。線のいずれかに対する
容量は、問題の線へ選択トランジスタを付け加え、メモ
リ・行列の中にサブブロックを作り出し、その線のドラ
イバ及びデコーダの負荷を減少させることによって削減
することができる。例えば、行列・バージョンＡの場
合、ビット線の全容量を低減するため、選択ゲートを介
してメイン・ビット線をサブ・ビット線へ接続すること
ができる。このようにすると、セルの拡散容量は、メモ
リ・行列内のただ１つのサブブロックの容量のみに低減
することができる。サブブロック及び選択トランジスタ
の同じ概念は、コントロール・ゲート線及びワードゲー
ト線へ同じように適用されてよい。しかし、選択ゲート
の幾つかの欠点は、レイアウト領域が大きくなること
と、選択されないときにサブブロック線が浮遊してしま
う心配が追加されることと、線に対して十分な駆動能力
を有する選択トランジスタのサイズである。
【００１０】選択トランジスタを使用する場合でも使用
しない場合でも、ドライバ及びデコーダにおけるパス・
トランジスタの幅の大きさは、遅延を最小にするため増
大されてよいが、これは更にレイアウトが大きくなるば
かりか、デコーダを介してドライバ内の電圧源へ寄生切
り替え電流が流れるという欠点を生じる。これらの電圧
は、かなりの漏れ電流公差を有する電源を介して与えら
れてよいが、もし電圧がチップ上で内部的に生成される
とき、例えばチャージポンプを介して生成されるときの
ように、電力の消費が重大な問題となるならば、切り替
えを介する大きな電流消費は考慮しなければならない。
しない場合でも、ドライバ及びデコーダにおけるパス・
トランジスタの幅の大きさは、遅延を最小にするため増
大されてよいが、これは更にレイアウトが大きくなるば
かりか、デコーダを介してドライバ内の電圧源へ寄生切
り替え電流が流れるという欠点を生じる。これらの電圧
は、かなりの漏れ電流公差を有する電源を介して与えら
れてよいが、もし電圧がチップ上で内部的に生成される
とき、例えばチャージポンプを介して生成されるときの
ように、電力の消費が重大な問題となるならば、切り替
えを介する大きな電流消費は考慮しなければならない。
【００１１】ドライバ及びデコーディング回路でパス・
トランジスタ幅が大きくなることの当然の帰結として切
り替え電流及びレイアウト領域が大きくなる欠点は、電
圧条件の切り替えが早くなる利点と天秤にかけられる。
選択されないセルから選択されるか開放されるセル電圧
への電圧条件のセットアップは、読み出し、プログラ
ム、及び消去モードの全てにおいてメモリ・パフォーマ
ンスに関する問題となる。しかし、デコーダを通しての
トランジスタのサイズ決めは、電圧をデコーダへ通す高
速タイミングが最も重要となるモード（多くは読み出し
モード）を想定して、最適化されなければならない。し
かし、読み出しの間では、選択されるセル及び隣接した
（又は開放される）セルの条件と、選択されないセルの
条件との間の電圧差分は、プログラムの場合ほど極端で
はなく、従って駆動力を低くしてパス・トランジスタを
大きくしなければならない。しかし、選択及び開放電圧
が読み出しの間にデコーダを介して実際に通されずに、
正しい線へ印加されるならば、トランジスタのサイズを
縮小することができ、駆動力が高いだけでなくセットア
ップ速度が重要ではないプログラム及び消去モードに対
して、最適化することができよう。
トランジスタ幅が大きくなることの当然の帰結として切
り替え電流及びレイアウト領域が大きくなる欠点は、電
圧条件の切り替えが早くなる利点と天秤にかけられる。
選択されないセルから選択されるか開放されるセル電圧
への電圧条件のセットアップは、読み出し、プログラ
ム、及び消去モードの全てにおいてメモリ・パフォーマ
ンスに関する問題となる。しかし、デコーダを通しての
トランジスタのサイズ決めは、電圧をデコーダへ通す高
速タイミングが最も重要となるモード（多くは読み出し
モード）を想定して、最適化されなければならない。し
かし、読み出しの間では、選択されるセル及び隣接した
（又は開放される）セルの条件と、選択されないセルの
条件との間の電圧差分は、プログラムの場合ほど極端で
はなく、従って駆動力を低くしてパス・トランジスタを
大きくしなければならない。しかし、選択及び開放電圧
が読み出しの間にデコーダを介して実際に通されずに、
正しい線へ印加されるならば、トランジスタのサイズを
縮小することができ、駆動力が高いだけでなくセットア
ップ速度が重要ではないプログラム及び消去モードに対
して、最適化することができよう。
【００１２】本発明の目的は、選択されるワード線を使
用して、プリチャージされて浮遊する隣接コントロール
・ゲート線電圧を昇圧するため、コントロール・ゲート
−ワード線（ＣＧ−ＷＬ）の容量結合を利用する回路及
び半導体の方法を提供することである。
用して、プリチャージされて浮遊する隣接コントロール
・ゲート線電圧を昇圧するため、コントロール・ゲート
−ワード線（ＣＧ−ＷＬ）の容量結合を利用する回路及
び半導体の方法を提供することである。
【００１３】更に、本発明の目的は、コントロール・ゲ
ート・デコーダを介する電圧切り替えを使用しないで、
前記の容量結合を使用することである。
ート・デコーダを介する電圧切り替えを使用しないで、
前記の容量結合を使用することである。
【００１４】更に、本発明の目的は、昇圧するワード線
電圧、及び昇圧されるコントロール・ゲートのプリチャ
ージされた開始電圧を介して、昇圧されるコントロール
・ゲート電圧を変化させることである。
電圧、及び昇圧されるコントロール・ゲートのプリチャ
ージされた開始電圧を介して、昇圧されるコントロール
・ゲート電圧を変化させることである。
【００１５】更に、本発明の他の目的は、昇圧及び電圧
切り替えの組み合わせによって、コントロール・ゲート
線の電圧を高速でセットアップする手段を提供すること
である。
切り替えの組み合わせによって、コントロール・ゲート
線の電圧を高速でセットアップする手段を提供すること
である。
【００１６】更に、本発明の他の目的は、２つのワード
ゲート線を使用して１つのコントロール・ゲート線を昇
圧することによって、容量結合の比率を増大させること
である。
ゲート線を使用して１つのコントロール・ゲート線を昇
圧することによって、容量結合の比率を増大させること
である。
【００１７】本発明の他の目的は、第３のワードゲート
の電圧を段階的に低くすることによって、選択されるコ
ントロール・ゲート線の昇圧効果を低減することであ
る。
の電圧を段階的に低くすることによって、選択されるコ
ントロール・ゲート線の昇圧効果を低減することであ
る。
【００１８】本発明の更なる目的は、左側及び右側の側
壁コントロール・ゲートの構成要素が互いに分離された
線であるもう一つのアレー構成を提供することである。
壁コントロール・ゲートの構成要素が互いに分離された
線であるもう一つのアレー構成を提供することである。
【００１９】本発明の他の目的は、昇圧容量を増大させ
るため分離ＣＧ線構成を使用する方法を提供することで
ある。
るため分離ＣＧ線構成を使用する方法を提供することで
ある。
【００２０】更に、本発明の他の目的は、偶数メモリ・
セルを他のバンクへグループ分けされた奇数メモリ・セ
ルとは別個のバンクへ編成し、コントロール・ゲート電
圧がバンク内の連続する読み出しの間に切り替わる必要
がないようにする手段を提供することである。
セルを他のバンクへグループ分けされた奇数メモリ・セ
ルとは別個のバンクへ編成し、コントロール・ゲート電
圧がバンク内の連続する読み出しの間に切り替わる必要
がないようにする手段を提供することである。
【００２１】
【課題を解決するための手段】ツインＭＯＮＯＳバージ
ョンＡの以前の行列化では、コントロール・ゲートのデ
コーダ及びドライバ、並びにビット線のデコーダ及びド
ライバは、読み出し、プログラム、及び消去の全てのモ
ードのために、選択、開放隣接、及び非選択電圧条件を
メモリ・セルへ通すことが必要であった。ＷＬ、ＢＬ、
及びＣＧのデコーダ並びにドライバは、バージョンＢの
行列へ正しい電圧を通すために使用されることができた
が、バージョンＢの構造の特徴は、ＣＧ又はＷＬのデコ
ーダを介して電圧を通すのを、交替に行うことである。
ョンＡの以前の行列化では、コントロール・ゲートのデ
コーダ及びドライバ、並びにビット線のデコーダ及びド
ライバは、読み出し、プログラム、及び消去の全てのモ
ードのために、選択、開放隣接、及び非選択電圧条件を
メモリ・セルへ通すことが必要であった。ＷＬ、ＢＬ、
及びＣＧのデコーダ並びにドライバは、バージョンＢの
行列へ正しい電圧を通すために使用されることができた
が、バージョンＢの構造の特徴は、ＣＧ又はＷＬのデコ
ーダを介して電圧を通すのを、交替に行うことである。
【００２２】バージョンＢでは、多結晶シリコンのコン
トロール・ゲート線４２０及び４４０は、多結晶シリコ
ンのワード線４３０と平行であるから、ワード線とコン
トロール・ゲート線との間にはかなりの容量が存在す
る。選択されるワード線４３０は、読み出しモード及び
プログラム・モードの間、常に、選択されるコントロー
ル・ゲート線４２０と開放される隣接コントロール・ゲ
ート線４４０との間に置かれる。これを説明するため、
詳細な計算及びシミュレーションに基づいて、配線容量
が仮定される。多結晶シリコン・ワード線と隣接多結晶
シリコン・コントロール・ゲートとの間の容量は、Ｃ
CG-WLとして定義され、図７で他のコントロール・ゲー
ト・容量と一緒に図示される。全体のコントロール・ゲ
ート・容量Ｃ CGの約５５％は、ＣＧと２つの隣接するＷ
Ｌとの間にあり（２＊ＣCG-WL）、全体のＷＬ容量ＣWL
の７０％は、ＷＬと双方の隣接コントロール・ゲートと
の間にある（２＊ＣCG-WL）。結合容量ＣCG-WLは、昇圧
されるＣＧｏと、選択されるＷＬｓとの間に昇圧容量Ｃ
CGO-WLSを提供する。選択されるワード線４３０を使用
して、プリチャージされて浮遊している隣接コントロー
ル・ゲート線４４０を昇圧することによって、開放され
るコントロール・ゲートの電圧は、デコーダを介してＣ
Ｇｏの電圧を切り替えるよりも早くセットアップされる
ことができる。更に、開放電圧のために電圧を切り替え
るのではなく昇圧を利用することによって、チャージポ
ンプは読み出しの間に高電圧を提供する必要はない。
トロール・ゲート線４２０及び４４０は、多結晶シリコ
ンのワード線４３０と平行であるから、ワード線とコン
トロール・ゲート線との間にはかなりの容量が存在す
る。選択されるワード線４３０は、読み出しモード及び
プログラム・モードの間、常に、選択されるコントロー
ル・ゲート線４２０と開放される隣接コントロール・ゲ
ート線４４０との間に置かれる。これを説明するため、
詳細な計算及びシミュレーションに基づいて、配線容量
が仮定される。多結晶シリコン・ワード線と隣接多結晶
シリコン・コントロール・ゲートとの間の容量は、Ｃ
CG-WLとして定義され、図７で他のコントロール・ゲー
ト・容量と一緒に図示される。全体のコントロール・ゲ
ート・容量Ｃ CGの約５５％は、ＣＧと２つの隣接するＷ
Ｌとの間にあり（２＊ＣCG-WL）、全体のＷＬ容量ＣWL
の７０％は、ＷＬと双方の隣接コントロール・ゲートと
の間にある（２＊ＣCG-WL）。結合容量ＣCG-WLは、昇圧
されるＣＧｏと、選択されるＷＬｓとの間に昇圧容量Ｃ
CGO-WLSを提供する。選択されるワード線４３０を使用
して、プリチャージされて浮遊している隣接コントロー
ル・ゲート線４４０を昇圧することによって、開放され
るコントロール・ゲートの電圧は、デコーダを介してＣ
Ｇｏの電圧を切り替えるよりも早くセットアップされる
ことができる。更に、開放電圧のために電圧を切り替え
るのではなく昇圧を利用することによって、チャージポ
ンプは読み出しの間に高電圧を提供する必要はない。
【００２３】（注意すべきは、選択されるか開放される
コントロール・ゲートを同じように切り替えることによ
って、浮遊ワード線電圧が昇圧されてよいことである。
しかし、通常、コントロール・ゲート線の遅延は、ワー
ド線の遅延よりもかなり大きく、従ってアクセスタイム
の改善は得られない。）
コントロール・ゲートを同じように切り替えることによ
って、浮遊ワード線電圧が昇圧されてよいことである。
しかし、通常、コントロール・ゲート線の遅延は、ワー
ド線の遅延よりもかなり大きく、従ってアクセスタイム
の改善は得られない。）
【００２４】コントロール・ゲート線は、ワード線に比
べて大きいＲＣ遅延を有するが、ワード線からコントロ
ール・ゲート線への結合は、より早いワード線ＲＣ遅延
の中でコントロール・ゲート線をチャージ・アップす
る。コントロール・ゲート線４４０が開放電圧へ昇圧さ
れるために必要な時間は、昇圧するワード線４３０がプ
リチャージされた電圧から昇圧電圧へ切り替わる時間と
同じである。デコーダを介するワード線４３０の切り替
えが、デコーダを介するコントロール線４４０の切り替
えよりも早いと仮定すれば、コントロール・ゲートの容
量昇圧は、コントロール・ゲート・デコーダを介するチ
ャージよりも速い。この図式では、読み出しに最適化さ
れる最速のデコーダ・トランジスタ・サイズは、ワード
線デコーダのサイズである。都合がよいことに、ワード
線デコーダは、通常、低電圧ロジックから構成される。
プリチャージされたコントロール線を昇圧することは、
切り替えセットアップ時間を短縮してデコーダのレイア
ウト領域を縮小するだけでなく、前に従来技術を説明し
た箇所で言及したドライバ／デコーダ・パス・トランジ
スタの幾つかの他の問題点を減らす。プリチャージされ
た電圧を昇圧することは、昇圧されたコントロール・ゲ
ート電圧を提供するための電圧源／チャージポンプの必
要性を除き、また前記電圧源からコントロール・ゲート
・ドライバ及びデコーダを通る大きな切り替え電流の必
要性を除く。
べて大きいＲＣ遅延を有するが、ワード線からコントロ
ール・ゲート線への結合は、より早いワード線ＲＣ遅延
の中でコントロール・ゲート線をチャージ・アップす
る。コントロール・ゲート線４４０が開放電圧へ昇圧さ
れるために必要な時間は、昇圧するワード線４３０がプ
リチャージされた電圧から昇圧電圧へ切り替わる時間と
同じである。デコーダを介するワード線４３０の切り替
えが、デコーダを介するコントロール線４４０の切り替
えよりも早いと仮定すれば、コントロール・ゲートの容
量昇圧は、コントロール・ゲート・デコーダを介するチ
ャージよりも速い。この図式では、読み出しに最適化さ
れる最速のデコーダ・トランジスタ・サイズは、ワード
線デコーダのサイズである。都合がよいことに、ワード
線デコーダは、通常、低電圧ロジックから構成される。
プリチャージされたコントロール線を昇圧することは、
切り替えセットアップ時間を短縮してデコーダのレイア
ウト領域を縮小するだけでなく、前に従来技術を説明し
た箇所で言及したドライバ／デコーダ・パス・トランジ
スタの幾つかの他の問題点を減らす。プリチャージされ
た電圧を昇圧することは、昇圧されたコントロール・ゲ
ート電圧を提供するための電圧源／チャージポンプの必
要性を除き、また前記電圧源からコントロール・ゲート
・ドライバ及びデコーダを通る大きな切り替え電流の必
要性を除く。
【００２５】電圧の容量昇圧を考慮する場合、注意すべ
きは、昇圧される電圧が、ＣCG-WLによって表されるＷ
ＬとＣＧとの間の容量、昇圧される線の全体の寄生負荷
容量（ここではＣCG）、及び昇圧切り替え電圧（ここで
はＶWL）に依存することである。
きは、昇圧される電圧が、ＣCG-WLによって表されるＷ
ＬとＣＧとの間の容量、昇圧される線の全体の寄生負荷
容量（ここではＣCG）、及び昇圧切り替え電圧（ここで
はＶWL）に依存することである。
【００２６】
【発明の実施の形態】ＷＬ−ＣＧ昇圧の順序及び方法
は、ノード間の待機電圧条件、及びワード線及びコント
ロール・ゲート線が読み出しモードのために切り替わら
なければならない電圧条件に依存する。待機・モードの
間、全ての線は、非選択電圧へプリチャージされる。こ
の説明では、操作電圧は１．８Ｖに等しい電源電圧ＶＤ
Ｄに基づいている。コントロール・ゲート線について
は、全ての線は非選択コントロール・ゲート電圧ＶＣＧ
ｕ＝ＶＤＤ（約１．８Ｖ以下）へチャージされる。待機
の間の全てのワード線は、非選択ワード線電圧ＶＷＬｕ
＝ＶＳＳ（０Ｖ）に保持される。読み出しの間の選択さ
れるセルの条件は、選択されるワード線ＷＬｓが選択ワ
ード線電圧ＶＷＬｓ＝ＶＤＤ（１．８Ｖ）へ上げられる
ことを必要とし、同時に他の全ての選択されないワード
線ＷＬｕはＶＷＬｕ＝ＶＳＳへ接続されたままである。
読み出しモードの間のコントロール・ゲートの条件は、
選択されるセルの選択されるコントロール・ゲート線Ｃ
Ｇｓが、他の非選択コントロール・ゲートと一緒に非選
択コントロール・ゲート電圧ＶＣＧｕ＝ＶＤＤに留まる
ことを必要とする。ＶＣＧｕ＝ＶＤＤよりも高い開放コ
ントロール・ゲート電圧ＶＣＧｏ（約２．５Ｖ）を必要
とするのは、選択されるワード線に隣接して、メモリ・
セルの選択される側に隣接したセルに属するコントロー
ル・ゲートである。図８は、ＣＧ［Ｘ］がＣＧｏであ
り、ＣＧ［Ｘ−１］がＣＧｓであるとき、ＷＬ［Ｘ］が
選択されるセルの行の断面を示す。昇圧容量ＣCGO-WLS
は、ＣＧと隣接ＷＬとの間の容量ＣCG-WLに等しい。
は、ノード間の待機電圧条件、及びワード線及びコント
ロール・ゲート線が読み出しモードのために切り替わら
なければならない電圧条件に依存する。待機・モードの
間、全ての線は、非選択電圧へプリチャージされる。こ
の説明では、操作電圧は１．８Ｖに等しい電源電圧ＶＤ
Ｄに基づいている。コントロール・ゲート線について
は、全ての線は非選択コントロール・ゲート電圧ＶＣＧ
ｕ＝ＶＤＤ（約１．８Ｖ以下）へチャージされる。待機
の間の全てのワード線は、非選択ワード線電圧ＶＷＬｕ
＝ＶＳＳ（０Ｖ）に保持される。読み出しの間の選択さ
れるセルの条件は、選択されるワード線ＷＬｓが選択ワ
ード線電圧ＶＷＬｓ＝ＶＤＤ（１．８Ｖ）へ上げられる
ことを必要とし、同時に他の全ての選択されないワード
線ＷＬｕはＶＷＬｕ＝ＶＳＳへ接続されたままである。
読み出しモードの間のコントロール・ゲートの条件は、
選択されるセルの選択されるコントロール・ゲート線Ｃ
Ｇｓが、他の非選択コントロール・ゲートと一緒に非選
択コントロール・ゲート電圧ＶＣＧｕ＝ＶＤＤに留まる
ことを必要とする。ＶＣＧｕ＝ＶＤＤよりも高い開放コ
ントロール・ゲート電圧ＶＣＧｏ（約２．５Ｖ）を必要
とするのは、選択されるワード線に隣接して、メモリ・
セルの選択される側に隣接したセルに属するコントロー
ル・ゲートである。図８は、ＣＧ［Ｘ］がＣＧｏであ
り、ＣＧ［Ｘ−１］がＣＧｓであるとき、ＷＬ［Ｘ］が
選択されるセルの行の断面を示す。昇圧容量ＣCGO-WLS
は、ＣＧと隣接ＷＬとの間の容量ＣCG-WLに等しい。
【００２７】選択されるワード線ＷＬｓが、隣接した開
放コントロール・ゲート線ＣＧｏを昇圧する一般的なシ
ーケンスは、次の通りである。最初に、待機・モードの
間、全てのワード線は低論理レベルの非選択電圧ＶＷＬ
ｕへチャージされ、全てのコントロール・ゲート線は、
非選択電圧ＶＣＧｕへチャージされる。読み出しモード
の間、選択されるセルのアドレスは、線デコーダを介し
て決定される。コントロール・ゲート線のデコーダは、
選択されるコントロール・ゲート線ＣＧｓを、非選択電
圧ＶＣＧｕ＝ＶＤＤ（１．８Ｖ）に接続したままに保持
するが、開放隣接コントロール・ゲートＣＧｏを切り離
して、プリチャージされた電圧ＶＣＧｕに浮遊させる。
次に、ワード線デコーダは、選択電圧ＶＷＬｓを、選択
されるワード線ＷＬｓへ通す。これは、浮遊開放隣接コ
ントロール・ゲートＣＧｏを、開放コントロール・ゲー
ト電圧ＶＣＧｏへ昇圧する。式は次の通りである。 式１： ＶＣＧｏ＝ＶＣＧｕ＋（ＶＷＬｓ−ＶＷＬｕ）＊ＣCGO-WLS／ＣＣＧ
放コントロール・ゲート線ＣＧｏを昇圧する一般的なシ
ーケンスは、次の通りである。最初に、待機・モードの
間、全てのワード線は低論理レベルの非選択電圧ＶＷＬ
ｕへチャージされ、全てのコントロール・ゲート線は、
非選択電圧ＶＣＧｕへチャージされる。読み出しモード
の間、選択されるセルのアドレスは、線デコーダを介し
て決定される。コントロール・ゲート線のデコーダは、
選択されるコントロール・ゲート線ＣＧｓを、非選択電
圧ＶＣＧｕ＝ＶＤＤ（１．８Ｖ）に接続したままに保持
するが、開放隣接コントロール・ゲートＣＧｏを切り離
して、プリチャージされた電圧ＶＣＧｕに浮遊させる。
次に、ワード線デコーダは、選択電圧ＶＷＬｓを、選択
されるワード線ＷＬｓへ通す。これは、浮遊開放隣接コ
ントロール・ゲートＣＧｏを、開放コントロール・ゲー
ト電圧ＶＣＧｏへ昇圧する。式は次の通りである。 式１： ＶＣＧｏ＝ＶＣＧｕ＋（ＶＷＬｓ−ＶＷＬｕ）＊ＣCGO-WLS／ＣＣＧ
【００２８】この昇圧回路から、コントロール・ゲート
電圧のセットアップ時間は、ワード線のセットアップ時
間に等しいことが理解される。従って、ワードゲート及
びコントロール・ゲートの全セットアップ時間は、ＶＷ
ＬｕからＶＷＬｓへのＷＬｓの切り替え速度によって決
定される。
電圧のセットアップ時間は、ワード線のセットアップ時
間に等しいことが理解される。従って、ワードゲート及
びコントロール・ゲートの全セットアップ時間は、ＶＷ
ＬｕからＶＷＬｓへのＷＬｓの切り替え速度によって決
定される。
【００２９】この回路において、選択されるＣＧｓ線
は、ＶＣＧｕに浮遊されないが、選択されるＷＬｓがＶ
ＷＬｓへ上げられるとき、選択されるＣＧｓ線が昇圧さ
れないように、強力に接続されることが推奨される。こ
の理由のため、裏打ちが必要となり、コントロール・ゲ
ートのデコーダのトランジスタ・サイズを最適化する必
要があるかも知れない。しかし、ＣＧをＶＣＧｕに保持
するためのデコーダ・サイズは、それがＶＣＧｕからＶ
ＣＧｏへ実際に切り替えられるように最適化される場合
よりも小さくなるであろう。選択されるＣＧｓ線のほか
に、開放される隣接線ＣＧｏを含む他のコントロール・
ゲート線は、ＶＣＧｕに浮遊されることができる。開放
される隣接コントロール・ゲート線ＣＧｏのほかに、他
の選択されないコントロール・ゲート線ＣＧｕは、浮遊
するままでよい。なぜなら、それらのコントロール・ゲ
ート線は、昇圧するＷＬｓ線のすぐ近くに隣接しておら
ず、ＣＧｏ線のように昇圧効果をうけないからである。
は、ＶＣＧｕに浮遊されないが、選択されるＷＬｓがＶ
ＷＬｓへ上げられるとき、選択されるＣＧｓ線が昇圧さ
れないように、強力に接続されることが推奨される。こ
の理由のため、裏打ちが必要となり、コントロール・ゲ
ートのデコーダのトランジスタ・サイズを最適化する必
要があるかも知れない。しかし、ＣＧをＶＣＧｕに保持
するためのデコーダ・サイズは、それがＶＣＧｕからＶ
ＣＧｏへ実際に切り替えられるように最適化される場合
よりも小さくなるであろう。選択されるＣＧｓ線のほか
に、開放される隣接線ＣＧｏを含む他のコントロール・
ゲート線は、ＶＣＧｕに浮遊されることができる。開放
される隣接コントロール・ゲート線ＣＧｏのほかに、他
の選択されないコントロール・ゲート線ＣＧｕは、浮遊
するままでよい。なぜなら、それらのコントロール・ゲ
ート線は、昇圧するＷＬｓ線のすぐ近くに隣接しておら
ず、ＣＧｏ線のように昇圧効果をうけないからである。
【００３０】本発明の第２の実施形態において、昇圧さ
れる電圧ＶＣＧｏは、昇圧電圧ＶＷＬｓ及び昇圧プリチ
ャージ開始電圧ＶＣＧｕ１の他の電圧ファクタと一緒に
変動されることができる。典型的な非マルチレベル読み
出しの場合、開放ＶＣＧｏは約２．５〜３Ｖであり、Ｖ
ＷＬｓは１．８Ｖである。マルチレベル読み出しの場
合、より高い開放電圧ＶＣＧｏ（約４〜５Ｖ）が必要と
なるかも知れない。ＶＷＬｓは、双方のタイプの読み出
しで同じである。従って、昇圧される電圧ＶＣＧｏを増
大させるため、もしＶＷＬｓが同じに留まれば、プリチ
ャージされる開始電圧ＶＣＧｕ１は、比例した量だけ増
大しなければならない。最初、バイレベル読み出しの
間、ＶＣＧｕ１は、待機・モードからＶＣＧｕ（１．８
Ｖ）に等しくすることができよう。この場合、前に説明
した昇圧シーケンスの前に、追加のステップが先行す
る。マルチレベル読み出しのＶＣＧｕ１は、待機ＶＣＧ
ｕよりも（ＶＣＧｏ１−ＶＣＧｏ）だけ高くなければな
らない。従って、開放隣接コントロール・ゲートＣＧｏ
が浮遊される前に、それはコントロール・ゲート・デコ
ーダを介してＶＣＧｕ１へプリチャージされる必要があ
る。コントロール・ゲート線がセットアップされた後、
ワード線デコーダは、典型的なバイレベル読み出しにお
けるように機能することができ、１つの選択されるワー
ド線ＷＬｓがＶＷＬｕからＶＷＬｓへ上げられ、同時に
ＣＧｏがＶＣＧｕ１からＶＣＧｏ１へ昇圧される。デコ
ーダを介して開放電圧ＶＣＧｏを直接単純に通すのでは
なく、他のＶＣＧｕ１電圧源を使用する利点は、より低
い電圧源／チャージポンプを使用できることである。更
に、ＶＣＧｕ１電圧源からの切り替え電流は低くなる。
開放コントロール・ゲートＣＧｏが待機ＶＣＧｕからＶ
ＣＧｕ１へプリチャージする追加の時間に依存して、昇
圧方法は、コントロール・ゲートを介してＶＣＧｕから
ＶＣＧｏへＣＧｏ線をチャージするよりも早いかも知れ
ない。
れる電圧ＶＣＧｏは、昇圧電圧ＶＷＬｓ及び昇圧プリチ
ャージ開始電圧ＶＣＧｕ１の他の電圧ファクタと一緒に
変動されることができる。典型的な非マルチレベル読み
出しの場合、開放ＶＣＧｏは約２．５〜３Ｖであり、Ｖ
ＷＬｓは１．８Ｖである。マルチレベル読み出しの場
合、より高い開放電圧ＶＣＧｏ（約４〜５Ｖ）が必要と
なるかも知れない。ＶＷＬｓは、双方のタイプの読み出
しで同じである。従って、昇圧される電圧ＶＣＧｏを増
大させるため、もしＶＷＬｓが同じに留まれば、プリチ
ャージされる開始電圧ＶＣＧｕ１は、比例した量だけ増
大しなければならない。最初、バイレベル読み出しの
間、ＶＣＧｕ１は、待機・モードからＶＣＧｕ（１．８
Ｖ）に等しくすることができよう。この場合、前に説明
した昇圧シーケンスの前に、追加のステップが先行す
る。マルチレベル読み出しのＶＣＧｕ１は、待機ＶＣＧ
ｕよりも（ＶＣＧｏ１−ＶＣＧｏ）だけ高くなければな
らない。従って、開放隣接コントロール・ゲートＣＧｏ
が浮遊される前に、それはコントロール・ゲート・デコ
ーダを介してＶＣＧｕ１へプリチャージされる必要があ
る。コントロール・ゲート線がセットアップされた後、
ワード線デコーダは、典型的なバイレベル読み出しにお
けるように機能することができ、１つの選択されるワー
ド線ＷＬｓがＶＷＬｕからＶＷＬｓへ上げられ、同時に
ＣＧｏがＶＣＧｕ１からＶＣＧｏ１へ昇圧される。デコ
ーダを介して開放電圧ＶＣＧｏを直接単純に通すのでは
なく、他のＶＣＧｕ１電圧源を使用する利点は、より低
い電圧源／チャージポンプを使用できることである。更
に、ＶＣＧｕ１電圧源からの切り替え電流は低くなる。
開放コントロール・ゲートＣＧｏが待機ＶＣＧｕからＶ
ＣＧｕ１へプリチャージする追加の時間に依存して、昇
圧方法は、コントロール・ゲートを介してＶＣＧｕから
ＶＣＧｏへＣＧｏ線をチャージするよりも早いかも知れ
ない。
【００３１】ＷＬｓ−ＣＧｏ昇圧の着目点はは迅速な読
み出しにあったが、１つのＷＬｓが高論理レベルに切り
替えられ、ＣＧｏ線のチャージが迅速に行なわれるよう
な任意のモードで応用できる可能性を有する。プログラ
ムの電圧条件では、読み出しと同じように、１つのＷＬ
ｓが、ＶＷＬｕ＝ＶＳＳに留まっている他のＷＬｕ線か
ら高論理レベルに選択される。更に、選択されないＣＧ
ｕ線は、ＶＣＧｕ＝ＶＤＤ（１．８Ｖ）に留まり、開放
ＶＣＧｏはＶＣＧｏ（〜３Ｖ）である必要がある。プロ
グラムとバイレベル読み出しとの間の、コントロール・
ゲート及びワード線電圧条件における唯一の差異は、選
択されるコントロール・ゲート線ＣＧｓが、待機ＶＣＧ
ｕ＝ＶＤＤに留まる代わりに、高論理レベルのＶＣＧｓ
＝６Ｖになることである。従って、コントロール・ゲー
ト・デコーダが、開放されるＣＧｏ線を浮遊させる間、
デコーダは強いＶＣＧｓ電圧を、選択されるＣＧｓ線へ
通してよい。ＷＬｓがＣＧｏ線を昇圧する間、デコーダ
を介してＣＧｓ線までの強いＶＣＧｓ接続が維持され
る。プログラムの場合に、ＣＧｏがＶＣＧｏへ迅速にチ
ャージされることは、この昇圧方法の利点である。ＶＣ
ＧｓはＶＣＧｏよりも高いので、コントロール・ゲート
のデコーダを介してＶＣＧｓを通すためには高い電圧源
が必要であるが、デコーダを介する駆動力は大きく、Ｖ
ＣＧｏがＶＣＧｓに加えてデコーダを介して通される場
合よりも、必要なパス・トランジスタは小さくなる。
み出しにあったが、１つのＷＬｓが高論理レベルに切り
替えられ、ＣＧｏ線のチャージが迅速に行なわれるよう
な任意のモードで応用できる可能性を有する。プログラ
ムの電圧条件では、読み出しと同じように、１つのＷＬ
ｓが、ＶＷＬｕ＝ＶＳＳに留まっている他のＷＬｕ線か
ら高論理レベルに選択される。更に、選択されないＣＧ
ｕ線は、ＶＣＧｕ＝ＶＤＤ（１．８Ｖ）に留まり、開放
ＶＣＧｏはＶＣＧｏ（〜３Ｖ）である必要がある。プロ
グラムとバイレベル読み出しとの間の、コントロール・
ゲート及びワード線電圧条件における唯一の差異は、選
択されるコントロール・ゲート線ＣＧｓが、待機ＶＣＧ
ｕ＝ＶＤＤに留まる代わりに、高論理レベルのＶＣＧｓ
＝６Ｖになることである。従って、コントロール・ゲー
ト・デコーダが、開放されるＣＧｏ線を浮遊させる間、
デコーダは強いＶＣＧｓ電圧を、選択されるＣＧｓ線へ
通してよい。ＷＬｓがＣＧｏ線を昇圧する間、デコーダ
を介してＣＧｓ線までの強いＶＣＧｓ接続が維持され
る。プログラムの場合に、ＣＧｏがＶＣＧｏへ迅速にチ
ャージされることは、この昇圧方法の利点である。ＶＣ
ＧｓはＶＣＧｏよりも高いので、コントロール・ゲート
のデコーダを介してＶＣＧｓを通すためには高い電圧源
が必要であるが、デコーダを介する駆動力は大きく、Ｖ
ＣＧｏがＶＣＧｓに加えてデコーダを介して通される場
合よりも、必要なパス・トランジスタは小さくなる。
【００３２】本発明の第３の実施形態において、昇圧及
びデコーダを介するチャージの組み合わせを実現するこ
とができる。本発明の昇圧法の変形として、固定電圧が
コントロール・ゲート・デコーダ回路を介して印加され
るとき、同時にＣＧ開放線へ適用されてよい。印加され
る固定電圧は、昇圧される電圧と等しくすることができ
るが、必ずしも等しくする必要はない。
びデコーダを介するチャージの組み合わせを実現するこ
とができる。本発明の昇圧法の変形として、固定電圧が
コントロール・ゲート・デコーダ回路を介して印加され
るとき、同時にＣＧ開放線へ適用されてよい。印加され
る固定電圧は、昇圧される電圧と等しくすることができ
るが、必ずしも等しくする必要はない。
【００３３】図８で示されるように、これまでの実施形
態は、１つの選択されるＷＬｓを使用して、隣接したＣ
Ｇｏを昇圧する。最終の電圧ＶＣＧｏは、全体のＣCGに
対するＣCGO-WLSに依存する。次の４つの実施形態は、
この比率を増大させることによってＶＣＧｏ電圧を増大
させる方法を説明する。
態は、１つの選択されるＷＬｓを使用して、隣接したＣ
Ｇｏを昇圧する。最終の電圧ＶＣＧｏは、全体のＣCGに
対するＣCGO-WLSに依存する。次の４つの実施形態は、
この比率を増大させることによってＶＣＧｏ電圧を増大
させる方法を説明する。
【００３４】本発明の第４の実施形態において、全体の
容量ＣCGに対するＣCGO-WLSの比率は、１つだけのＷＬ
を使用する代わりに、ＣＧｏを昇圧するために２つのＷ
Ｌを使用することによって、増大させることができる。
図９で示されるように、ＷＬがＶＷＬｕからＶＷＬｓへ
切り替えられるとき、ＣCGO-WLSは２＊ＣCG-WLに等し
い。例えば、もしＷＬ［Ｘ］が、選択されるＷＬｓであ
り、ＣＧ［Ｘ］がＣＧｏ隣接線であれば、ＷＬ［Ｘ−
１］も、ＷＬｓｎとしてデコーダを介して切り替えられ
るように選択されなければならない。もしＷＬ［Ｘ］
が、選択されるＷＬｓであり、ＣＧ［Ｘ＋１］がＣＧｏ
隣接線であれば、ＷＬ［Ｘ＋１］はＷＬｓｎとしてデコ
ーダを介して切り替えられるように選択される。追加の
ＷＬを使用して昇圧する他の利点は、選択されない隣接
線の電圧ＶＣＧｕが、ＷＬ［Ｘ］によって昇圧されると
いう望ましくない副作用なしに、ＶＣＧｏが増大するこ
とである。昇圧容量ＣCGO-WLSを増大させるためには、
ＷＬｓｎをＶＷＬｓへ切り替える必要はなく、異なった
値ＶＷＬｓｎへ切り替えればよい。もしＶＷＬｓｎがＶ
ＷＬｓよりも小さければ、ＣCGO-WLSは２＊ＣCG-WLより
も小さくなる。
容量ＣCGに対するＣCGO-WLSの比率は、１つだけのＷＬ
を使用する代わりに、ＣＧｏを昇圧するために２つのＷ
Ｌを使用することによって、増大させることができる。
図９で示されるように、ＷＬがＶＷＬｕからＶＷＬｓへ
切り替えられるとき、ＣCGO-WLSは２＊ＣCG-WLに等し
い。例えば、もしＷＬ［Ｘ］が、選択されるＷＬｓであ
り、ＣＧ［Ｘ］がＣＧｏ隣接線であれば、ＷＬ［Ｘ−
１］も、ＷＬｓｎとしてデコーダを介して切り替えられ
るように選択されなければならない。もしＷＬ［Ｘ］
が、選択されるＷＬｓであり、ＣＧ［Ｘ＋１］がＣＧｏ
隣接線であれば、ＷＬ［Ｘ＋１］はＷＬｓｎとしてデコ
ーダを介して切り替えられるように選択される。追加の
ＷＬを使用して昇圧する他の利点は、選択されない隣接
線の電圧ＶＣＧｕが、ＷＬ［Ｘ］によって昇圧されると
いう望ましくない副作用なしに、ＶＣＧｏが増大するこ
とである。昇圧容量ＣCGO-WLSを増大させるためには、
ＷＬｓｎをＶＷＬｓへ切り替える必要はなく、異なった
値ＶＷＬｓｎへ切り替えればよい。もしＶＷＬｓｎがＶ
ＷＬｓよりも小さければ、ＣCGO-WLSは２＊ＣCG-WLより
も小さくなる。
【００３５】本発明の第５の実施形態において、２つの
ＷＬ（ＷＬｓ及びＷＬｓｎ１）は、ＣＧｏを昇圧するた
めに使用され、第３のＷＬ（ＷＬｓｎ２）は、ＣＧｓを
降圧するために使用される。この方法は、ＣＧｓの所望
されない昇圧の問題に対処する。断面図は、図１０に示
される。
ＷＬ（ＷＬｓ及びＷＬｓｎ１）は、ＣＧｏを昇圧するた
めに使用され、第３のＷＬ（ＷＬｓｎ２）は、ＣＧｓを
降圧するために使用される。この方法は、ＣＧｓの所望
されない昇圧の問題に対処する。断面図は、図１０に示
される。
【００３６】ＷＬ−ＣＧ昇圧の方法は、ＣCG-WL／ＣCG
が十分な大きさであるとき（特に、ＣＧ線がワード線に
平行であるとき）、任意の行列で使用されてよい。
が十分な大きさであるとき（特に、ＣＧ線がワード線に
平行であるとき）、任意の行列で使用されてよい。
【００３７】本発明の第６の実施形態において、昇圧の
比率は、図５及び図６のバージョンＣで示されるよう
に、異なった行列構造によって増大する。この行列にお
いて、メモリ・セル［Ｘ］（５５０）は、２つの別々の
コントロール・ゲートＣＧＬ（５２０）及びＣＧＲ（５
４０）を含み、これらのコントロール・ゲートの下に、
２つの別々のチッ化層ＭＬ（５６０）及びＭＲ（５７
０）が存在する。セルの行におけるＣＧＬは、ＣＧＬ線
を形成するため相互に接続され、セルの行におけるＣＧ
Ｒは、ＣＧＲ線を形成するため一緒に接続される。ＣＧ
Ｌ及びＣＧＲは分離されているから、図１２で示される
ように、ＣＧ（６２０）線の全体のＣＣＧ容量は、ほぼ
半分にカットされる。従って、ＣCGO-WLS／ＣCGは、ほ
ぼ２倍になり、ＣＧｏの昇圧も２倍になる。しかし、昇
圧の比率は全てのＣＧ線について同じであるから（図１
３）、選択されない隣接ＣＧｕの望まれない昇圧も２倍
になる。従って、ＣＧｕの望まれない昇圧を制限するた
め、更に多くの裏打ち及び／又は大きなデコーダ・サイ
ズが、ＣＧのために必要であるかも知れない。
比率は、図５及び図６のバージョンＣで示されるよう
に、異なった行列構造によって増大する。この行列にお
いて、メモリ・セル［Ｘ］（５５０）は、２つの別々の
コントロール・ゲートＣＧＬ（５２０）及びＣＧＲ（５
４０）を含み、これらのコントロール・ゲートの下に、
２つの別々のチッ化層ＭＬ（５６０）及びＭＲ（５７
０）が存在する。セルの行におけるＣＧＬは、ＣＧＬ線
を形成するため相互に接続され、セルの行におけるＣＧ
Ｒは、ＣＧＲ線を形成するため一緒に接続される。ＣＧ
Ｌ及びＣＧＲは分離されているから、図１２で示される
ように、ＣＧ（６２０）線の全体のＣＣＧ容量は、ほぼ
半分にカットされる。従って、ＣCGO-WLS／ＣCGは、ほ
ぼ２倍になり、ＣＧｏの昇圧も２倍になる。しかし、昇
圧の比率は全てのＣＧ線について同じであるから（図１
３）、選択されない隣接ＣＧｕの望まれない昇圧も２倍
になる。従って、ＣＧｕの望まれない昇圧を制限するた
め、更に多くの裏打ち及び／又は大きなデコーダ・サイ
ズが、ＣＧのために必要であるかも知れない。
【００３８】本発明の第７の実施形態において、ＣＧ電
圧は、読み出し操作の前に既にセットアップされてい
る。固定されたＣＧ電圧が、切り替えを伴わないでデコ
ーダを介して印加されるときにも、ＣＧ／ＷＬセットア
ップ時間を決定する迅速ワード線切り替えのような昇圧
の利点が得られる。図１１のバージョンＢのメモリ・ア
レー・行列において、選択されるＣＧ［Ｘ］を有する偶
数メモリ・セル（Ｘは偶数）が読み出されるのであれ
ば、奇数ＣＧ線［．．．，Ｘ−１，Ｘ＋１，．．．］は
ＶＣＧｏへチャージされてよく、偶数ＣＧ線［．．．，
Ｘ，Ｘ＋２，．．．］はＶＣＧｕへチャージされてよ
い。逆に、対応する奇数の選択されるＣＧ［Ｘ］を有す
る奇数のメモリ・セル（Ｘは奇数）が読み出されるので
あれば、全ての偶数ＣＧ線はＶＣＧｏへチャージされて
よく、全ての奇数線はＶＣＧｕへチャージされてよい。
従って、偶数ＣＧに対応する全ての偶数メモリ・セルは
１つのバンクへグループ化されてよく、同時に、奇数Ｃ
Ｇに対応する全ての奇数メモリ・セルは他のバンクへグ
ループ化されてよい。１つのバンク内の読み出しは、Ｗ
Ｌｓ及びビット線の切り替えを必要とするだけである
が、２つのバンクの間の読み出しは、偶数ＣＧ線と奇数
ＣＧ線との間でＶＣＧｏ及びＶＣＧｕ電圧源を切り替え
る必要があるだろう。
圧は、読み出し操作の前に既にセットアップされてい
る。固定されたＣＧ電圧が、切り替えを伴わないでデコ
ーダを介して印加されるときにも、ＣＧ／ＷＬセットア
ップ時間を決定する迅速ワード線切り替えのような昇圧
の利点が得られる。図１１のバージョンＢのメモリ・ア
レー・行列において、選択されるＣＧ［Ｘ］を有する偶
数メモリ・セル（Ｘは偶数）が読み出されるのであれ
ば、奇数ＣＧ線［．．．，Ｘ−１，Ｘ＋１，．．．］は
ＶＣＧｏへチャージされてよく、偶数ＣＧ線［．．．，
Ｘ，Ｘ＋２，．．．］はＶＣＧｕへチャージされてよ
い。逆に、対応する奇数の選択されるＣＧ［Ｘ］を有す
る奇数のメモリ・セル（Ｘは奇数）が読み出されるので
あれば、全ての偶数ＣＧ線はＶＣＧｏへチャージされて
よく、全ての奇数線はＶＣＧｕへチャージされてよい。
従って、偶数ＣＧに対応する全ての偶数メモリ・セルは
１つのバンクへグループ化されてよく、同時に、奇数Ｃ
Ｇに対応する全ての奇数メモリ・セルは他のバンクへグ
ループ化されてよい。１つのバンク内の読み出しは、Ｗ
Ｌｓ及びビット線の切り替えを必要とするだけである
が、２つのバンクの間の読み出しは、偶数ＣＧ線と奇数
ＣＧ線との間でＶＣＧｏ及びＶＣＧｕ電圧源を切り替え
る必要があるだろう。
【００３９】本発明で提供される回路及び手順の利点
は、アドレス・デコーダのシリコン領域の縮小、高パフ
ォーマンスの読み出しを目的とするコントロール線電圧
のセットアップ時間の縮小、及び読み出しの間の高電圧
源／チャージポンプの除去である。
は、アドレス・デコーダのシリコン領域の縮小、高パフ
ォーマンスの読み出しを目的とするコントロール線電圧
のセットアップ時間の縮小、及び読み出しの間の高電圧
源／チャージポンプの除去である。
【００４０】本発明は、好ましい実施形態を参照して図
示及び説明されたが、本発明の趣旨及び範囲から逸脱す
ることなく、形式及び詳細部における様々な変更が行な
われてよいことが当業者によって理解されるであろう。
示及び説明されたが、本発明の趣旨及び範囲から逸脱す
ることなく、形式及び詳細部における様々な変更が行な
われてよいことが当業者によって理解されるであろう。
【図１】従来技術のＭＯＮＯＳメモリ・セルの断面図で
ある。
ある。
【図２】図１の従来技術のＭＯＮＯＳメモリ・セルの断
面図に対応する回路図である。
面図に対応する回路図である。
【図３】本発明のＭＯＮＯＳメモリ・セルの断面図であ
る。
る。
【図４】図３の本発明のＭＯＮＯＳメモリ・セルの断面
図に対応する回路図である。
図に対応する回路図である。
【図５】本発明のＭＯＮＯＳメモリ・セルの他のアレー
配列を示す断面図である。
配列を示す断面図である。
【図６】図５の本発明のＭＯＮＯＳメモリ・セルの断面
図に対応する回路図である。
図に対応する回路図である。
【図７】図３に対応するメモリ・セル［Ｘ］のＣＧ
［Ｘ］及びＷＬ［Ｘ］の上に容量成分を有するメモリ・
セルの断面図である。
［Ｘ］及びＷＬ［Ｘ］の上に容量成分を有するメモリ・
セルの断面図である。
【図８】読み出しのためにコントロール・ゲート及びワ
ード線の構成要素が選択される図３に対応するメモリ・
セルの断面図である。この実施形態において、１つのワ
ード線が、ＷＬの切り替えの標的にされる（選択される
ワード線）。
ード線の構成要素が選択される図３に対応するメモリ・
セルの断面図である。この実施形態において、１つのワ
ード線が、ＷＬの切り替えの標的にされる（選択される
ワード線）。
【図９】読み出しのためにコントロール・ゲート及びワ
ード線の構成要素が選択される図３に対応するメモリ・
セルの断面図である。この実施形態において、選択され
るワード線ＷＬＳ及び追加の開放隣接ワード線ＷＬｎｓ
を含む２つのワード線が切り替えの標的にされる。
ード線の構成要素が選択される図３に対応するメモリ・
セルの断面図である。この実施形態において、選択され
るワード線ＷＬＳ及び追加の開放隣接ワード線ＷＬｎｓ
を含む２つのワード線が切り替えの標的にされる。
【図１０】読み出しのためにコントロール・ゲート及び
ワード線の構成要素が選択される図３に対応するメモリ
・セルの断面図である。この実施形態において、選択さ
れるワード線ＷＬｓ、開放隣接ワード線ＷＬｎｓ１、及
び追加の選択隣接ワード線ＷＬｎｓ２を含む３つのワー
ド線が切り替えの標的にされる。
ワード線の構成要素が選択される図３に対応するメモリ
・セルの断面図である。この実施形態において、選択さ
れるワード線ＷＬｓ、開放隣接ワード線ＷＬｎｓ１、及
び追加の選択隣接ワード線ＷＬｎｓ２を含む３つのワー
ド線が切り替えの標的にされる。
【図１１】セル［Ｘ］の読み出しのためにコントロール
・ゲートが選択される他の実施形態を示す図３に対応す
るメモリ・セルの断面図である。
・ゲートが選択される他の実施形態を示す図３に対応す
るメモリ・セルの断面図である。
【図１２】図６に対応するメモリ・セル［Ｘ］のＣＧ
［Ｘ］及びＷＬ［Ｘ］の上に容量成分を有するメモリ・
セルの断面図である。
［Ｘ］及びＷＬ［Ｘ］の上に容量成分を有するメモリ・
セルの断面図である。
【図１３】読み出しのためにコントロール・ゲート及び
ワード線の構成要素が選択される図６に対応するメモリ
・セルの断面図である。この実施形態において、１つの
ワード線がＷＬＳ（選択されるワード線）の切り替えの
標的にされる。
ワード線の構成要素が選択される図６に対応するメモリ
・セルの断面図である。この実施形態において、１つの
ワード線がＷＬＳ（選択されるワード線）の切り替えの
標的にされる。
１１０ ワード線
１３０ コントロール・ゲート線
１８０ ビット線
２２０ コントロール・ゲート線
３１０ ワード線
４２０ 多結晶シリコン・コントロール・ゲート線
４３０ 多結晶シリコン・ワード線
４４０ 多結晶シリコン・コントロール・ゲート線
４８０ メインビット線
５２０、５４０ コントロール・ゲート
５５０ メモリ・セル
５６０、５７０ チッ化層
６２０ コントロール・ゲート線
ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、Ｂ
Ｌ［４］、ＢＬ［５］、 ＢＬ［６］、ＢＬ［ｘ−１］、ＢＬ［ｘ］、ＢＬ［ｘ＋
１］、ＢＬ［ｘ＋２］、 ＢＬ［ｘ＋３］ ビット拡散接合 ＣＧＳ 全体のコントロール・ゲート・容量 ＣＣＧ 昇圧される線の全体の寄生負荷容量 ＣＣＧ−ＷＬ ワード線とコントロール・ゲート線との
間の容量 ＣＣＧｏ−ＷＬｓ 昇圧されるＣＧｏと選択されるＷＬ
ｓとの間の昇圧容量 ＣＧ、ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ
［３］、ＣＧ［４］、ＣＧ［ｘ−１］、ＣＧ［ｘ］、Ｃ
Ｇ［ｘ＋１］、ＣＧ［ｘ＋２］ 多結晶シリコン・コン
トロール・ゲート ＣＧ＿Ｌ 側壁多結晶シリコン・コントロール・ゲート ＣＧＬ、ＣＧＬ［０］、ＣＧＬ［１］、ＣＧＬ［２］、
ＣＧＬ［３］、ＣＧＬ［ｘ−１］、ＣＧＬ［ｘ］、ＣＧ
Ｌ［ｘ＋１］、ＣＧＬ［ｘ＋２］ コントロール・ゲー
ト左側部分 ＣＧ＿Ｒ 側壁多結晶シリコン・コントロール・ゲート ＣＧＲ、ＣＧＲ［０］、ＣＧＲ［１］、ＣＧＲ［２］、
ＣＧＲ［３］、ＣＧＲ［ｘ−１］、ＣＧＲ［ｘ］、ＣＧ
Ｒ［ｘ＋１］、ＣＧＲ［ｘ＋２］ コントロール・ゲー
ト右側部分 ＣＧｏ 開放されるコントロール・ゲート線 ＣＧｓ 選択されるコントロール・ゲート線 ＣＧｕ 選択されないコントロール・ゲート線 ＣＷＬ 全体のワード線容量 ＭＬ、ＭＲ チッ化層 ＷＬ、ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ
［３］、ＷＬ［ｘ−１］、ＷＬ［ｘ］、ＷＬ［ｘ＋
１］、ＷＬ［ｘ＋２］ ワード線 ＷＬｓ 選択されるワード線 ＷＬｓｎ１ 開放される隣接ワード線 ＷＬｓｎ２ 選択される隣接ワード線 ＷＬｕ 選択されないワード線
Ｌ［４］、ＢＬ［５］、 ＢＬ［６］、ＢＬ［ｘ−１］、ＢＬ［ｘ］、ＢＬ［ｘ＋
１］、ＢＬ［ｘ＋２］、 ＢＬ［ｘ＋３］ ビット拡散接合 ＣＧＳ 全体のコントロール・ゲート・容量 ＣＣＧ 昇圧される線の全体の寄生負荷容量 ＣＣＧ−ＷＬ ワード線とコントロール・ゲート線との
間の容量 ＣＣＧｏ−ＷＬｓ 昇圧されるＣＧｏと選択されるＷＬ
ｓとの間の昇圧容量 ＣＧ、ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ
［３］、ＣＧ［４］、ＣＧ［ｘ−１］、ＣＧ［ｘ］、Ｃ
Ｇ［ｘ＋１］、ＣＧ［ｘ＋２］ 多結晶シリコン・コン
トロール・ゲート ＣＧ＿Ｌ 側壁多結晶シリコン・コントロール・ゲート ＣＧＬ、ＣＧＬ［０］、ＣＧＬ［１］、ＣＧＬ［２］、
ＣＧＬ［３］、ＣＧＬ［ｘ−１］、ＣＧＬ［ｘ］、ＣＧ
Ｌ［ｘ＋１］、ＣＧＬ［ｘ＋２］ コントロール・ゲー
ト左側部分 ＣＧ＿Ｒ 側壁多結晶シリコン・コントロール・ゲート ＣＧＲ、ＣＧＲ［０］、ＣＧＲ［１］、ＣＧＲ［２］、
ＣＧＲ［３］、ＣＧＲ［ｘ−１］、ＣＧＲ［ｘ］、ＣＧ
Ｒ［ｘ＋１］、ＣＧＲ［ｘ＋２］ コントロール・ゲー
ト右側部分 ＣＧｏ 開放されるコントロール・ゲート線 ＣＧｓ 選択されるコントロール・ゲート線 ＣＧｕ 選択されないコントロール・ゲート線 ＣＷＬ 全体のワード線容量 ＭＬ、ＭＲ チッ化層 ＷＬ、ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ
［３］、ＷＬ［ｘ−１］、ＷＬ［ｘ］、ＷＬ［ｘ＋
１］、ＷＬ［ｘ＋２］ ワード線 ＷＬｓ 選択されるワード線 ＷＬｓｎ１ 開放される隣接ワード線 ＷＬｓｎ２ 選択される隣接ワード線 ＷＬｕ 選択されないワード線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６３３Ｅ
29/788 ６２１Ｚ
29/792
(72)発明者 ノリ オグラ
アメリカ合衆国 12533 ニューヨーク州、
ホープウェル ジャンクション、モナーク
ドライブ 10
(72)発明者 小椋 正気
アメリカ合衆国 12533 ニューヨーク州、
ホープウェル ジャンクション、モナーク
ドライブ 10
Ｆターム(参考） 5B025 AA07 AC01 AD03 AE05 AE06
5F038 AV06 BG03 BG05 DF05 EZ20
5F083 EP18 EP22 EP28 EP32 EP48
ER22 GA22 JA04 KA08 LA05
LA16 ZA21
5F101 BA45 BB02 BB03 BE01 BE07
BE14 BF05
Claims (28)
- 【請求項１】ツインＭＯＮＯＳ（金属−酸化層−チッ化
層−酸化層−半導体）メモリ・セルのコントロール・ゲ
ート及びワード線の電圧を昇圧する回路であって、 薄い酸化層上に置かれたワード線、及び前記薄い酸化層
内の注入チッ化層上に置かれたコントロール・ゲート左
側部分と、 前記薄い酸化層内の注入チッ化層上に置かれたコントロ
ール・ゲート左側部分と、 前記薄い酸化層内の他の注入チッ化層上に置かれたコン
トロール・ゲート右側部分と、 前記酸化層の下に拡散されたビット線とを具備するコン
トロール・ゲート及びワード線電圧の昇圧回路。 - 【請求項２】前記コントロール・ゲートが、前記コント
ロール・ゲート左側部分及び前記コントロール・ゲート
右側部分を含み、２ビット・セルを形成する、請求項１
に記載のツインＭＯＮＯＳメモリ・セルのコントロール
・ゲート及びワード線電圧の昇圧回路。 - 【請求項３】前記２ビット・セルが左側ビット及び右側
ビットから構成される、請求項１に記載のツインＭＯＮ
ＯＳメモリ・セルのコントロール・ゲート及びワード線
電圧の昇圧回路。 - 【請求項４】選択されるセルの電圧及び他の選択されな
いセルの電圧とは異なった特定の電圧を、隣接するセル
のコントロール・ゲート又はビット線へ印加することに
よって、前記左側ビットを選択することができる、請求
項１に記載のツインＭＯＮＯＳメモリ・セルのコントロ
ール・ゲート及びワード線電圧の昇圧回路。 - 【請求項５】前記ワード線が、薄い酸化層上の多結晶シ
リコン・ワード線によって形成される寄生容量を含む、
請求項１に記載のツインＭＯＮＯＳメモリ・セルのコン
トロール・ゲート及びワード線電圧の昇圧回路。 - 【請求項６】前記ワード線に隣接した前記コントロール
・ゲートが、前記チッ化層及び酸化層上の多結晶シリコ
ン・コントロール・ゲートによって形成される寄生容量
を含む、請求項１に記載のツインＭＯＮＯＳメモリ・セ
ルのコントロール・ゲート及びワード線電圧の昇圧回
路。 - 【請求項７】前記ワード線と前記隣接するコントロール
・ゲートとの間の前記容量結合が、前記ワード線で電圧
の昇圧を生じる、請求項１に記載のツインＭＯＮＯＳメ
モリ・セルのコントロール・ゲート及びワード線電圧の
昇圧回路。 - 【請求項８】前記隣接したビット線上の前記特定の電圧
が、前記選択されるワード線と前記隣接したビット線と
の間の容量結合を介して、必要なレベルへ昇圧又は上昇
されることができる、請求項１に記載のツインＭＯＮＯ
Ｓメモリ・セルのコントロール・ゲート及びワード線電
圧の昇圧回路。 - 【請求項９】前記隣接したコントロール・ゲートの電圧
が、前記選択されるワード線と前記隣接したコントロー
ル・ゲート線との間の容量結合を介して、必要なレベル
へ昇圧又は上昇されることができる、請求項１に記載の
ツインＭＯＮＯＳメモリ・セルのコントロール・ゲート
及びワード線電圧の昇圧回路。 - 【請求項１０】選択されるワード線と、隣接したコント
ロール・ゲートとの間の、前記容量結合を促進するよう
に、前記コントロール・ゲートが前記ワード線と物理的
に平行に置かれている、請求項１に記載のツインＭＯＮ
ＯＳメモリ・セルのコントロール・ゲート及びワード線
電圧の昇圧回路。 - 【請求項１１】前記ビット線容量を小さな値へ区分する
ことができるように、選択ゲート又は転送ゲートがメモ
リ・アレーのビット線に沿って周期的に置かれている、
請求項１に記載のツインＭＯＮＯＳメモリ・セルのコン
トロール・ゲート及びワード線電圧の昇圧回路。 - 【請求項１２】前記ビット線の前記区分がビット線の低
い容量を生じ、それによってプログラム、消去、及び読
み出しのメモリ・モードのために電圧を変更するセット
アップ時間が減少する、請求項１に記載のツインＭＯＮ
ＯＳメモリ・セルのコントロール・ゲート及びワード線
電圧の昇圧回路。 - 【請求項１３】前記コントロール・ゲート配線容量を小
さな値へ区分することができるように、選択ゲート又は
転送ゲートがメモリ・アレーのコントロール・ゲート線
に沿って周期的に置かれている、請求項１に記載のツイ
ンＭＯＮＯＳメモリ・セルのコントロール・ゲート及び
ワード線電圧の昇圧回路。 - 【請求項１４】前記コントロール・ゲート線の前記区分
がコントロール・ゲート線の低い容量を生じ、それによ
ってプログラム、消去、及び読み出しのメモリ・モード
のために電圧を変更するセットアップ時間が減少する、
請求項１に記載のツインＭＯＮＯＳメモリ・セルのコン
トロール・ゲート及びワード線電圧の昇圧回路。 - 【請求項１５】ツインＭＯＮＯＳ（金属−酸化層−チッ
化層−酸化層−半導体）メモリ・セルのコントロール・
ゲート及びワード線の電圧を昇圧する方法であって、 薄い酸化層上に置かれたワード線、及び前記薄い酸化層
内の注入チッ化層上に置かれたコントロール・ゲート左
側部分を含み、 前記薄い酸化層内の注入チッ化層上に置かれたコントロ
ール・ゲート左側部分を含み、 前記薄い酸化層内の他の注入チッ化層上に置かれたコン
トロール・ゲート右側部分を含み、 前記酸化層の下に拡散されたビット線を含む、 コントロール・ゲート及びワード線電圧の昇圧方法。 - 【請求項１６】前記コントロール・ゲートが、前記コン
トロール・ゲート左側部分及び前記コントロール・ゲー
ト右側部分を含み、２ビット・セルを形成する、請求項
１５に記載のツインＭＯＮＯＳメモリ・セルのコントロ
ール・ゲート及びワード線電圧の昇圧方法。 - 【請求項１７】前記２ビット・セルが左側ビット及び右
側ビットから構成される、請求項１５に記載のツインＭ
ＯＮＯＳメモリ・セルのコントロール・ゲート及びワー
ド線電圧の昇圧方法。 - 【請求項１８】選択されるセルの電圧及び他の選択され
ないセルの電圧とは異なった特定の電圧を、隣接するセ
ルのコントロール・ゲート又はビット線へ印加すること
によって、前記左側ビットを選択することができる、請
求項１５に記載のツインＭＯＮＯＳメモリ・セルのコン
トロール・ゲート及びワード線電圧の昇圧方法。 - 【請求項１９】前記ワード線が、薄い酸化層上の多結晶
シリコン・ワード線によって形成される寄生容量を含
む、請求項１５に記載のツインＭＯＮＯＳメモリ・セル
のコントロール・ゲート及びワード線電圧の昇圧方法。 - 【請求項２０】前記ワード線に隣接した前記コントロー
ル・ゲートが、前記チッ化層及び酸化層上の多結晶シリ
コン・コントロール・ゲートによって形成される寄生容
量を含む、請求項１５に記載のツインＭＯＮＯＳメモリ
・セルのコントロール・ゲート及びワード線電圧の昇圧
方法。 - 【請求項２１】前記ワード線と前記隣接するコントロー
ル・ゲートとの間の前記容量結合が、前記ワード線で電
圧の昇圧を生じる、請求項１５に記載のツインＭＯＮＯ
Ｓメモリ・セルのコントロール・ゲート及びワード線電
圧の昇圧方法。 - 【請求項２２】前記隣接したビット線の前記特定電圧
が、前記選択されるワード線と前記隣接したビット線と
の間の容量結合を介して、必要なレベルへ昇圧又は上昇
されることができる、請求項１５に記載のツインＭＯＮ
ＯＳメモリ・セルのコントロール・ゲート及びワード線
電圧の昇圧方法。 - 【請求項２３】前記隣接したコントロール・ゲートの電
圧が、前記選択されるワード線と前記隣接したコントロ
ール・ゲート線との間の容量結合を介して、必要なレベ
ルへ昇圧又は上昇されることができる、請求項１５に記
載のツインＭＯＮＯＳメモリ・セルのコントロール・ゲ
ート及びワード線電圧の昇圧方法。 - 【請求項２４】選択されるワード線と、隣接したコント
ロール・ゲートとの間の、前記容量結合を促進するよう
に、前記コントロール・ゲートが前記ワード線と物理的
に平行に置かれている、請求項１５に記載のツインＭＯ
ＮＯＳメモリ・セルのコントロール・ゲート及びワード
線電圧の昇圧方法。 - 【請求項２５】前記ビット配線容量を小さな値へ区分す
ることができるように、選択ゲート又は転送ゲートがメ
モリ・アレーのビット線に沿って周期的に置かれてい
る、請求項１５に記載のツインＭＯＮＯＳメモリ・セル
のコントロール・ゲート及びワード線電圧の昇圧方法。 - 【請求項２６】前記ビット線の前記区分がビット線の低
い容量を生じ、それによってプログラム、消去、及び読
み出しのメモリ・モードのために電圧を変更するセット
アップ時間が減少する、請求項１５に記載のツインＭＯ
ＮＯＳメモリ・セルのコントロール・ゲート及びワード
線電圧の昇圧方法。 - 【請求項２７】前記コントロール・ゲート配線容量を小
さな値へ区分することができるように、選択ゲート又は
転送ゲートがメモリ・アレーのコントロール・ゲート線
に沿って周期的に置かれている、請求項１５に記載のツ
インＭＯＮＯＳメモリ・セルのコントロール・ゲート及
びワード線電圧の昇圧方法。 - 【請求項２８】前記コントロール・ゲート線の前記区分
がコントロール・ゲート線の低い容量を生じ、それによ
ってプログラム、消去、及び読み出しのメモリ・モード
のために電圧を変更するセットアップ時間が減少する、
請求項１５に記載のツインＭＯＮＯＳメモリ・セルのコ
ントロール・ゲート及びワード線電圧の昇圧方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30373801P | 2001-07-06 | 2001-07-06 | |
| US60/303738 | 2001-07-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003151290A true JP2003151290A (ja) | 2003-05-23 |
Family
ID=23173471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002197396A Pending JP2003151290A (ja) | 2001-07-06 | 2002-07-05 | コントロール・ゲート及びワード線電圧の昇圧回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6735118B2 (ja) |
| EP (1) | EP1274096B1 (ja) |
| JP (1) | JP2003151290A (ja) |
| KR (1) | KR20030011261A (ja) |
| AT (1) | ATE373862T1 (ja) |
| DE (1) | DE60222504T2 (ja) |
| TW (1) | TWI220254B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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| US11646075B2 (en) | 2019-01-18 | 2023-05-09 | Silicon Storage Technology, Inc. | Neural network classifier using array of three-gate non-volatile memory cells |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6795349B2 (en) * | 2002-02-28 | 2004-09-21 | Sandisk Corporation | Method and system for efficiently reading and programming of dual cell memory elements |
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| US7369437B2 (en) | 2005-12-16 | 2008-05-06 | Sandisk Corporation | System for reading non-volatile storage with efficient setup |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2002-07-05 TW TW091114931A patent/TWI220254B/zh not_active IP Right Cessation
- 2002-07-05 JP JP2002197396A patent/JP2003151290A/ja active Pending
- 2002-07-05 AT AT02368073T patent/ATE373862T1/de not_active IP Right Cessation
- 2002-07-05 DE DE60222504T patent/DE60222504T2/de not_active Expired - Lifetime
- 2002-07-05 EP EP02368073A patent/EP1274096B1/en not_active Expired - Lifetime
- 2002-07-06 KR KR1020020039171A patent/KR20030011261A/ko not_active Application Discontinuation
- 2002-07-08 US US10/190,690 patent/US6735118B2/en not_active Expired - Lifetime
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| JP2022531193A (ja) * | 2019-04-29 | 2022-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のデコードシステム及び物理レイアウト |
| JP7464623B2 (ja) | 2019-04-29 | 2024-04-09 | シリコン ストーリッジ テクノロージー インコーポレイテッド | アナログニューラルメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60222504D1 (de) | 2007-10-31 |
| US6735118B2 (en) | 2004-05-11 |
| EP1274096B1 (en) | 2007-09-19 |
| US20030007387A1 (en) | 2003-01-09 |
| DE60222504T2 (de) | 2008-06-19 |
| EP1274096A3 (en) | 2004-12-22 |
| EP1274096A2 (en) | 2003-01-08 |
| TWI220254B (en) | 2004-08-11 |
| ATE373862T1 (de) | 2007-10-15 |
| KR20030011261A (ko) | 2003-02-07 |
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