JP2003272392A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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-
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- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 高速読み出しが可能な不揮発性半導体記憶装
置を提供する。 【解決手段】 不揮発性半導体記憶装置は、１つのワー
ドゲート１０４と、第１，第２のコントロールゲート１
０６Ａ，１０６Ｂにより制御される第１，第２の不揮発
性メモリセル１０８Ａ，１０８Ｂとを有するツインメモ
リセル１００を、列方向及び行方向にそれぞれ複数配列
してなるメモリセルアレイ２００を有する。第１および
第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの一方
は、データが記憶され、第１および第２の不揮発性メモ
リ素子１０８Ａ，１０８Ｂの他方は、データを記憶しな
い。
置を提供する。 【解決手段】 不揮発性半導体記憶装置は、１つのワー
ドゲート１０４と、第１，第２のコントロールゲート１
０６Ａ，１０６Ｂにより制御される第１，第２の不揮発
性メモリセル１０８Ａ，１０８Ｂとを有するツインメモ
リセル１００を、列方向及び行方向にそれぞれ複数配列
してなるメモリセルアレイ２００を有する。第１および
第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの一方
は、データが記憶され、第１および第２の不揮発性メモ
リ素子１０８Ａ，１０８Ｂの他方は、データを記憶しな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、コントロールゲー
トにより制御される不揮発性メモリ素子を備えた不揮発
性半導体記憶装置に関する。
トにより制御される不揮発性メモリ素子を備えた不揮発
性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体記憶装置の一例として、チ
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-s
ubstrate）型が知られている。
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-s
ubstrate）型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有し、１セルで２ビットのデータ
を記憶している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有し、１セルで２ビットのデータ
を記憶している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイが構成される。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイが構成される。
【０００５】
【発明が解決しようとする課題】ところで、ツインメモ
リセルの一方のメモリ素子が選択セルであり、他方のメ
モリ素子が非選択セル（対向セルという）である場合を
考える。選択セルからデータをリードする時、選択セル
のコントロールゲートには選択電圧を、対向セルのコン
トロールゲートにはオーバライド電圧を供給し、対向セ
ル以外の非選択セルのコントロールゲートには０Ｖを供
給する。
リセルの一方のメモリ素子が選択セルであり、他方のメ
モリ素子が非選択セル（対向セルという）である場合を
考える。選択セルからデータをリードする時、選択セル
のコントロールゲートには選択電圧を、対向セルのコン
トロールゲートにはオーバライド電圧を供給し、対向セ
ル以外の非選択セルのコントロールゲートには０Ｖを供
給する。
【０００６】ここで、オーバライド電圧とは、対向セル
のプログラムの有無に拘わらず、その対向セルのトラン
ジスタをオンさせてリード電流またはプログラム電流を
流すために必要な電圧である。
のプログラムの有無に拘わらず、その対向セルのトラン
ジスタをオンさせてリード電流またはプログラム電流を
流すために必要な電圧である。
【０００７】ここで、データリード時のオーバライド電
圧、データプログラム時の選択電圧及びオーバライド電
圧は電源電圧より高く、これらは昇圧回路から供給され
る。
圧、データプログラム時の選択電圧及びオーバライド電
圧は電源電圧より高く、これらは昇圧回路から供給され
る。
【０００８】従来の課題として、この種の不揮発性半導
体記憶装置では、特にリード動作を高速化する必要があ
る。しかし、コントロールゲート線を０Ｖから最終電圧
まで立ち上げるのに時間を要していた。
体記憶装置では、特にリード動作を高速化する必要があ
る。しかし、コントロールゲート線を０Ｖから最終電圧
まで立ち上げるのに時間を要していた。
【０００９】本発明の目的は、高速読み出しが可能な不
揮発性半導体記憶装置を提供することにある。
揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、１つのワードゲートと、第１，第２のコン
トロールゲートにより制御される第１，第２の不揮発性
メモリ素子とを有するツインメモリセルを、列方向及び
行方向にそれぞれ複数配列してなるメモリセルアレイを
含む不揮発性半導体記憶装置であって、前記第１および
第２の不揮発性メモリ素子の一方は、データを記憶し、
前記第１および第２の不揮発性メモリ素子の他方は、デ
ータを記憶しない。
記憶装置は、１つのワードゲートと、第１，第２のコン
トロールゲートにより制御される第１，第２の不揮発性
メモリ素子とを有するツインメモリセルを、列方向及び
行方向にそれぞれ複数配列してなるメモリセルアレイを
含む不揮発性半導体記憶装置であって、前記第１および
第２の不揮発性メモリ素子の一方は、データを記憶し、
前記第１および第２の不揮発性メモリ素子の他方は、デ
ータを記憶しない。
【００１１】本発明によれば、データリード時におい
て、データを記憶しない不揮発性メモリ素子（非選択対
向セル）のコントロールゲートに印加される電圧は、メ
モリ素子に電荷がない状態でのしきい値電圧よりも高い
電圧であればよい。このため、オーバーライド電圧を印
加する必要がなく、低電圧化を図ることができる。その
結果、消費電力を低減することができる。また、コント
ロールゲートの電圧の立ち上がりを早めることができ、
その分、高速読み出しが可能となる。
て、データを記憶しない不揮発性メモリ素子（非選択対
向セル）のコントロールゲートに印加される電圧は、メ
モリ素子に電荷がない状態でのしきい値電圧よりも高い
電圧であればよい。このため、オーバーライド電圧を印
加する必要がなく、低電圧化を図ることができる。その
結果、消費電力を低減することができる。また、コント
ロールゲートの電圧の立ち上がりを早めることができ、
その分、高速読み出しが可能となる。
【００１２】データリード時では、一つのツインメモリ
セルの前記第１，第２の不揮発性メモリ素子の一方が選
択セル、他方が非選択対向セルとされ、前記選択セルお
よび前記非選択対向セルの双方には前記電源電圧以下の
電圧が供給されることができる。
セルの前記第１，第２の不揮発性メモリ素子の一方が選
択セル、他方が非選択対向セルとされ、前記選択セルお
よび前記非選択対向セルの双方には前記電源電圧以下の
電圧が供給されることができる。
【００１３】これによれば、データリード時において、
そのコントロールゲートに、昇圧電圧を印加する必要が
ない。チップイネーブル信号によりリードモードになっ
た後、リード動作が開始するまでの時間を、昇圧電圧が
必要な場合に比べて短くすることができる。したがっ
て、高速読み出しをすることができる。また、リード時
において昇圧電圧が不要であるため、消費電力を低減す
ることができる。
そのコントロールゲートに、昇圧電圧を印加する必要が
ない。チップイネーブル信号によりリードモードになっ
た後、リード動作が開始するまでの時間を、昇圧電圧が
必要な場合に比べて短くすることができる。したがっ
て、高速読み出しをすることができる。また、リード時
において昇圧電圧が不要であるため、消費電力を低減す
ることができる。
【００１４】本発明は、具体的には、前記第１，第２の
不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記
ビット線を駆動するための駆動電圧を生成する駆動回路
をさらに含み、前記駆動回路は、データリード時におい
て、前記駆動電圧を電源電圧に基づいて生成することが
できる。
不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記
ビット線を駆動するための駆動電圧を生成する駆動回路
をさらに含み、前記駆動回路は、データリード時におい
て、前記駆動電圧を電源電圧に基づいて生成することが
できる。
【００１５】前記ビット線は、前記行方向にて隣り合う
各行の２つのツインメモリセルの隣り合う前記第１，第
２の不揮発性メモリ素子に共通接続され、前記列方向に
延びていることができる。この場合、２つのツインメモ
リセルの隣り合う前記第１，第２の不揮発性メモリ素子
は、同一のビット線を共用することとなる。
各行の２つのツインメモリセルの隣り合う前記第１，第
２の不揮発性メモリ素子に共通接続され、前記列方向に
延びていることができる。この場合、２つのツインメモ
リセルの隣り合う前記第１，第２の不揮発性メモリ素子
は、同一のビット線を共用することとなる。
【００１６】また、前記２つのツインメモリセルの一方
のメモリセルの第１の不揮発性メモリ素子と、前記２つ
のツインメモリセルの他方のメモリセルの第２の不揮発
性メモリ素子とに、同一のデータを記憶することができ
る。これにより、データリード時の電流量を増やすこと
ができる。
のメモリセルの第１の不揮発性メモリ素子と、前記２つ
のツインメモリセルの他方のメモリセルの第２の不揮発
性メモリ素子とに、同一のデータを記憶することができ
る。これにより、データリード時の電流量を増やすこと
ができる。
【００１７】本発明では、前記メモリセルアレイは、前
記列方向で複数にブロック分割され、前記複数のブロッ
クの各々に前記ビット線がそれぞれ設けられ、前記複数
のブロックの各々のビット線と前記メインビット線とを
接続／非接続するスイッチング素子とをさらに含み、デ
ータリード時にて、前記スイッチング素子を駆動する電
圧は、電源電圧以下とすることができる。
記列方向で複数にブロック分割され、前記複数のブロッ
クの各々に前記ビット線がそれぞれ設けられ、前記複数
のブロックの各々のビット線と前記メインビット線とを
接続／非接続するスイッチング素子とをさらに含み、デ
ータリード時にて、前記スイッチング素子を駆動する電
圧は、電源電圧以下とすることができる。
【００１８】前記第１及び第２の不揮発性メモリ素子の
各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）
からなるＯＮＯ膜を電荷のトラップサイトとして有する
ことができる。ただし、これ以外のトラップ構造を採用
することができる。
各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）
からなるＯＮＯ膜を電荷のトラップサイトとして有する
ことができる。ただし、これ以外のトラップ構造を採用
することができる。
【００１９】前記ツインメモリセルは、１ビットのデー
タを記憶していることができる。
タを記憶していることができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２１】１．ツインメモリセル構造
図１は不揮発性半導体記憶装置の一断面を示している。
図１において、１つのツインメモリセル１００は、Ｐ型
ウェル１０２上にゲート酸化膜を介して例えばポリシリ
コンを含む材料から形成されるワードゲート１０４と、
第１，第２のコントロールゲート１０６Ａ，１０６Ｂ
と、第１，第２の不揮発性メモリ素子（ＭＯＮＯＳメモ
リ素子）１０８Ａ，１０８Ｂとを有する。
図１において、１つのツインメモリセル１００は、Ｐ型
ウェル１０２上にゲート酸化膜を介して例えばポリシリ
コンを含む材料から形成されるワードゲート１０４と、
第１，第２のコントロールゲート１０６Ａ，１０６Ｂ
と、第１，第２の不揮発性メモリ素子（ＭＯＮＯＳメモ
リ素子）１０８Ａ，１０８Ｂとを有する。
【００２２】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００２３】第１，第２の不揮発性メモリ素子１０８
Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当
するポリシリコンにて形成される第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１
０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜
（Ｏ）を積層することで構成される。なお、第１，第２
のコントロールゲート１０６Ａ，１０６Ｂは、シリサイ
ドなどの導電材で構成することもできる。
Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当
するポリシリコンにて形成される第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１
０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜
（Ｏ）を積層することで構成される。なお、第１，第２
のコントロールゲート１０６Ａ，１０６Ｂは、シリサイ
ドなどの導電材で構成することもできる。
【００２４】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００２５】この第１，第２のＭＯＮＯＳメモリ素子１
０８Ａ，１０８Ｂは、本来、それぞれ電荷のトラップサ
イトとして機能する。すなわち、第１，第２のＭＯＮＯ
Ｓメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１
０９にて電荷をトラップすることが可能である。本発明
の実施の形態の不揮発性半導体記憶装置は、一方のＭＯ
ＮＯＳメモリ素子のみデータが記憶され、他方のＭＯＮ
ＯＳメモリ素子は、プログラム時にデータが書き込まれ
ない状態で使用に供される。つまり、１つのツインメモ
リセルは、１方のメモリ素子のみがデータ記憶の対象と
なり、１ビットの情報を記憶する。
０８Ａ，１０８Ｂは、本来、それぞれ電荷のトラップサ
イトとして機能する。すなわち、第１，第２のＭＯＮＯ
Ｓメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１
０９にて電荷をトラップすることが可能である。本発明
の実施の形態の不揮発性半導体記憶装置は、一方のＭＯ
ＮＯＳメモリ素子のみデータが記憶され、他方のＭＯＮ
ＯＳメモリ素子は、プログラム時にデータが書き込まれ
ない状態で使用に供される。つまり、１つのツインメモ
リセルは、１方のメモリ素子のみがデータ記憶の対象と
なり、１ビットの情報を記憶する。
【００２６】図１に示すように、行方向Ｂに間隔をおい
て配列された複数のワードゲート１０４は、ポリサイド
などで形成される１本のワード線ＷＬに共通接続されて
いる。
て配列された複数のワードゲート１０４は、ポリサイド
などで形成される１本のワード線ＷＬに共通接続されて
いる。
【００２７】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な方向）
に沿って延び、列方向に配列される複数のツインメモリ
セル１００にて共用される。よって、符号１０６Ａ，１
０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な方向）
に沿って延び、列方向に配列される複数のツインメモリ
セル１００にて共用される。よって、符号１０６Ａ，１
０６Ｂをコントロールゲート線とも称する。
【００２８】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００２９】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００３０】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な方向）に沿
って延び、列方向に配列される複数のツインメモリセル
１００にて共用されるビット線として機能する。よっ
て、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などを
ビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称す
る。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な方向）に沿
って延び、列方向に配列される複数のツインメモリセル
１００にて共用されるビット線として機能する。よっ
て、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などを
ビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称す
る。
【００３１】２．不揮発性半導体記憶装置の全体構成
上述のツインメモリセル１００を用いて構成される不揮
発性半導体記憶装置の全体構成について、図２（Ａ）〜
図２（Ｅ）を参照して説明する。
発性半導体記憶装置の全体構成について、図２（Ａ）〜
図２（Ｅ）を参照して説明する。
【００３２】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、メモリセルアレイ２
００とグローバルワード線デコーダ２０１とを有する。
メモリセルアレイ２００は、例えば計６４個の第０〜第
６３のセクタ領域２１０を有する。
憶装置の平面レイアウト図であり、メモリセルアレイ２
００とグローバルワード線デコーダ２０１とを有する。
メモリセルアレイ２００は、例えば計６４個の第０〜第
６３のセクタ領域２１０を有する。
【００３３】６４個のセクタ領域２１０は、図２（Ａ）
に示すようにメモリセルアレイ２００を行方向Ｂでそれ
ぞれ分割したもので、各セクタ領域２１０は列方向Ａを
長手方向とする縦長形状を有する。データ消去の最小単
位がセクタ領域２１０であり、セクタ領域２１０内の記
憶データは一括してまたは時分割で消去される。
に示すようにメモリセルアレイ２００を行方向Ｂでそれ
ぞれ分割したもので、各セクタ領域２１０は列方向Ａを
長手方向とする縦長形状を有する。データ消去の最小単
位がセクタ領域２１０であり、セクタ領域２１０内の記
憶データは一括してまたは時分割で消去される。
【００３４】メモリセルアレイ２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに１つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）ラ（６４本のビット線ＢＬ）で定義される記憶容量
を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに１つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）ラ（６４本のビット線ＢＬ）で定義される記憶容量
を有する。
【００３５】図２（Ｂ）は、図２（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ
（ローカルコントロールゲートドライバ、ローカルビッ
ト線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ２２０Ａ，２
２０Ｂの例えば上辺には、セクタ制御回路２２２が配置
されている。
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ
（ローカルコントロールゲートドライバ、ローカルビッ
ト線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ２２０Ａ，２
２０Ｂの例えば上辺には、セクタ制御回路２２２が配置
されている。
【００３６】各セクタ領域２１０は行方向にて分割さ
れ、１６ビットのデータをリード・ライト可能にＩ／Ｏ
０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビ
ットに対応したメモリブロック）２１４を有している。
各メモリブロック２１４は、図２（Ｂ）に示すように、
４Ｋ（４０９６）本のワード線ＷＬを有する。
れ、１６ビットのデータをリード・ライト可能にＩ／Ｏ
０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビ
ットに対応したメモリブロック）２１４を有している。
各メモリブロック２１４は、図２（Ｂ）に示すように、
４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３７】図２（Ｃ）に示すように、図２（Ｂ）に示
す各一つのセクタ領域２１０は、列方向Ａにて８個のラ
ージブロック２１２に分割されている。この各ラージブ
ロック２１２は、図２（Ｄ）に示すように、列方向Ａに
て８個のスモールブロック２１５に分割されている。
す各一つのセクタ領域２１０は、列方向Ａにて８個のラ
ージブロック２１２に分割されている。この各ラージブ
ロック２１２は、図２（Ｄ）に示すように、列方向Ａに
て８個のスモールブロック２１５に分割されている。
【００３８】各スモールブロック２１５は、図２（Ｅ）
に示すように、６４本のワード線ＷＬを有する。
に示すように、６４本のワード線ＷＬを有する。
【００３９】３．セクタ領域の詳細
図３は、図２（Ａ）に示すセクタ領域０の詳細を示して
いる。図３に示すスモールメモリブロック２１６は、図
４に示すように、ツインメモリセル１００を列方向に例
えば６４個、行方向に例えば４個配列したものである。
一つのスモールメモリブロック２１６には、例えば４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
いる。図３に示すスモールメモリブロック２１６は、図
４に示すように、ツインメモリセル１００を列方向に例
えば６４個、行方向に例えば４個配列したものである。
一つのスモールメモリブロック２１６には、例えば４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
【００４０】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００４１】図３に示すように、一つのメモリブロック
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
【００４２】行方向に配列された１６個のスモールメモ
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４３】このセクタ領域０のコントロールゲート駆
動部であるＣＧドライバ３００−０〜３００−６３が設
けられている。このＣＧドライバ３００には、行方向に
延びる上述の４本のメインコントロールゲート線ＭＣＧ
０〜ＭＣＧ３が接続されている。
動部であるＣＧドライバ３００−０〜３００−６３が設
けられている。このＣＧドライバ３００には、行方向に
延びる上述の４本のメインコントロールゲート線ＭＣＧ
０〜ＭＣＧ３が接続されている。
【００４４】４．動作説明
本実施形態の不揮発性メモリのデータ読み出し、データ
プログラム及びデータ消去動作について説明する。図５
は、データ読み出し時での電圧設定を説明するための概
略説明図である。
プログラム及びデータ消去動作について説明する。図５
は、データ読み出し時での電圧設定を説明するための概
略説明図である。
【００４５】不揮発性メモリの選択セルには、選択サイ
ド（Selected Side）のメモリ素子（選択セル）１０８
Ａまたは１０８Ｂと、対向サイド（Opposite side）の
メモリ素子（非選択対向セル）１０８Ｂまたは１０８Ａ
とがある。具体的には、選択サイドのメモリ素子がデー
タ記憶対象の素子で、対向サイドのメモリ素子には、プ
ログラム時にデータがプログラムされない。
ド（Selected Side）のメモリ素子（選択セル）１０８
Ａまたは１０８Ｂと、対向サイド（Opposite side）の
メモリ素子（非選択対向セル）１０８Ｂまたは１０８Ａ
とがある。具体的には、選択サイドのメモリ素子がデー
タ記憶対象の素子で、対向サイドのメモリ素子には、プ
ログラム時にデータがプログラムされない。
【００４６】以上のような定義の下で、リード時、プロ
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表１に示す。
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表１に示す。
【００４７】
【表１】
【００４８】なお、上記の電位は、駆動回路３４０によ
り供給することができる。具体的には、選択信号線Ｂ
Ｓ、ビット線ＢＬ、コントロールゲートＣＧおよびワー
ド線ＷＬの各所には、図６に示すように、駆動回路３４
０によって、所定の電圧が供給される。所定の電圧とし
ては、電源電圧Ｖｄｄ、チャージポンプ型昇圧回路３１
０に基づいて生成された電圧（８Ｖ、５．５Ｖ、２．５
Ｖ、８Ｖ、４．５〜５Ｖ）、レギュレータ３２０に基づ
いて生成された電圧（１．５Ｖ、約１Ｖ）、または、負
電圧チャージポンプ３３０に基づいて生成された電圧
（−１〜−３Ｖ）がある。
り供給することができる。具体的には、選択信号線Ｂ
Ｓ、ビット線ＢＬ、コントロールゲートＣＧおよびワー
ド線ＷＬの各所には、図６に示すように、駆動回路３４
０によって、所定の電圧が供給される。所定の電圧とし
ては、電源電圧Ｖｄｄ、チャージポンプ型昇圧回路３１
０に基づいて生成された電圧（８Ｖ、５．５Ｖ、２．５
Ｖ、８Ｖ、４．５〜５Ｖ）、レギュレータ３２０に基づ
いて生成された電圧（１．５Ｖ、約１Ｖ）、または、負
電圧チャージポンプ３３０に基づいて生成された電圧
（−１〜−３Ｖ）がある。
【００４９】５．作用効果
（１）ツインメモリセルの一方のメモリ素子はデータが
記憶され、他方のメモリ素子はデータが書き込まれない
ことにより次の効果を有する。
記憶され、他方のメモリ素子はデータが書き込まれない
ことにより次の効果を有する。
【００５０】選択サイドのメモリ素子のデータを読み出
す場合、対向サイドのメモリ素子（非選択対向セル）の
コントロールゲートにも電圧を印加する必要がある。図
７に示すように、非選択対向セルにデータが記憶されて
いない場合（電荷がない場合）には、そのセルに印加す
る電圧は、データが記憶されている場合（電荷がある場
合）に比べて、小さな電圧でよい。つまり、表１に示す
ように、非選択対向セルに印加する電圧は、そのセルに
電荷がない状態でのしきい値電圧よりも高い電圧、たと
えば選択電圧でよくなる。あるいは、そのしきい値電圧
が電源電圧以下である場合には、対向セルのコントロー
ルゲートに印加する電圧は、表１のとおり、電源電圧Ｖ
ｄｄでもよい。その結果、そのしきい値電圧が電源電圧
以下である場合には、読み出し時において、対向サイド
のメモリ素子のコントロールゲートに電圧を印加する
際、チャージポンプを使用して昇圧した電圧を生成しな
くてもよく、電源電圧以下の電圧でツインメモリセルを
駆動することができる。
す場合、対向サイドのメモリ素子（非選択対向セル）の
コントロールゲートにも電圧を印加する必要がある。図
７に示すように、非選択対向セルにデータが記憶されて
いない場合（電荷がない場合）には、そのセルに印加す
る電圧は、データが記憶されている場合（電荷がある場
合）に比べて、小さな電圧でよい。つまり、表１に示す
ように、非選択対向セルに印加する電圧は、そのセルに
電荷がない状態でのしきい値電圧よりも高い電圧、たと
えば選択電圧でよくなる。あるいは、そのしきい値電圧
が電源電圧以下である場合には、対向セルのコントロー
ルゲートに印加する電圧は、表１のとおり、電源電圧Ｖ
ｄｄでもよい。その結果、そのしきい値電圧が電源電圧
以下である場合には、読み出し時において、対向サイド
のメモリ素子のコントロールゲートに電圧を印加する
際、チャージポンプを使用して昇圧した電圧を生成しな
くてもよく、電源電圧以下の電圧でツインメモリセルを
駆動することができる。
【００５１】これにより、データリード時において、ツ
インメモリセルを図６に示すチャージポンプ型昇圧回路
３１０に基づいて生成された電圧を使用する必要がな
く、電源電圧Ｖｄｄ、レギュレータに基づいて生成され
た電圧のみによってツインメモリセルを駆動することが
できる。その結果、図８に示すように、チップイネーブ
ル信号によりリードモードになった後、リード動作が開
始するまでの時間を、昇圧電圧が必要な場合に比べて短
くすることができる。したがって、高速読み出しをする
ことができる。また、リード時において昇圧電圧が不要
であるため、消費電力を低減することができる。
インメモリセルを図６に示すチャージポンプ型昇圧回路
３１０に基づいて生成された電圧を使用する必要がな
く、電源電圧Ｖｄｄ、レギュレータに基づいて生成され
た電圧のみによってツインメモリセルを駆動することが
できる。その結果、図８に示すように、チップイネーブ
ル信号によりリードモードになった後、リード動作が開
始するまでの時間を、昇圧電圧が必要な場合に比べて短
くすることができる。したがって、高速読み出しをする
ことができる。また、リード時において昇圧電圧が不要
であるため、消費電力を低減することができる。
【００５２】６．変形例
（１）図９に示すように、１ビットを２セルに記憶させ
ることができる。この場合、具体的には、行方向にて隣
り合う２つのツインメモリセル１００Ａ，１００Ｂの一
方のツインメモリセル１００Ａの第１の選択セル１０８
Ｂと、ツインメモリセル１００Ｂの第２の選択セル１０
８Ａとは、同一のデータが記憶される。これにより、電
流能力を向上させることができ、より高速化を図ること
ができる。また、センスアンプの動作の確実性を向上さ
せることができる。また、このような場合、ＢＬ［ｉ−
１］、ＢＬ［ｉ＋１］をソースに固定することができ、
ＢＬ［ｉ］、ＢＬ［ｉ＋２］をドレインに固定すること
ができる。
ることができる。この場合、具体的には、行方向にて隣
り合う２つのツインメモリセル１００Ａ，１００Ｂの一
方のツインメモリセル１００Ａの第１の選択セル１０８
Ｂと、ツインメモリセル１００Ｂの第２の選択セル１０
８Ａとは、同一のデータが記憶される。これにより、電
流能力を向上させることができ、より高速化を図ること
ができる。また、センスアンプの動作の確実性を向上さ
せることができる。また、このような場合、ＢＬ［ｉ−
１］、ＢＬ［ｉ＋１］をソースに固定することができ、
ＢＬ［ｉ］、ＢＬ［ｉ＋２］をドレインに固定すること
ができる。
【００５３】（２）上記実施の形態においては、リード
時において、リバースモードの例を示したが、フォワー
ドモードであってもよい。
時において、リバースモードの例を示したが、フォワー
ドモードであってもよい。
【００５４】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【００５５】不揮発性メモリのツインメモリセルのプロ
グラム動作及び消去動作の詳細説明は省略したが、必要
があれば本願出願人による先願の特願平２００１−１３
７１６５等に詳述されている。
グラム動作及び消去動作の詳細説明は省略したが、必要
があれば本願出願人による先願の特願平２００１−１３
７１６５等に詳述されている。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のス
モールメモリブロックとその配線とを説明するための概
略説明図である。
モールメモリブロックとその配線とを説明するための概
略説明図である。
【図４】図３に示すスモールメモリブロックの回路図で
ある。
ある。
【図５】データ読み出し時での選択ブロック内の電圧設
定を説明するための概略説明図である。
定を説明するための概略説明図である。
【図６】駆動回路についてのブロック図である。
【図７】作用効果を説明するための、電圧（ＶＣＧ）と
ソース−ドレイン電流Ｉｄｓとの関係を示す特性図であ
る。
ソース−ドレイン電流Ｉｄｓとの関係を示す特性図であ
る。
【図８】作用効果を説明するためのタイミングチャート
である。
である。
【図９】変形例に係るデータ読み出し時での選択ブロッ
ク内の電圧設定を説明するための概略説明図である。
ク内の電圧設定を説明するための概略説明図である。
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ ３１０ チャージポンプ型昇圧回路 ３２０ レギュレータ ３３０ 負電圧チャージポンプ ３４０ 駆動回路
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ ３１０ チャージポンプ型昇圧回路 ３２０ レギュレータ ３３０ 負電圧チャージポンプ ３４０ 駆動回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年３月２８日（２００３．３．２
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、１つのワードゲートと、第１，第２のコン
トロールゲートにより制御される第１，第２の不揮発性
メモリ素子とを有するツインメモリセルを、列方向及び
行方向にそれぞれ複数配列してなるメモリセルアレイを
含む不揮発性半導体記憶装置であって、前記第１および
第２の不揮発性メモリ素子の一方は、データを記憶する
機能を有し、前記第１および第２の不揮発性メモリ素子
の他方は、データを記憶する機能を有しない。
記憶装置は、１つのワードゲートと、第１，第２のコン
トロールゲートにより制御される第１，第２の不揮発性
メモリ素子とを有するツインメモリセルを、列方向及び
行方向にそれぞれ複数配列してなるメモリセルアレイを
含む不揮発性半導体記憶装置であって、前記第１および
第２の不揮発性メモリ素子の一方は、データを記憶する
機能を有し、前記第１および第２の不揮発性メモリ素子
の他方は、データを記憶する機能を有しない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】データリード時では、一つのツインメモリ
セルの前記第１，第２の不揮発性メモリ素子の一方が選
択セル、他方が非選択対向セルとされ、前記選択セルお
よび前記非選択対向セルの双方には前記電源電圧以下の
電圧が供給されることができる。この場合、選択セル及
び非選択セルのコントロールゲートの双方に選択電圧を
印加しても良い。
セルの前記第１，第２の不揮発性メモリ素子の一方が選
択セル、他方が非選択対向セルとされ、前記選択セルお
よび前記非選択対向セルの双方には前記電源電圧以下の
電圧が供給されることができる。この場合、選択セル及
び非選択セルのコントロールゲートの双方に選択電圧を
印加しても良い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本発明は、具体的には、前記第１，第２の
不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記
ビット線を駆動するための駆動電圧を生成する駆動回路
をさらに含み、前記駆動回路は、データリード時におい
て、電源電圧以下の前記駆動電圧を生成することができ
る。
不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記
ビット線を駆動するための駆動電圧を生成する駆動回路
をさらに含み、前記駆動回路は、データリード時におい
て、電源電圧以下の前記駆動電圧を生成することができ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】また、前記２つのツインメモリセルの一方
のメモリセルの第１の不揮発性メモリ素子と、前記２つ
のツインメモリセルの他方のメモリセルの第２の不揮発
性メモリ素子とに、同一のデータを記憶することができ
る。これにより、データリード時の電流量を増やすこと
ができる。また、複数ビット線の各々は、ソース側かド
レイン側かに固定され、前記２つのメモリセルに共通接
続されたビット線がドレイン線として機能する。
のメモリセルの第１の不揮発性メモリ素子と、前記２つ
のツインメモリセルの他方のメモリセルの第２の不揮発
性メモリ素子とに、同一のデータを記憶することができ
る。これにより、データリード時の電流量を増やすこと
ができる。また、複数ビット線の各々は、ソース側かド
レイン側かに固定され、前記２つのメモリセルに共通接
続されたビット線がドレイン線として機能する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】本発明では、前記メモリセルアレイは、前
記列方向で複数にブロック分割され、前記複数のブロッ
クの各々に前記ビット線がそれぞれ設けられ、前記複数
のブロックの各々のビット線とメインビット線とを接続
／非接続するスイッチング素子とをさらに含み、データ
リード時にて、前記スイッチング素子を駆動する電圧
は、電源電圧以下とすることができる。
記列方向で複数にブロック分割され、前記複数のブロッ
クの各々に前記ビット線がそれぞれ設けられ、前記複数
のブロックの各々のビット線とメインビット線とを接続
／非接続するスイッチング素子とをさらに含み、データ
リード時にて、前記スイッチング素子を駆動する電圧
は、電源電圧以下とすることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】メモリセルアレイ２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに１つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）で定義される記憶容量
を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに１つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）で定義される記憶容量
を有する。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Ｆターム(参考） 5B025 AA01 AC04 AD05 AD10 AE05
AE06
5F083 EP18 EP28 EP35 EP75 ER21
ER22 ER30 GA01 KA08 LA05
LA10
5F101 BA45 BB03 BD01 BD22 BD33
BE02 BE05 BE07 BE14
Claims (8)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するツインメモリセルを、列方向及
び行方向にそれぞれ複数配列してなるメモリセルアレイ
を含む不揮発性半導体記憶装置であって、 前記第１および第２の不揮発性メモリ素子の一方は、デ
ータを記憶し、 前記第１および第２の不揮発性メモリ素子の他方は、デ
ータを記憶しない、不揮発性半導体記憶装置。 - 【請求項２】 請求項１において、 データリード時では、一つのツインメモリセルの前記第
１，第２の不揮発性メモリ素子の一方が選択セル、他方
が非選択対向セルとされ、前記選択セルおよび前記非選
択対向セルの双方には前記電源電圧以下の電圧が供給さ
れる、不揮発性半導体記憶装置。 - 【請求項３】 請求項１または２において、 前記第１，第２の不揮発性メモリ素子にはそれぞれビッ
ト線が接続され、 前記ワードゲート、前記コントロールゲートおよび前記
ビット線を駆動するための駆動電圧を生成する駆動回路
をさらに含み、 前記駆動回路は、データリード時において、前記駆動電
圧を電源電圧に基づいて生成する、不揮発性半導体記憶
装置。 - 【請求項４】 請求項３において、 前記ビット線は、前記行方向にて隣り合う各行の２つの
ツインメモリセルの隣り合う前記第１，第２の不揮発性
メモリ素子に共通接続され、前記列方向に延びている、
不揮発性半導体記憶装置。 - 【請求項５】 請求項４において、 前記２つのツインメモリセルの一方のメモリセルの第１
の不揮発性メモリ素子と、前記２つのツインメモリセル
の他方のメモリセルの第２の不揮発性メモリ素子とは、
同一のデータが記憶されている、不揮発性半導体記憶装
置。 - 【請求項６】 請求項３〜５のいずれかにおいて、 前記メモリセルアレイは、前記列方向で複数にブロック
分割され、 前記複数のブロックの各々に前記ビット線がそれぞれ設
けられ、 前記複数のブロックの各々のビット線とメインビット線
とを接続／非接続するスイッチング素子とをさらに含
み、 データリード時にて、前記スイッチング素子を駆動する
電圧は、電源電圧以下である、不揮発性半導体記憶装
置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１及び第２の不揮発性メモリ素子の各々は、酸化
膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮ
Ｏ膜を電荷のトラップサイトとして有する、不揮発性半
導体記憶装置。 - 【請求項８】請求項１に記載の不揮発性半導体記憶装置
であって、前記ツインメモリセルが１ビットのデータを
記憶している、不揮発性半導体記憶装置。
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