JP2003272393A - ファイルストレージ型不揮発性半導体記憶装置 - Google Patents
ファイルストレージ型不揮発性半導体記憶装置Info
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｏ端子の数よりも多いビット数のデータ
を、メモリセルに対して同時にリードまたはプログラム
するのに好適なファイルストレージ型不揮発性半導体装
置を提供すること。 【解決手段】 ファイルストレージ型不揮発性半導体記
憶装置は、メモリセルアレイ領域２００が列方向Ａで分
割され、複数のセクタ領域２１０を有する。各セクタ領
域２１０には、行方向Ｂに沿って延びる４本のメインコ
ントロールゲート線ＭＣＧと、それらを駆動するコント
ロールゲート駆動部ＣＧＤＲＶ０〜３と、列方向Ｂに沿
って延びる複数のサブコントロールゲート線ＳＣＧとが
設けられる。各サブコントロールゲート線ＳＣＧは、行
方向Ｂで隣合う各行の２つのツインメモリセル１００の
うち、行方向Ｂで隣接する第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂにそれぞれ共通接続される。複
数のサブコントロールゲート線ＳＣＧの各々は、行方向
で順番に、４本のメインコントロールゲート線ＭＣＧの
いずれか１本に接続される。
を、メモリセルに対して同時にリードまたはプログラム
するのに好適なファイルストレージ型不揮発性半導体装
置を提供すること。 【解決手段】 ファイルストレージ型不揮発性半導体記
憶装置は、メモリセルアレイ領域２００が列方向Ａで分
割され、複数のセクタ領域２１０を有する。各セクタ領
域２１０には、行方向Ｂに沿って延びる４本のメインコ
ントロールゲート線ＭＣＧと、それらを駆動するコント
ロールゲート駆動部ＣＧＤＲＶ０〜３と、列方向Ｂに沿
って延びる複数のサブコントロールゲート線ＳＣＧとが
設けられる。各サブコントロールゲート線ＳＣＧは、行
方向Ｂで隣合う各行の２つのツインメモリセル１００の
うち、行方向Ｂで隣接する第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂにそれぞれ共通接続される。複
数のサブコントロールゲート線ＳＣＧの各々は、行方向
で順番に、４本のメインコントロールゲート線ＭＣＧの
いずれか１本に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのワードゲー
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置に関する。
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】不揮発性
半導体装置として、チャネルとゲートとの間のゲート絶
縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリ
コン膜の積層体からなり、窒化シリコン膜に電荷がトラ
ップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -S
emiconductorまたは-substrate）型が知られている。
半導体装置として、チャネルとゲートとの間のゲート絶
縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリ
コン膜の積層体からなり、窒化シリコン膜に電荷がトラ
ップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -S
emiconductorまたは-substrate）型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】このツインＭＯＮＯＳフラッシュメモリセ
ルには、２本のビット線と、１本のワード線と、２本の
コントロールゲート線とが接続される。
ルには、２本のビット線と、１本のワード線と、２本の
コントロールゲート線とが接続される。
【０００６】この種のフラッシュメモリの動作には、デ
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、複数ビットの選択セル（選
択された不揮発性メモリ素子）にて同時に実施される。
この各ビット信号は、Ｉ／Ｏ線を介して入出力される。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、複数ビットの選択セル（選
択された不揮発性メモリ素子）にて同時に実施される。
この各ビット信号は、Ｉ／Ｏ線を介して入出力される。
【０００７】よって、適当な数のツインメモリセルの各
々に接続されるビット線は、それぞれパスゲート回路を
介して一つのＩ／Ｏ端子に共通接続され、いずれか一つ
のパスゲート回路を介して１本のビット線が一つのＩ／
Ｏ端子に接続される。この動作が、複数個のＩ／Ｏ端子
に対して同時に実施されることで、例えば８ビットまた
は１６ビット単位でデータリードまたはデータプログラ
ムが実施される。
々に接続されるビット線は、それぞれパスゲート回路を
介して一つのＩ／Ｏ端子に共通接続され、いずれか一つ
のパスゲート回路を介して１本のビット線が一つのＩ／
Ｏ端子に接続される。この動作が、複数個のＩ／Ｏ端子
に対して同時に実施されることで、例えば８ビットまた
は１６ビット単位でデータリードまたはデータプログラ
ムが実施される。
【０００８】本発明は、Ｉ／Ｏ端子の数よりも多いビッ
トデータを、メモリセルに対して同時にリードまたはプ
ログラムするのに好適なファイルストレージ型不揮発性
半導体記憶真装置を提供することを目的とする。
トデータを、メモリセルに対して同時にリードまたはプ
ログラムするのに好適なファイルストレージ型不揮発性
半導体記憶真装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の一態様に係るフ
ァイルストレージ型不揮発性半導体記憶装置は、１つの
ワードゲートと、第１，第２のコントロールゲートによ
り制御される第１，第２の不揮発性メモリ素子とを有す
るツインメモリセルを、行方向及び列方向に複数配列し
てなるメモリセルアレイ領域と、前記メモリセルアレイ
領域が前記列方向で分割された複数のセクタ領域と、前
記複数のセクタ領域の各々に対して一つずつ設けられた
複数のコントロールゲート駆動部と、前記複数のセクタ
領域の各々にて、前記行方向に沿って延びる４本のメイ
ンコントロールゲート線と、前記複数のセクタ領域の各
々にて前記列方向に沿って延び、前記行方向で隣合う各
行の２つのツインメモリセルのうち、前記行方向で隣接
する第１，第２のコントロールゲートをそれぞれ共通接
続する複数のサブコントロールゲート線と、を有し、前
記複数のセクタ領域の各々にて、複数のサブコントロー
ルゲート線の各々が、前記行方向に沿って順番に、前記
４本のメインコントロールゲート線のいずれか１本に接
続されていることを特徴とする。
ァイルストレージ型不揮発性半導体記憶装置は、１つの
ワードゲートと、第１，第２のコントロールゲートによ
り制御される第１，第２の不揮発性メモリ素子とを有す
るツインメモリセルを、行方向及び列方向に複数配列し
てなるメモリセルアレイ領域と、前記メモリセルアレイ
領域が前記列方向で分割された複数のセクタ領域と、前
記複数のセクタ領域の各々に対して一つずつ設けられた
複数のコントロールゲート駆動部と、前記複数のセクタ
領域の各々にて、前記行方向に沿って延びる４本のメイ
ンコントロールゲート線と、前記複数のセクタ領域の各
々にて前記列方向に沿って延び、前記行方向で隣合う各
行の２つのツインメモリセルのうち、前記行方向で隣接
する第１，第２のコントロールゲートをそれぞれ共通接
続する複数のサブコントロールゲート線と、を有し、前
記複数のセクタ領域の各々にて、複数のサブコントロー
ルゲート線の各々が、前記行方向に沿って順番に、前記
４本のメインコントロールゲート線のいずれか１本に接
続されていることを特徴とする。
【００１０】本発明の一態様によれば、１セクタ内の同
一行に属する複数のツインメモリセルが、ワードゲート
への電位設定により選択される。列方向のセルの選択
は、複数のコントロールゲート駆動部の一つにより駆動
される、一セクタ領域内の４本のメインコントロールゲ
ート線を介して、行方向で隣接する各４本のサブコント
ロールゲート線に、リード、プログラム等のモードに応
じた電位を設定することで実施する。
一行に属する複数のツインメモリセルが、ワードゲート
への電位設定により選択される。列方向のセルの選択
は、複数のコントロールゲート駆動部の一つにより駆動
される、一セクタ領域内の４本のメインコントロールゲ
ート線を介して、行方向で隣接する各４本のサブコント
ロールゲート線に、リード、プログラム等のモードに応
じた電位を設定することで実施する。
【００１１】ここで、メインコントロールゲート線を４
本としたのは、一つのセルを駆動するのに、２進法でア
ドレス指定した時の必要最小数のツインメモリセルの数
が４個となるからである。これにより、同一行のツイン
メモリセル群のうち、行方向で隣接する各４個のツイン
メモリセルの中の各一セルが選択される。よって、多数
のセルに対して、同時にリードまたはプログラムを実行
するのに有利な構成となる。しかも、メイン・サブコン
トロールゲート線はセクタ毎に独立しているので、選択
セルを含む一セクタ領域以外の他のセクタ領域では、デ
ータプログラム時またはデータ消去時に、非選択セルで
のディスターブを防止できる。
本としたのは、一つのセルを駆動するのに、２進法でア
ドレス指定した時の必要最小数のツインメモリセルの数
が４個となるからである。これにより、同一行のツイン
メモリセル群のうち、行方向で隣接する各４個のツイン
メモリセルの中の各一セルが選択される。よって、多数
のセルに対して、同時にリードまたはプログラムを実行
するのに有利な構成となる。しかも、メイン・サブコン
トロールゲート線はセクタ毎に独立しているので、選択
セルを含む一セクタ領域以外の他のセクタ領域では、デ
ータプログラム時またはデータ消去時に、非選択セルで
のディスターブを防止できる。
【００１２】ここで、各セクタ領域では、全てのサブコ
ントロールゲート線は４本のメインコントロールゲート
線に直結され、コントロールゲート選択ゲートが存在し
ない。よって、そのコントロールゲート選択ゲートとそ
れを駆動するドライバを配置する必要が無く、その分の
専有面積が減少して高密度実装が可能となる。
ントロールゲート線は４本のメインコントロールゲート
線に直結され、コントロールゲート選択ゲートが存在し
ない。よって、そのコントロールゲート選択ゲートとそ
れを駆動するドライバを配置する必要が無く、その分の
専有面積が減少して高密度実装が可能となる。
【００１３】本発明の一態様では、前記メモリセルアレ
イ領域にて前記列方向に沿って延び、前記行方向で隣合
う各行の第１，第２の不揮発性メモリセルにそれぞれ共
通接続された複数のメインビット線と、複数のメインビ
ット線の各々に設けられた複数の列選択ゲートと、前記
複数の列選択ゲートのうちの各４つの列選択ゲートにそ
れぞれ共通接続され２M個のラッチ回路と、２N（Ｎ＜
Ｍ）個の入出力端子と、前記２N個の入出力端子の各一
つに対して２(M-N)個のラッチ回路が共通接続され、各
一つの入出力端子と２(M-N)個のラッチ回路との間に設
けられた２(M-N)個のラッチ選択ゲートとをさらに有す
ることができる。
イ領域にて前記列方向に沿って延び、前記行方向で隣合
う各行の第１，第２の不揮発性メモリセルにそれぞれ共
通接続された複数のメインビット線と、複数のメインビ
ット線の各々に設けられた複数の列選択ゲートと、前記
複数の列選択ゲートのうちの各４つの列選択ゲートにそ
れぞれ共通接続され２M個のラッチ回路と、２N（Ｎ＜
Ｍ）個の入出力端子と、前記２N個の入出力端子の各一
つに対して２(M-N)個のラッチ回路が共通接続され、各
一つの入出力端子と２(M-N)個のラッチ回路との間に設
けられた２(M-N)個のラッチ選択ゲートとをさらに有す
ることができる。
【００１４】以上の構成によれば、トータルで２M個の
ラッチ回路とメモリセルアレイ領域との間で、入出力端
子（Ｉ／Ｏ）の数よりも多いビット数である２M個（Ｍ
＝１０の場合に１２８バイトデータ）のデータを、同時
にリードまたプログラミングすることができる。
ラッチ回路とメモリセルアレイ領域との間で、入出力端
子（Ｉ／Ｏ）の数よりも多いビット数である２M個（Ｍ
＝１０の場合に１２８バイトデータ）のデータを、同時
にリードまたプログラミングすることができる。
【００１５】例えばデータリード時では、２M個（例え
ば１２８×８個）のラッチ回路４２０に２M個（例えば
１２８バイト）のデータを格納する。その後、計２N個
（Ｎ＝３の場合に８個）の各一つの入出力端子と、２
(M-N)個（Ｍ＝１０，Ｎ＝３の場合１２８個）のラッチ
回路との間に設けられた２(M-N)個のラッチ選択ゲート
を一つずつオンさせて、２M個のデータを２(M-N)回に分
けて２N個の入出力端子より出力させることができる。
このとき、ラッチ回路は、センスアンプを内蔵すること
ができる。
ば１２８×８個）のラッチ回路４２０に２M個（例えば
１２８バイト）のデータを格納する。その後、計２N個
（Ｎ＝３の場合に８個）の各一つの入出力端子と、２
(M-N)個（Ｍ＝１０，Ｎ＝３の場合１２８個）のラッチ
回路との間に設けられた２(M-N)個のラッチ選択ゲート
を一つずつオンさせて、２M個のデータを２(M-N)回に分
けて２N個の入出力端子より出力させることができる。
このとき、ラッチ回路は、センスアンプを内蔵すること
ができる。
【００１６】データプログラムについても、リード時と
同様にして実施できる。つまり、データプログラム時
に、各一つの入出力端子と２(M-N)個のラッチ回路との
間に設けられた２(M-N)個のラッチ選択ゲートを一つず
つオンさせて、２N個の入出力端子より２M個のラッチ回
路に、２M個のデータを２(M-N)回に分けて書き込むこと
ができる。
同様にして実施できる。つまり、データプログラム時
に、各一つの入出力端子と２(M-N)個のラッチ回路との
間に設けられた２(M-N)個のラッチ選択ゲートを一つず
つオンさせて、２N個の入出力端子より２M個のラッチ回
路に、２M個のデータを２(M-N)回に分けて書き込むこと
ができる。
【００１７】本発明の一態様では、前記複数のセクタ領
域の各々は、前記行方向にて分割された複数のブロック
領域と、前記複数のブロック領域の各々にて前記列方向
に沿って複数設けられ、各行の２つのツインメモリセル
のうち、前記行方向で隣合う各行の第１，第２の不揮発
性メモリセルにそれぞれ共通接続された複数のサブビッ
ト線と、前記複数のメインビット線の各１本と、該１本
のメインビット線と同一列の前記複数のサブビット線と
の間にそれぞれ設けられたビット線選択ゲートとを有す
ることができる。
域の各々は、前記行方向にて分割された複数のブロック
領域と、前記複数のブロック領域の各々にて前記列方向
に沿って複数設けられ、各行の２つのツインメモリセル
のうち、前記行方向で隣合う各行の第１，第２の不揮発
性メモリセルにそれぞれ共通接続された複数のサブビッ
ト線と、前記複数のメインビット線の各１本と、該１本
のメインビット線と同一列の前記複数のサブビット線と
の間にそれぞれ設けられたビット線選択ゲートとを有す
ることができる。
【００１８】選択されたブロック領域内の複数のサブビ
ット線のみをビット線選択ゲートを介してメインビット
線に接続させることで、メインビット線に接続される負
荷容量を低減できる。
ット線のみをビット線選択ゲートを介してメインビット
線に接続させることで、メインビット線に接続される負
荷容量を低減できる。
【００１９】なお、第１，第２の不揮発性メモリ素子の
各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）
からなるＯＮＯ膜を電荷のトラップサイトとして有する
ことができるが、これに限らず他の構造を採用すること
ができる。
各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）
からなるＯＮＯ膜を電荷のトラップサイトとして有する
ことができるが、これに限らず他の構造を採用すること
ができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２１】（ツインメモリセル構造）図１は不揮発性
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
【００２２】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００２３】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
【００２４】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００２５】この第１，第２のＭＯＮＯＳメモリ素子１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００２６】図１に示すように、行方向（図１の第２の
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
【００２７】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２８】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００２９】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００３０】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるビット線として機能
する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋
２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋
２］とも称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるビット線として機能
する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋
２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋
２］とも称する。
【００３１】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
【００３２】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００を有する。メモリセルアレイ領域２００は、列
方向でＡ複数に分割され、例えば８個の第０〜第７のセ
クタ領域２１０を有する。
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００を有する。メモリセルアレイ領域２００は、列
方向でＡ複数に分割され、例えば８個の第０〜第７のセ
クタ領域２１０を有する。
【００３３】データ消去の最小単位がセクタ領域２１０
であり、セクタ領域２１０内の記憶データは一括してま
たは時分割で消去される。
であり、セクタ領域２１０内の記憶データは一括してま
たは時分割で消去される。
【００３４】メモリアレイ領域２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。
【００３５】第１〜第７のセクタ領域２１０の各々は、
行方向にて例えば１２８個のラージブロック２１２に分
割されている。
行方向にて例えば１２８個のラージブロック２１２に分
割されている。
【００３６】図２（Ａ）に示すように、Ｉ／Ｏ端子との
関係上、メモリセルアレイ２００は、例えば２１８個の
縦ブロック列２１３−０〜２１３−１２７に分割されて
いる。一列８個のラージブロック２１２により、縦ブロ
ック列２１３が構成される。
関係上、メモリセルアレイ２００は、例えば２１８個の
縦ブロック列２１３−０〜２１３−１２７に分割されて
いる。一列８個のラージブロック２１２により、縦ブロ
ック列２１３が構成される。
【００３７】図２（Ｂ）及び図２（Ｃ）に示すように、
縦ブロック列２１３は、行方向Ｂにて分割され、例えば
８個のＩ／Ｏ用メモリブロック（入出力ビットに対応し
たメモリブロック）２１４を有している。各Ｉ／Ｏ用メ
モリブロック列２１４は、図２（Ｂ）に示すように、４
Ｋ（４０９６）本のワード線ＷＬを有する。
縦ブロック列２１３は、行方向Ｂにて分割され、例えば
８個のＩ／Ｏ用メモリブロック（入出力ビットに対応し
たメモリブロック）２１４を有している。各Ｉ／Ｏ用メ
モリブロック列２１４は、図２（Ｂ）に示すように、４
Ｋ（４０９６）本のワード線ＷＬを有する。
【００３８】ここで、右端から１６個の縦ブロック列２
１３−０〜２１３−１５は、Ｉ／Ｏ０を介してデータが
リード・ライトされる。左端から１６個の縦ブロック列
２１２−０〜２１３−１２７は、Ｉ／Ｏ７を介してデー
タがリード・ライトされる。その間の１６個の縦ブロッ
ク列２１３−ｉ〜２１３−（ｉ＋１５）は、Ｉ／Ｏ１〜
Ｉ／Ｏ６を介して、データがリード・ライトされる。
１３−０〜２１３−１５は、Ｉ／Ｏ０を介してデータが
リード・ライトされる。左端から１６個の縦ブロック列
２１２−０〜２１３−１２７は、Ｉ／Ｏ７を介してデー
タがリード・ライトされる。その間の１６個の縦ブロッ
ク列２１３−ｉ〜２１３−（ｉ＋１５）は、Ｉ／Ｏ１〜
Ｉ／Ｏ６を介して、データがリード・ライトされる。
【００３９】各ラージブロック２１２は、図２（Ｄ）に
示すように、列方向Ａにて８個のスモールブロック２１
５に分割されている。各スモールブロック２１５は、図
２（Ｅ）に示すように、６４本のワード線ＷＬを有す
る。また、各スモールブロック２１５は、行方向にて８
個のスモールメモリブロック２１６に分割されている。
示すように、列方向Ａにて８個のスモールブロック２１
５に分割されている。各スモールブロック２１５は、図
２（Ｅ）に示すように、６４本のワード線ＷＬを有す
る。また、各スモールブロック２１５は、行方向にて８
個のスモールメモリブロック２１６に分割されている。
【００４０】（メイン及びサブコントロールゲート線の
詳細）図３は、１セクタ領域２１０内でのメインコント
ロールゲート線ＭＣＧとサブコントロールゲート線ＳＣ
Ｇとの関係を示している。
詳細）図３は、１セクタ領域２１０内でのメインコント
ロールゲート線ＭＣＧとサブコントロールゲート線ＳＣ
Ｇとの関係を示している。
【００４１】図３に示すように、１セクタ領域２１０に
は、４本のメインコントロールゲートＭＣＧ０〜ＭＣＧ
３が行方向Ｂに沿って延びている。この４本のメインコ
ントロールゲート線ＭＣＧ０〜ＭＣＧ３をそれぞれ駆動
するコントロールゲートドライバＣＧＤＲＶ０〜ＣＧＤ
ＲＶ３が設けられている。さらに、多数のサブコントロ
ールゲート線ＳＣＧが、１セクタ領域２１０の全域にわ
たって、列方向Ａに沿って延びている。これらサブコン
トロールゲート線ＳＣＧの各々は、行方向に沿って順番
に、４本のメインコントロールゲート線ＭＣＧ０〜ＭＣ
Ｇ３のいずれか１本に接続され、メインコントロールゲ
ート線ＭＣＧ０に接続されるサブコントロールゲート線
をＳＣＧ０とする。サブコントロールゲート線ＳＣＧ１
〜ＳＣＧ３は、メインコントロールゲート線ＭＣＧ１〜
ＭＣＧ３にそれぞれ接続されている。
は、４本のメインコントロールゲートＭＣＧ０〜ＭＣＧ
３が行方向Ｂに沿って延びている。この４本のメインコ
ントロールゲート線ＭＣＧ０〜ＭＣＧ３をそれぞれ駆動
するコントロールゲートドライバＣＧＤＲＶ０〜ＣＧＤ
ＲＶ３が設けられている。さらに、多数のサブコントロ
ールゲート線ＳＣＧが、１セクタ領域２１０の全域にわ
たって、列方向Ａに沿って延びている。これらサブコン
トロールゲート線ＳＣＧの各々は、行方向に沿って順番
に、４本のメインコントロールゲート線ＭＣＧ０〜ＭＣ
Ｇ３のいずれか１本に接続され、メインコントロールゲ
ート線ＭＣＧ０に接続されるサブコントロールゲート線
をＳＣＧ０とする。サブコントロールゲート線ＳＣＧ１
〜ＳＣＧ３は、メインコントロールゲート線ＭＣＧ１〜
ＭＣＧ３にそれぞれ接続されている。
【００４２】ここで、図３に示すように、４本のサブコ
ントロールゲート線ＳＣＧ０〜ＳＣＧ３は、１セクタ領
域２１０内の同一列に配列された６４個のスモールメモ
リブロック２１６に共用されている。
ントロールゲート線ＳＣＧ０〜ＳＣＧ３は、１セクタ領
域２１０内の同一列に配列された６４個のスモールメモ
リブロック２１６に共用されている。
【００４３】図３では一つのセクタ領域２１０について
のメイン・サブコントロールゲート線の関係を示してい
るが、他の全てのセクタ領域２１０も同様である。
のメイン・サブコントロールゲート線の関係を示してい
るが、他の全てのセクタ領域２１０も同様である。
【００４４】以上の構成により、本実施形態では、１セ
クタ領域２１０毎に独立して、１セクタ領域２１０内の
全てのツインメモリセル１００にコントロールゲート電
位を設定することができる。
クタ領域２１０毎に独立して、１セクタ領域２１０内の
全てのツインメモリセル１００にコントロールゲート電
位を設定することができる。
【００４５】従って、選択セルを含む一セクタ領域２１
０にのみコントロールゲート電位が供給され、それ以外
の他のセクタ領域２１０にはコントロールゲート電位が
供給されない。このため、非選択のセクタ領域２１０で
は、データプログラム時またはデータ消去時に、非選択
セルでのディスターブを防止できる。
０にのみコントロールゲート電位が供給され、それ以外
の他のセクタ領域２１０にはコントロールゲート電位が
供給されない。このため、非選択のセクタ領域２１０で
は、データプログラム時またはデータ消去時に、非選択
セルでのディスターブを防止できる。
【００４６】また、各セクタ領域２１０では、全てのサ
ブコントロールゲート線ＳＣＧは４本のメインコントロ
ールゲート線ＭＣＧに直結され、コントロールゲート選
択ゲートが存在しない。よって、そのコントロールゲー
ト選択ゲートとそれを駆動するドライバを配置する必要
が無く、その分の専有面積が減少して高密度実装が可能
となる。特に、コントロールゲート選択ゲートは、ツイ
ンメモリセル１００のウェルとは異なるウェルを必要と
するので、そのコントロールゲート選択ゲートを省略で
きることで、工程数を省略でき製造上の利点も大きい。
ブコントロールゲート線ＳＣＧは４本のメインコントロ
ールゲート線ＭＣＧに直結され、コントロールゲート選
択ゲートが存在しない。よって、そのコントロールゲー
ト選択ゲートとそれを駆動するドライバを配置する必要
が無く、その分の専有面積が減少して高密度実装が可能
となる。特に、コントロールゲート選択ゲートは、ツイ
ンメモリセル１００のウェルとは異なるウェルを必要と
するので、そのコントロールゲート選択ゲートを省略で
きることで、工程数を省略でき製造上の利点も大きい。
【００４７】図２（Ｅ）及び図３に示すスモールメモリ
ブロック２１６は、図４に示すように、ツインメモリセ
ル１００を列方向に例えば６４個、行方向に例えば４個
配列したものである。一つのスモールメモリブロック２
１６には、例えば４本のサブコントロールゲート線ＳＣ
Ｇ０〜ＳＣＧ３と、データの入出力線である４本のサブ
ビット線ＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬと
が接続されている。
ブロック２１６は、図４に示すように、ツインメモリセ
ル１００を列方向に例えば６４個、行方向に例えば４個
配列したものである。一つのスモールメモリブロック２
１６には、例えば４本のサブコントロールゲート線ＳＣ
Ｇ０〜ＳＣＧ３と、データの入出力線である４本のサブ
ビット線ＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬと
が接続されている。
【００４８】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００４９】図５は、同一行に配列されたスモールメモ
リブロック２１６（図５では行方向の両端の２つのみを
示し、他は省略されている）を示している。同一行の各
スモールメモリブロック２１６では６４本のワード線Ｗ
Ｌ０〜ＷＬ６３が共用される。
リブロック２１６（図５では行方向の両端の２つのみを
示し、他は省略されている）を示している。同一行の各
スモールメモリブロック２１６では６４本のワード線Ｗ
Ｌ０〜ＷＬ６３が共用される。
【００５０】また、左端のスモールメモリブロック２１
６の側方には、偶数番目のワード線ＷＬ０，２，…６２
を駆動するローカルワード線ドライバＷＬＤＲＶ０，…
ＷＬＤＲＶ６３が配置されている。右端のスモールメモ
リブロック２１６の側方には、奇数番目のワード線ＷＬ
１，３，…６３を駆動するローカルワード線ドライバＷ
ＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
６の側方には、偶数番目のワード線ＷＬ０，２，…６２
を駆動するローカルワード線ドライバＷＬＤＲＶ０，…
ＷＬＤＲＶ６３が配置されている。右端のスモールメモ
リブロック２１６の側方には、奇数番目のワード線ＷＬ
１，３，…６３を駆動するローカルワード線ドライバＷ
ＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５１】スモールメモリブロック２１６毎に配置さ
れた各サブビット線ＳＢＬ０（不純物層）は、ビット線
選択スイッチング素子であるビット線選択ゲート２１７
Ａまたは２１７Ｂを介して、金属配線であるメインビッ
ト線ＭＢＬに接続されている。各４本のメインビット線
ＭＢＬは、同一列に配列されたスモールメモリブロック
２１６間で共有されている。なお、例えば偶数本目のサ
ブビット線ＳＢＬに接続されたビット線選択ゲート２１
７Ａは、ビット線選択ドライバＢＳＤＲＶ０により駆動
される。奇数本目のサブビット線ＳＢＬに接続されたビ
ット線選択ゲート２１７Ｂは、ビット線選択ドライバＢ
ＳＤＲＶ１により駆動される。
れた各サブビット線ＳＢＬ０（不純物層）は、ビット線
選択スイッチング素子であるビット線選択ゲート２１７
Ａまたは２１７Ｂを介して、金属配線であるメインビッ
ト線ＭＢＬに接続されている。各４本のメインビット線
ＭＢＬは、同一列に配列されたスモールメモリブロック
２１６間で共有されている。なお、例えば偶数本目のサ
ブビット線ＳＢＬに接続されたビット線選択ゲート２１
７Ａは、ビット線選択ドライバＢＳＤＲＶ０により駆動
される。奇数本目のサブビット線ＳＢＬに接続されたビ
ット線選択ゲート２１７Ｂは、ビット線選択ドライバＢ
ＳＤＲＶ１により駆動される。
【００５２】（データの入出力回路について）図６は、
メモリセルアレイ２００とＩ／Ｏ０〜Ｉ／Ｏ７との関係
を示している。図６に示すように、Ｉ／Ｏ端子は、１６
個の縦ブロック列２１３−ｉ〜２１３−（ｉ＋１）に対
して１つ配置されている。例えば、縦ブロック列２１３
−０〜２１３−１５に対してＩ／Ｏ０が設けられてい
る。
メモリセルアレイ２００とＩ／Ｏ０〜Ｉ／Ｏ７との関係
を示している。図６に示すように、Ｉ／Ｏ端子は、１６
個の縦ブロック列２１３−ｉ〜２１３−（ｉ＋１）に対
して１つ配置されている。例えば、縦ブロック列２１３
−０〜２１３−１５に対してＩ／Ｏ０が設けられてい
る。
【００５３】縦ブロック列２１３−０〜２１３−１５と
Ｉ／Ｏ０との間には、Ｙパス回路４００と、ラッチ＆ス
イッチ回路４１０とが設けられている。他の縦ブロック
列とＩ／Ｏ端子との間にも、同様に、Ｙパス回路４００
と、ラッチ＆スイッチ回路４１０とが設けられている。
Ｉ／Ｏ０との間には、Ｙパス回路４００と、ラッチ＆ス
イッチ回路４１０とが設けられている。他の縦ブロック
列とＩ／Ｏ端子との間にも、同様に、Ｙパス回路４００
と、ラッチ＆スイッチ回路４１０とが設けられている。
【００５４】図７は、図６に示す縦ブロック列２１３−
０〜２１３−１５に接続されるＹパス回路４００及びラ
ッチ＆スイッチ回路４１０の詳細を示している。図２
（Ａ）（Ｂ）から明らかなように、一つの縦ブロック列
２１３には８個のＩ／Ｏ用メモリブロック列２１４が配
置されるため、１６個の縦ブロック列２１３−０〜２１
３−１５には、図７に示すように８×１６＝１２８個の
Ｉ／Ｏ用メモリブロック列２１４−０〜２１４−１２７
が存在する。
０〜２１３−１５に接続されるＹパス回路４００及びラ
ッチ＆スイッチ回路４１０の詳細を示している。図２
（Ａ）（Ｂ）から明らかなように、一つの縦ブロック列
２１３には８個のＩ／Ｏ用メモリブロック列２１４が配
置されるため、１６個の縦ブロック列２１３−０〜２１
３−１５には、図７に示すように８×１６＝１２８個の
Ｉ／Ｏ用メモリブロック列２１４−０〜２１４−１２７
が存在する。
【００５５】ここで、一つのＩ／Ｏ用ブロック列２１４
内の同一行には、４つのツインメモリセル１００が設け
られ、その４つのツインメモリセル１００に設けられた
８つのセル（不揮発性メモリ素子）を、図７に示すよう
にセルＣ０〜Ｃ７と定義する。なお、各行の最端部には
ダミーセル１０１が配置されている。
内の同一行には、４つのツインメモリセル１００が設け
られ、その４つのツインメモリセル１００に設けられた
８つのセル（不揮発性メモリ素子）を、図７に示すよう
にセルＣ０〜Ｃ７と定義する。なお、各行の最端部には
ダミーセル１０１が配置されている。
【００５６】また、一つのＩ／Ｏ用ブロック列２１３に
対して一つのラッチ回路４２０が設けられている。Ｙパ
ス回路４００は、一つのＩ／Ｏ用ブロック列２１３に存
在する８つのセルＣ０〜Ｃ７の一つに対してリード・ラ
イトされるデータを、一つのラッチ回路４２０との間で
伝送する経路を確立させるためのものである。
対して一つのラッチ回路４２０が設けられている。Ｙパ
ス回路４００は、一つのＩ／Ｏ用ブロック列２１３に存
在する８つのセルＣ０〜Ｃ７の一つに対してリード・ラ
イトされるデータを、一つのラッチ回路４２０との間で
伝送する経路を確立させるためのものである。
【００５７】ここで、上述した通り、Ｉ／Ｏ０に対応す
る１６個の縦メモリブロック列２１３−０〜２１３−１
５には、計１２８個のＩ／Ｏ用ブロック列２１４［０］
〜２１４［１２７］が存在する。よって、Ｉ／Ｏ０に対
応する１６個の縦メモリブロック列２１３−０〜２１３
−１５には、計１２８個のラッチ回路４２０が存在す
る。
る１６個の縦メモリブロック列２１３−０〜２１３−１
５には、計１２８個のＩ／Ｏ用ブロック列２１４［０］
〜２１４［１２７］が存在する。よって、Ｉ／Ｏ０に対
応する１６個の縦メモリブロック列２１３−０〜２１３
−１５には、計１２８個のラッチ回路４２０が存在す
る。
【００５８】一つのＩ／Ｏ０と１２８個のラッチ回路４
２０とを択一的に接続するために、いずれか一つが順次
アクティブとなるゲート信号ＺＳ０〜ＺＳ１２７により
オン・オフ制御される１２８個のラッチ選択ゲート５２
０が設けられている。
２０とを択一的に接続するために、いずれか一つが順次
アクティブとなるゲート信号ＺＳ０〜ＺＳ１２７により
オン・オフ制御される１２８個のラッチ選択ゲート５２
０が設けられている。
【００５９】１２８個のラッチ選択ゲート５２０を順次
オンさせると、Ｉ／Ｏ０と１２８個のラッチ回路４２０
との間で、順次データ転送することができる。
オンさせると、Ｉ／Ｏ０と１２８個のラッチ回路４２０
との間で、順次データ転送することができる。
【００６０】本実施形態では、メモリセルアレイ２００
内に縦ブロック列２１４が計１２８×８＝２10個存在す
るので、ラッチ回路４２０も２10個（２M個と定義する
とＭ＝１０の例である）存在する。一方、Ｉ／Ｏ端子は
計８個（２N個と定義するとＮ＝３の例である）存在す
る。
内に縦ブロック列２１４が計１２８×８＝２10個存在す
るので、ラッチ回路４２０も２10個（２M個と定義する
とＭ＝１０の例である）存在する。一方、Ｉ／Ｏ端子は
計８個（２N個と定義するとＮ＝３の例である）存在す
る。
【００６１】そして、２N個（Ｎ＝３の場合８個）のＩ
／Ｏ端子の各一つに対して、２(M-N)個（Ｍ＝１０，Ｎ
＝３の場合１２８個）のラッチ回路２１０が、２(M-N)
個のラッチ選択ゲート５２０を介して接続されている。
／Ｏ端子の各一つに対して、２(M-N)個（Ｍ＝１０，Ｎ
＝３の場合１２８個）のラッチ回路２１０が、２(M-N)
個のラッチ選択ゲート５２０を介して接続されている。
【００６２】この結果、トータルで２M個のラッチ回路
４２０とメモリセルアレイ２００との間で、同時に２M
個（Ｍ＝１０の場合に１２８バイトデータ）のデータを
リードまたプログラミングすることができる。
４２０とメモリセルアレイ２００との間で、同時に２M
個（Ｍ＝１０の場合に１２８バイトデータ）のデータを
リードまたプログラミングすることができる。
【００６３】例えばデータリード時では、各々のＩ／Ｏ
用ブロック列２１４にて一つのセルから同時にデータを
リードして、２M個（例えば１２８×８個）のラッチ回
路４２０に２M個（例えば１２８バイト）のデータを格
納する。その後、計２N個（Ｎ＝３の場合に８個）の各
一つのＩ／Ｏ端子と、２(M-N)個（Ｍ＝１０，Ｎ＝３の
場合１２８個）のラッチ回路４２０との間に設けられた
２(M-N)個のラッチ選択ゲートを一つずつオンさせて、
２M個のデータを２(M-N)回に分けて２N個のＩ／Ｏ端子
より出力させることができる。データプログラムも、同
様にして実施できる。
用ブロック列２１４にて一つのセルから同時にデータを
リードして、２M個（例えば１２８×８個）のラッチ回
路４２０に２M個（例えば１２８バイト）のデータを格
納する。その後、計２N個（Ｎ＝３の場合に８個）の各
一つのＩ／Ｏ端子と、２(M-N)個（Ｍ＝１０，Ｎ＝３の
場合１２８個）のラッチ回路４２０との間に設けられた
２(M-N)個のラッチ選択ゲートを一つずつオンさせて、
２M個のデータを２(M-N)回に分けて２N個のＩ／Ｏ端子
より出力させることができる。データプログラムも、同
様にして実施できる。
【００６４】（Ｙパス回路の詳細）図７に示すように、
行方向で隣り合う各対のツインメモリセル１００同士
は、接続線６００により接続されている。この複数の接
続線６００の各々に、メインビット線ＭＢＬが接続され
る。一つのＩ／Ｏ用ブロック列２１４内に配置されるメ
インビット線ＭＢＬを、図７の通りＭＢＬ０〜ＭＢＬ３
とする。なお、上述した実施の形態において、接続線６
００にはサブビット線ＳＢＬが接続され、ビット線選択
トランジスタを介してさらにメインビット線ＭＢＬに接
続されるのであるが、図７では図の簡略化のためメイン
ビット線ＭＢＬとして描いてある。
行方向で隣り合う各対のツインメモリセル１００同士
は、接続線６００により接続されている。この複数の接
続線６００の各々に、メインビット線ＭＢＬが接続され
る。一つのＩ／Ｏ用ブロック列２１４内に配置されるメ
インビット線ＭＢＬを、図７の通りＭＢＬ０〜ＭＢＬ３
とする。なお、上述した実施の形態において、接続線６
００にはサブビット線ＳＢＬが接続され、ビット線選択
トランジスタを介してさらにメインビット線ＭＢＬに接
続されるのであるが、図７では図の簡略化のためメイン
ビット線ＭＢＬとして描いてある。
【００６５】このメインビット線ＭＢＬ０〜ＭＢＬ３の
各々には、トランジスタ５０１の一端が接続され、この
トランジスタ５０１を以下、第１選択ゲートと称する。
一つのＩ／Ｏ用ブロック列２１４に対応して設けられた
４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０
〜ＹＳ３のいずれかが印加される。４つの第１選択ゲー
ト５０１の各々の他端は、一つのラッチ回路４２０に共
通接続されている。従って、４つの第１選択ゲート５０
１のいずれか一つをオンさせることで、メインビット線
ＭＢＬ０〜ＭＢＬ３のいずれか１本をラッチ回路４２０
に接続することができる。
各々には、トランジスタ５０１の一端が接続され、この
トランジスタ５０１を以下、第１選択ゲートと称する。
一つのＩ／Ｏ用ブロック列２１４に対応して設けられた
４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０
〜ＹＳ３のいずれかが印加される。４つの第１選択ゲー
ト５０１の各々の他端は、一つのラッチ回路４２０に共
通接続されている。従って、４つの第１選択ゲート５０
１のいずれか一つをオンさせることで、メインビット線
ＭＢＬ０〜ＭＢＬ３のいずれか１本をラッチ回路４２０
に接続することができる。
【００６６】メインビット線ＭＢＬ０〜ＭＢＬ３の途中
には、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとす
る第２のトランジスタ５０２がそれぞれ接続されてい
る。なお、第２のトランジスタ５０２がオンすると、そ
のトランジスタ５０１のソースに接続された電圧ＢＬＶ
Ｓがメインビット線ＭＢＬに供給されるようになってい
る。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄま
たは０Ｖに設定される。
には、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとす
る第２のトランジスタ５０２がそれぞれ接続されてい
る。なお、第２のトランジスタ５０２がオンすると、そ
のトランジスタ５０１のソースに接続された電圧ＢＬＶ
Ｓがメインビット線ＭＢＬに供給されるようになってい
る。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄま
たは０Ｖに設定される。
【００６７】Ｙパス回路４００には、第２選択ゲート５
１０がさらに設けられている。この第２選択ゲート５１
０は、例えばＩ／Ｏ用ブロック列２１４［０］とその隣
のＩ／Ｏ用ブロック列２１４［１］の境界に位置するメ
インビット線ＭＢＬ０を、Ｉ／Ｏ用ブロック列２１４
［０］に対応して設けられたラッチ回路４２０に接続／
非接続するためのものである。この第２選択ゲート５１
０は、行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目
のブロック列とに配置される一対のツインメモリセル１
００，１００間の接続線６００に接続されてブロック領
域間の境界に位置するメインビット線、つまりメインビ
ット線ＭＢＬ０に接続されている。この第２選択ゲート
５１０にはゲート電圧ＹＳ４が供給される。
１０がさらに設けられている。この第２選択ゲート５１
０は、例えばＩ／Ｏ用ブロック列２１４［０］とその隣
のＩ／Ｏ用ブロック列２１４［１］の境界に位置するメ
インビット線ＭＢＬ０を、Ｉ／Ｏ用ブロック列２１４
［０］に対応して設けられたラッチ回路４２０に接続／
非接続するためのものである。この第２選択ゲート５１
０は、行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目
のブロック列とに配置される一対のツインメモリセル１
００，１００間の接続線６００に接続されてブロック領
域間の境界に位置するメインビット線、つまりメインビ
ット線ＭＢＬ０に接続されている。この第２選択ゲート
５１０にはゲート電圧ＹＳ４が供給される。
【００６８】ここで、一つのＩ／Ｏ用ブロック列２１４
内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして
選択されたデータリード時の各所の電圧を表１に示す。
内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして
選択されたデータリード時の各所の電圧を表１に示す。
【００６９】
【表１】
【００７０】表１は、リバースリード動作時の各所の電
圧を示しており、例えば選択セルＣ３からデータを読み
出すには、対向セルＣ２に接続されたメインビット線Ｍ
ＢＬ１に接続された第１選択ゲート５０１のみをオンさ
せるように、その第１選択ゲート５０１のゲート電圧Ｙ
Ｓ１のみが電圧Ｖｄｄに設定され、他のゲート電圧ＹＳ
０，ＹＳ２〜ＶＳ４は０Ｖとなっている。
圧を示しており、例えば選択セルＣ３からデータを読み
出すには、対向セルＣ２に接続されたメインビット線Ｍ
ＢＬ１に接続された第１選択ゲート５０１のみをオンさ
せるように、その第１選択ゲート５０１のゲート電圧Ｙ
Ｓ１のみが電圧Ｖｄｄに設定され、他のゲート電圧ＹＳ
０，ＹＳ２〜ＶＳ４は０Ｖとなっている。
【００７１】ここで、第２選択ゲート５１０は、選択セ
ルＣ６からデータをリバースリードする場合にのみオン
される。リバースリード動作では、例えばＩ／Ｏ用ブロ
ック列２１４［０］に属する選択セルＣ６のデータに基
づき、Ｉ／Ｏ用ブロック列２１４［１］に属するメイン
ビット線ＭＢＬ０に電流が流れる。このとき、表１に示
すように、ＹＳ０＝０Ｖ，／ＹＳ０＝０Ｖ，ＹＳ４＝Ｖ
ｄｄなので、メインビット線ＭＢＬ０に接続されている
第２選択ゲート５１０のみがオンされる。よって、Ｉ／
Ｏ用ブロック列２１４［１］のメインビット線ＭＢＬ０
と、ラッチ回路４２０とが接続される。ラッチ回路４２
０がセンスアンプを内蔵していれば、メインビット線Ｍ
ＢＬ０に流れる電流をセンシングすることができる。
ルＣ６からデータをリバースリードする場合にのみオン
される。リバースリード動作では、例えばＩ／Ｏ用ブロ
ック列２１４［０］に属する選択セルＣ６のデータに基
づき、Ｉ／Ｏ用ブロック列２１４［１］に属するメイン
ビット線ＭＢＬ０に電流が流れる。このとき、表１に示
すように、ＹＳ０＝０Ｖ，／ＹＳ０＝０Ｖ，ＹＳ４＝Ｖ
ｄｄなので、メインビット線ＭＢＬ０に接続されている
第２選択ゲート５１０のみがオンされる。よって、Ｉ／
Ｏ用ブロック列２１４［１］のメインビット線ＭＢＬ０
と、ラッチ回路４２０とが接続される。ラッチ回路４２
０がセンスアンプを内蔵していれば、メインビット線Ｍ
ＢＬ０に流れる電流をセンシングすることができる。
【００７２】また、この選択セルＣ６からデータリード
する場合には、Ｉ／Ｏ用ブロック列２１４［０］のコン
トロールゲート線ＣＧ２，ＣＧ３をそれぞれ０Ｖ，１．
５Ｖに設定すると共に、Ｉ／Ｏ用ブロック列２１４
［１］のコントロールゲート線ＣＧ０，ＣＧ１をそれぞ
れ３Ｖ，０Ｖに設定している。
する場合には、Ｉ／Ｏ用ブロック列２１４［０］のコン
トロールゲート線ＣＧ２，ＣＧ３をそれぞれ０Ｖ，１．
５Ｖに設定すると共に、Ｉ／Ｏ用ブロック列２１４
［１］のコントロールゲート線ＣＧ０，ＣＧ１をそれぞ
れ３Ｖ，０Ｖに設定している。
【００７３】このように、Ｉ／Ｏ用ブロック列２１４
［０］に属する選択セルＣ６からデータリードするとき
に、その隣のＩ／Ｏ用ブロック列２１４［１］に属する
ビット線、コントロールゲート線を使用して、リード動
作を行うことが分かる。
［０］に属する選択セルＣ６からデータリードするとき
に、その隣のＩ／Ｏ用ブロック列２１４［１］に属する
ビット線、コントロールゲート線を使用して、リード動
作を行うことが分かる。
【００７４】なお、表１とは異なり、フォワードリード
動作を行う場合には、選択セルＣ７からデータリードす
る際に第２選択ゲート５１０がオンされ、メインビット
線ＭＢＬ０に流れる電流をＩ／Ｏ０にてセンシングすれ
ばよい。
動作を行う場合には、選択セルＣ７からデータリードす
る際に第２選択ゲート５１０がオンされ、メインビット
線ＭＢＬ０に流れる電流をＩ／Ｏ０にてセンシングすれ
ばよい。
【００７５】次に、１ブロック領域２１４内の８つのセ
ルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデ
ータプログラム時の各所の電圧を表２に示す。
ルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデ
ータプログラム時の各所の電圧を表２に示す。
【００７６】
【表２】
【００７７】表２に示すように、電圧ＹＳ４が７Ｖとな
って第２選択ゲート５１０がオンする場合とは、選択セ
ルＣ７へのデータプログラムを実施する場合である。こ
の場合、選択セルＣ７は、メインビット線ＢＬ０、第２
選択ゲート５１０を介してラッチ回路４２０に接続さ
れ、メインビット線ＭＢＬ０にプログラム用ビット線電
圧が供給される。
って第２選択ゲート５１０がオンする場合とは、選択セ
ルＣ７へのデータプログラムを実施する場合である。こ
の場合、選択セルＣ７は、メインビット線ＢＬ０、第２
選択ゲート５１０を介してラッチ回路４２０に接続さ
れ、メインビット線ＭＢＬ０にプログラム用ビット線電
圧が供給される。
【００７８】この動作時にも、例えばＩ／Ｏ用ブロック
列２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３
がそれぞれ０Ｖ，２．５Ｖと設定され、その隣のＩ／Ｏ
用ブロック列２１４［１］のコントロールゲート線ＣＧ
０，ＣＧ１がそれぞれ５．５Ｖ，０Ｖに設定される。
列２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３
がそれぞれ０Ｖ，２．５Ｖと設定され、その隣のＩ／Ｏ
用ブロック列２１４［１］のコントロールゲート線ＣＧ
０，ＣＧ１がそれぞれ５．５Ｖ，０Ｖに設定される。
【００７９】このように、Ｉ／Ｏ用ブロック列２１４
［０］に属する選択セルＣ６をデータプログラムすると
きに、その隣のＩ／Ｏ用ブロック列２１４［１］に属す
るメインビット線、コントロールゲート線を使用して、
プログラム動作を行うことが分かる。
［０］に属する選択セルＣ６をデータプログラムすると
きに、その隣のＩ／Ｏ用ブロック列２１４［１］に属す
るメインビット線、コントロールゲート線を使用して、
プログラム動作を行うことが分かる。
【００８０】なお、データイレース時には１セクタ内の
電圧設定はブロック領域間で同一となるので、下記の表
３に示すような電圧設定となる。
電圧設定はブロック領域間で同一となるので、下記の表
３に示すような電圧設定となる。
【００８１】
【表３】
【００８２】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【００８３】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
【００８４】また、上述の実施形態では、セクタ領域の
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。
【００８５】また、図７では隣り合うＩ／Ｏ用ブロック
列２１４，２１４でメインビット線ＭＢＬ０を共用する
ために第２選択ゲート５１０を設けたが、隣り合うＩ／
Ｏ用ブロック列２１４，２１４間にダミーセル１０１を
設け、メインビット線ＭＭＬ０を共用しないようにすれ
ば、第２選択ゲート１０１は不要である。
列２１４，２１４でメインビット線ＭＢＬ０を共用する
ために第２選択ゲート５１０を設けたが、隣り合うＩ／
Ｏ用ブロック列２１４，２１４間にダミーセル１０１を
設け、メインビット線ＭＭＬ０を共用しないようにすれ
ば、第２選択ゲート１０１は不要である。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】１セクタ領域内に配置されるメイン・サブロー
カルコントロールゲート線とスモールメモリブロックと
の関係を示す概略説明図である。
カルコントロールゲート線とスモールメモリブロックと
の関係を示す概略説明図である。
【図４】図２（Ｅ）及び図３に示すスモールメモリブロ
ックの回路図である。
ックの回路図である。
【図５】同一行のスモールメモリブロック及びその周辺
回路の概略説明図である。
回路の概略説明図である。
【図６】Ｉ／Ｏ端子とメモリセルアレイの関係を示す概
略説明図である。
略説明図である。
【図７】図６中のＩ／Ｏ０に接続される回路の概略説明
図である。
図である。
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１３−０〜２１３−１２７ 縦ブロック列 ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ４００ Ｙパス回路 ４１０ ラッチ＆スイッチ回路 ４２０ ラッチ回路 ５０１ 第１選択ゲート ５１０ 第２選択ゲート ５２０ ラッチ選択ゲート ＷＬ ワード線 ＧＷＬ グローバルワード線 ＢＬ ビット線 ＳＢＬ サブビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＣＧＤＲＶ コントロールゲート線ドライバ ＷＬＤＲＶ ワード線ドライバ ＢＳＤＲＶ ビット線選択ドライバ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１３−０〜２１３−１２７ 縦ブロック列 ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ４００ Ｙパス回路 ４１０ ラッチ＆スイッチ回路 ４２０ ラッチ回路 ５０１ 第１選択ゲート ５１０ 第２選択ゲート ５２０ ラッチ選択ゲート ＷＬ ワード線 ＧＷＬ グローバルワード線 ＢＬ ビット線 ＳＢＬ サブビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＣＧＤＲＶ コントロールゲート線ドライバ ＷＬＤＲＶ ワード線ドライバ ＢＳＤＲＶ ビット線選択ドライバ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年２月１２日（２００３．２．１
２）
２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】また、左端のスモールメモリブロック２１
６の側方には、偶数番目のワード線ＷＬ０，２，…６２
を駆動するローカルワード線ドライバＷＬＤＲＶ０，…
ＷＬＤＲＶ６２が配置されている。右端のスモールメモ
リブロック２１６の側方には、奇数番目のワード線ＷＬ
１，３，…６３を駆動するローカルワード線ドライバＷ
ＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
６の側方には、偶数番目のワード線ＷＬ０，２，…６２
を駆動するローカルワード線ドライバＷＬＤＲＶ０，…
ＷＬＤＲＶ６２が配置されている。右端のスモールメモ
リブロック２１６の側方には、奇数番目のワード線ＷＬ
１，３，…６３を駆動するローカルワード線ドライバＷ
ＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】スモールメモリブロック２１６毎に配置さ
れた各サブビット線ＳＢＬ０（不純物層）は、ビット線
選択スイッチング素子であるビット線選択ゲート２１７
Ａまたは２１７Ｂを介して、金属配線であるメインビッ
ト線ＭＢＬに接続されている。各４本のメインビット線
ＭＢＬは、同一列に配列されたスモールメモリブロック
２１６間で共有されている。なお、例えば偶数本目のサ
ブビット線ＳＢＬに接続されたビット線選択ゲート２１
７Ａは、ビット線選択ドライバＢＳＤＲＶ１により駆動
される。奇数本目のサブビット線ＳＢＬに接続されたビ
ット線選択ゲート２１７Ｂは、ビット線選択ドライバＢ
ＳＤＲＶ０により駆動される。
れた各サブビット線ＳＢＬ０（不純物層）は、ビット線
選択スイッチング素子であるビット線選択ゲート２１７
Ａまたは２１７Ｂを介して、金属配線であるメインビッ
ト線ＭＢＬに接続されている。各４本のメインビット線
ＭＢＬは、同一列に配列されたスモールメモリブロック
２１６間で共有されている。なお、例えば偶数本目のサ
ブビット線ＳＢＬに接続されたビット線選択ゲート２１
７Ａは、ビット線選択ドライバＢＳＤＲＶ１により駆動
される。奇数本目のサブビット線ＳＢＬに接続されたビ
ット線選択ゲート２１７Ｂは、ビット線選択ドライバＢ
ＳＤＲＶ０により駆動される。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３４Ｇ
29/792 ６３６Ａ
６３６Ｂ
６３４Ｚ
Ｆターム(参考） 5B025 AA07 AB01 AC01 AD04 AD05
AD06 AD08 AE05 AE08
5F083 EP18 EP28 EP32 EP35 ER22
ER30 JA04 JA53 KA03 KA06
KA08 LA05 LA10
5F101 BA45 BB03 BD22 BE01 BE07
Claims (8)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するツインメモリセルを、行方向及
び列方向に複数配列してなるメモリセルアレイ領域と、 前記メモリセルアレイ領域が前記列方向で分割された複
数のセクタ領域と、 前記複数のセクタ領域の各々に対して一つずつ設けられ
た複数のコントロールゲート駆動部と、 前記複数のセクタ領域の各々にて、前記行方向に沿って
延びる４本のメインコントロールゲート線と、 前記複数のセクタ領域の各々にて前記列方向に沿って延
び、前記行方向で隣合う各行の２つのツインメモリセル
のうち、前記行方向で隣接する第１，第２のコントロー
ルゲートをそれぞれ共通接続する複数のサブコントロー
ルゲート線と、を有し、 前記複数のセクタ領域の各々にて、複数のサブコントロ
ールゲート線の各々が、前記行方向に沿って順番に、前
記４本のメインコントロールゲート線のいずれか１本に
接続されていることを特徴とするファイルストレージ型
不揮発性半導体記憶装置。 - 【請求項２】 請求項１において、 前記メモリセルアレイ領域にて前記列方向に沿って延
び、前記行方向で隣合う各行の第１，第２の不揮発性メ
モリセルにそれぞれ共通接続された複数のメインビット
線と、 複数のメインビット線の各々に設けられた複数の列選択
ゲートと、 前記複数の列選択ゲートのうちの各４つの列選択ゲート
にそれぞれ共通接続され２M個のラッチ回路と、 ２N（Ｎ＜Ｍ）個の入出力端子と、 前記２N個の入出力端子の各一つに対して２(M-N)個のラ
ッチ回路が共通接続され、各一つの入出力端子と２
(M-N)個のラッチ回路との間に設けられた２(M-N)個のラ
ッチ選択ゲートと、をさらに有することを特徴とするフ
ァイルストレージ型不揮発性半導体記憶装置。 - 【請求項３】 請求項２において、 前記２M個のラッチ回路と前記メモリセルアレイ領域と
の間で、同時に２M個のデータをリードまたプログラミ
ングすることを特徴とするファイルストレージ型不揮発
性半導体装置。 - 【請求項４】 請求項３において、 データリード時に、前記２M個のラッチ回路に読み出さ
れた２M個のデータを、前記各一つの入出力端子と前記
２(M-N)個のラッチ回路との間に設けられた２(M- N)個の
ラッチ選択ゲートを一つずつオンさせて、２(M-N)回に
分けて前記２N個の入出力端子より出力させることを特
徴とするファイルストレージ型不揮発性半導体装置。 - 【請求項５】 請求項２乃至４のいずれかにおいて、 前記複数のラッチ回路は、センスアンプを内蔵すること
を特徴とするファイルストレージ型不揮発性半導体記憶
装置。 - 【請求項６】 請求項３において、 データプログラム時に、前記各一つの入出力端子と前記
２(M-N)個のラッチ回路との間に設けられた２(M-N)個の
ラッチ選択ゲートを一つずつオンさせて、前記２N個の
入出力端子より前記２M個のラッチ回路に、２M個のデー
タを２(M-N)回に分けて書き込むことを特徴とするファ
イルストレージ型不揮発性半導体装置。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 前記複数のセクタ領域の各々は、 前記行方向にて分割された複数のブロック領域と、 前記複数のブロック領域の各々にて前記列方向に沿って
複数設けられ、各行の２つのツインメモリセルのうち、
前記行方向で隣合う各行の第１，第２の不揮発性メモリ
セルにそれぞれ共通接続された複数のサブビット線と、 前記複数のメインビット線の各１本と、該１本のメイン
ビット線と同一列の前記複数のサブビット線との間にそ
れぞれ設けられたビット線選択ゲートと、を有すること
を特徴とするファイルストレージ型不揮発性半導体記憶
装置。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第１，第２の不揮発性メモリ素子の各々は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとして有することを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077857A JP3821032B2 (ja) | 2002-03-20 | 2002-03-20 | ファイルストレージ型不揮発性半導体記憶装置 |
| US10/385,661 US6757197B2 (en) | 2002-03-20 | 2003-03-12 | File storage type non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077857A JP3821032B2 (ja) | 2002-03-20 | 2002-03-20 | ファイルストレージ型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003272393A true JP2003272393A (ja) | 2003-09-26 |
| JP3821032B2 JP3821032B2 (ja) | 2006-09-13 |
Family
ID=28449073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002077857A Expired - Fee Related JP3821032B2 (ja) | 2002-03-20 | 2002-03-20 | ファイルストレージ型不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6757197B2 (ja) |
| JP (1) | JP3821032B2 (ja) |
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| JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3786095B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| KR100618877B1 (ko) | 2004-11-19 | 2006-09-08 | 삼성전자주식회사 | 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법 |
| US7307882B2 (en) * | 2005-06-29 | 2007-12-11 | Macronix International Co., Ltd. | Non-volatile memory |
| JP5311784B2 (ja) * | 2006-10-11 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7471561B2 (en) * | 2006-11-16 | 2008-12-30 | Macronix International Co., Ltd. | Method for preventing memory from generating leakage current and memory thereof |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
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