JP5295991B2

JP5295991B2 - 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法

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Publication number: JP5295991B2
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Inventors: 裕士菅野; 隆之塚本; 貴彦佐々木; 貴文霜鳥
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Description

本発明は、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法に関する。

抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間とを制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

ユニポーラ型の抵抗変化メモリの場合、ビット線及びワード線の交差部において可変抵抗素子とダイオード等の整流素子とをビット線及びワード線の間に配置したメモリセルアレイを構成する。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルトランジスタが不要で、メモリセルアレイの面積を増大させることなく、大容量なメモリセルアレイを実現することが可能になる。

ユニポーラ型のＲｅＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を一定時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ（又は、低抵抗状態から高抵抗状態へ）と変化する。メモリセルに対するデータの書き込み動作はセット動作と呼ばれる。

一方、メモリセルに対するデータの消去は、データの書き込まれた後の低抵抗状態の可変抵抗素子に対し、上記の所定の電圧よりも低い電圧を一定時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へ（又は、高抵抗状態から低抵抗状態へ）と変化する。メモリセルに対するデータの消去動作はリセット動作と呼ばれる。

特許文献１には、可変抵抗体に第１の電圧パルスを印加することにより、その可変抵抗体が高抵抗状態（記録状態）か低抵抗状態（消去状態）かを示す電流を読み出し（再生し）、その後、第１の電圧パルスとパルス幅及びパルス電圧の絶対値が同じで符号が異なる第２の電圧パルスをその可変抵抗体に印加することが記載されている。これにより、特許文献１によれば、再生時に可変抵抗体の抵抗値が変化した場合でも、可変抵抗体の抵抗値を再生前の状態に戻すことができるとされている。

一方、抵抗変化メモリデバイスを不揮発性メモリデバイスとして使用するためには、各メモリセルはデータ（低抵抗状態又は高抵抗状態）を長時間保持出来ることが必要である。

抵抗変化メモリデバイスの不揮発性メモリデバイス（不揮発性半導体記憶装置）としての実用的な信頼性を得るためには、データ保持特性が基準に満たないメモリセルを早い段階で検出して不良メモリセルとして判定して管理する必要がある。しかし、このような不良メモリセルの判定には、抵抗状態の長時間における経時変化を実際に測定するという非効率な方法が用いられている。

特開２００６−１７９５６０号公報

本発明は、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することを目的とする。

本願発明の一態様によれば、抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと、前記整流素子に対して順方向となる第１のバイアスを不揮発性メモリセルの両端に印加した後に前記整流素子に対して逆方向となる第２のバイアスを前記不揮発性メモリセルの両端に印加する一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する制御回路と、前記制御回路により判定された前記不良メモリセルのアドレスを記憶する記憶部と、前記記憶部に記憶された前記不良メモリセルのアドレスを避けて前記メモリセルアレイ内の不揮発性メモリセルにデータを記憶するように制御するアドレス制御部とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。

また、本願発明の一態様によれば、抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと記憶部とを有する不揮発性半導体記憶装置の制御方法であって、整流素子に対して順方向となる第１のバイアスを前記メモリセルアレイにおける不揮発性メモリセルの両端に印加する第１の工程と、前記第１の工程の後に、前記整流素子に対して逆方向となる第２のバイアスを前記不揮発性メモリセルの両端に印加する第２の工程と、前記第２の工程の後に、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する第３の工程と、前記第３の工程で判定された前記不良メモリセルのアドレスを前記記憶部に記憶する第４の工程とを備えた不揮発性半導体記憶装置の制御方法が提供される。

本発明によれば、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することができるという効果を奏する。

図１は、第１の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。図２は、第１の実施の形態におけるメモリセルアレイの構成を示す図。図３は、第１の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。図４は、フォーミング後の読み出し電流値の分布と逆バイアス後の読み出し電流値の分布とを示す図。図５は、逆バイアスで高抵抗化しなかったメモリセル群の、スイッチから２時間後の読み出し電流値の分布を示す図。図６は、第２の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。図７は、第３の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。図８は、第３の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示す図。図９は、不揮発性半導体記憶装置の積層構造を示す概略図。図１０は、複数のビットの読み出し電流値の時間的変化を示す図。図１１は、図２の０時間と２時間における読み出し電流値の分布を示す図。

以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
第１の実施の形態にかかる不揮発性半導体記憶装置１０について、図１を用いて説明する。図１は、第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を示す図である。不揮発性半導体記憶装置１０は、例えば、ユニポーラ型ＲｅＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスすなわち抵抗変化メモリデバイスである。

不揮発性半導体記憶装置１０は、メモリセルアレイ１１、不良アドレス記憶装置（記憶部）１７、制御回路１５、アドレス制御部１８、アドレスバッファ１４、第１デコーダ１２、第２デコーダ１３、検出回路１９、及び電圧パルス生成回路１６を備える。

メモリセルアレイ１１では、複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍ（ｋ、ｍはそれぞれ２以上の自然数）が、行に沿った方向及び列に沿った方向に（２次元状に）配列されている。複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍは、複数本の行線ＷＬ１〜ＷＬｋと複数本の列線ＢＬ１〜ＢＬｍとの交差部に配置される。すなわち、不揮発性半導体記憶装置１０は、例えば、いわゆるクロスポイント型抵抗変化メモリである。

図２（ａ）に示すように、行に沿った方向に平行配置された複数本の行線ＷＬｎ〜ＷＬｎ＋２と、列に沿った方向に平行配置された複数本の列線ＢＬｎ−１〜ＢＬｎ＋１とが、交差するように上下方向に対向している。各交差部には、行線と列線との間に不揮発性メモリセルＭＣｎ，ｎ−１〜ＭＣｎ＋２，ｎ＋１が配置されている。以下では、通常のＭＯＳ型メモリセルに合わせて、行線をワード線、列線をビット線と称することにする。ワード線ＷＬｎ〜ＷＬｎ＋２、ビット線ＢＬｎ−１〜ＢＬｎ＋１のピッチは、それぞれ、例えば、４４ｎｍである。すなわち、ワード線ＷＬｎ〜ＷＬｎ＋２、ビット線ＢＬｎ−１〜ＢＬｎ＋１は、それぞれ線幅２２ｎｍのラインと２２ｎｍのスペースとで構成されている。メモリセルＭＣｎ，ｎ−１〜ＭＣｎ＋２，ｎ＋１の断面は、例えば、２２ｎｍ×２２ｎｍとなっている。

各不揮発性メモリセルＭＣｎ，ｎ−１〜ＭＣｎ＋１，ｎ＋２では、図２（ｂ）に示すように、抵抗変化素子ＶＲとダイオード（整流素子）Ｄとが直列に接続されている。この不揮発性半導体記憶装置１０では、読み出し／書き込み／消去時に発生する回り込み電流（ｓｎｅａｋｃｕｒｒｅｎｔ）に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子ＶＲに直列に非オーミック素子であるダイオードＤを接続する。

なお、図２（ｂ）には、各不揮発性メモリセルにおいて、ビット線から不揮発性メモリセルを経由してワード線へ向かう方向がダイオードＤの順方向となる場合が例示されているが、ビット線から不揮発性メモリセルを経由してワード線へ向かう方向がダイオードＤの逆方向となっていてもよい。また、図２（ｂ）には、各不揮発性メモリセルにおいて、ビット線側に抵抗変化素子ＶＲが配されワード線側にダイオードＤが配されている場合が例示されているが、ビット線側にダイオードＤが配されワード線側に抵抗変化素子が配されていてもよい。

抵抗変化素子ＶＲは、少なくとも２つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との２つの抵抗値の状態の間を遷移する素子である。各不揮発性メモリセルの両端に対して所定の大きさ・幅を持つ電圧パルスをダイオードの順方向又は逆方向に印加することにより、抵抗値の状態を遷移（スイッチ）させることができる。

例えば、不揮発性メモリセルに対するデータの書き込みは、抵抗変化素子ＶＲに所定の電圧を一定時間印加することにより行う。すなわち、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を不揮発性メモリセルの両端に印加する。これにより、抵抗変化素子ＶＲが高抵抗状態から低抵抗状態へと変化する。抵抗変化素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作と呼ぶことにする。

一方、不揮発性メモリセルに対するデータの消去は、データの書き込まれた後の低抵抗状態の抵抗変化素子ＶＲに対し、上記の所定の電圧よりも低い電圧を一定時間印加することにより行う。これにより、抵抗変化素子ＶＲが低抵抗状態から高抵抗状態へと変化する。抵抗変化素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作と呼ぶことにする。

図１に示す制御回路１５は、フォーミング／読み出し／書き込み（セット）／消去（リセット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを電圧パルス生成回路１６へ出力する。また、制御回路１５は、フォーミング／読み出し／書き込み／消去時に、アドレス信号の生成を指示する制御信号ＣＮＴ２をアドレス制御部１８へ出力する。更に制御回路１５は、読み出し時に、検出回路１９からの信号を元に、読み出し対象の不揮発性メモリセルが高抵抗状態にあるか低抵抗状態にあるか、または遷移状態にあるかを判定する。

電圧パルス生成回路１６は、制御回路１５から制御信号ＣＮＴを受ける。電圧パルス生成回路１６は、制御信号ＣＮＴに従って、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。電圧パルス生成回路１６は、生成した電圧パルスを第１デコーダ１２及び第２デコーダ１３へそれぞれ供給する。

第１デコーダ１２は、メモリセルアレイ１１に対して行に沿った方向の一端側に配置されている。第１デコーダ１２は、電圧パルス生成回路１６から供給された電圧パルスに従って選択したワード線に、電圧パルス生成回路１６から受けた電圧パルスを供給する。

第２デコーダ１３は、メモリセルアレイ１１に対して列に沿った方向の一端側に配置されている。第２デコーダ１３は、電圧パルス生成回路１６から供給された電圧パルスに従って選択したビット線に、電圧パルス生成回路１６から受けた電圧パルスを供給する。この時、非選択の複数本のワード線、及び、非選択の複数本のビット線は、一定の固定電位に設定される。

検出回路１９は、第２デコーダ１３に付随しており、読み出し時に選択された不揮発性メモリセルの抵抗値を検出する機能を有し、検出結果を制御回路に送る。これにより、制御回路１５は、電圧パルス生成回路１６、第１デコーダ１２、及び第２でコーダ１３を介して、所定の電圧パルスを不揮発性メモリセルの両端に印加し、その後の読み出しにおいて不揮発性メモリセルが所望の状態になっているかを判定して、所望の状態になっていないと判定した場合は再度電圧パルスを印加するという一連の動作を制御する。

不良アドレス記憶装置１７は、後述する不良メモリセルの判定法（制御方法）により不良メモリセルのアドレスの情報を制御回路１５から受ける。これにより、不良アドレス記憶装置１７は、制御回路１５によりそれぞれ判定された複数の不良メモリセルのアドレスを記憶する。

アドレス制御部１８は、制御回路１５から供給された制御信号ＣＮＴ２に従って、メモリセルアレイ１１における電圧パルスを供給すべき不揮発性メモリセルのアドレスを指定するアドレス信号を生成する。このとき、アドレス制御部１８は、不良アドレス記憶装置１７に記憶された複数の不良メモリセルのアドレスを避けるように決定されたアドレスを指定するアドレス信号を生成する。すなわち、アドレス制御部１８は、不良アドレス記憶装置１７に記憶された複数の不良メモリセルのアドレスを避けてメモリセルアレイ１１内の不揮発性メモリセルにデータを記憶するように制御する。言い換えると、アドレス制御部１８は、不良アドレス記憶装置１７に記憶された複数の不良メモリセルのアドレスにデータを記憶（すなわち、書き込み（セット）あるいは消去（リセット））しないように管理する。また、アドレス制御部１８は、読み出し時に、メモリセルアレイ１１における、不良アドレス記憶装置１７に記憶された複数の不良メモリセルのアドレスを除くアドレスからデータを読み出すように制御する。

アドレスバッファ１４には、読み出し／書き込み／消去時に、アドレス制御部１８からアドレス信号が入力される。アドレス信号の一部（行アドレスを示す部分）は、アドレスバッファ１４から第１デコーダ１２に入力され、アドレス信号の他の一部（列アドレスを示す部分）は、アドレスバッファ１４から第２デコーダ１３に入力される。

第１デコーダ１２は、アドレス制御部１８からアドレスバッファ１４経由で、アドレス信号を受ける。第１デコーダ１２は、アドレス信号に従って、複数のワード線ＷＬ１〜ＷＬｋのうちの１本を選択する。すなわち、第１デコーダ１２は、アドレス信号に従って、アクセスすべき不揮発性メモリセルの行アドレスを指定する。

第２デコーダ１３は、アドレス制御部１８からアドレスバッファ１４経由で、アドレス信号を受ける。第２デコーダ１３は、アドレス信号に従って、複数のビット線ＢＬ１〜ＢＬｍのうちの１本を選択する。すなわち、第２デコーダ１３は、アドレス信号に従って、アクセスすべき不揮発性メモリセルの列アドレスを指定する。

第１デコーダ１２は、上記の選択したワード線に、電圧パルス生成回路１６から受けた電圧パルスを供給する。また、第２デコーダ１３は、上記の選択したビット線に、電圧パルス生成回路１６から受けた電圧パルスを供給する。この時、非選択の複数本のワード線、及び、非選択の複数本のビット線は、一定の固定電位に設定される。

ここで、不揮発性半導体記憶装置（抵抗変化メモリデバイス）１０を不揮発性メモリとして使用するためには、スイッチにより変化させた抵抗変化素子ＶＲの抵抗値が、時間的に安定に保たれることが必須となる。本発明者は、実用レベルのメモリアレイを用いて、スイッチ後の抵抗変化素子ＶＲの抵抗値の時間的変化を調査した。

図１０は、複数のメモリセルを、複数回スイッチ動作（セット動作＋リセット動作）し、最終的に低抵抗状態で止めた後、各不揮発性メモリセルの読み出し電流値の時間的変化をプロットした図である。図１０のグラフにおいて、横軸は時間の経過を示し、縦軸はメモリセルの読み出し電流値を示している。図１０のグラフにおいて、ＯＮ判定レベルは、データ保持特性が基準に満たないと判定するための基準となるレベルである。読み出し電流値がＯＮ判定レベル以下であれば、その対応する不揮発性メモリセルのデータ保持特性が基準に満たないと判定される。読み出し電流値がＯＮ判定レベルを超えていれば、その対応する不揮発性メモリセルのデータ保持特性が基準を満たしていると判定される。

図１０に示すように、メモリセルアレイ１１における大部分の不揮発性メモリセルは、時間経過に伴う読み出し電流値の変化が小さく、抵抗値が安定している。しかし、メモリセルアレイ１１における一部の不揮発性メモリセルは、セット動作後の比較的早い時間に読み出し電流値が大きく減少し、読み出し電流値がＯＮ判定レベル以下まで低くなっている。すなわち、その一部の不揮発性メモリセルにおける抵抗変化素子ＶＲの抵抗値が、ＯＮ判定レベルに対応した閾値（抵抗値）を超えて高抵抗化していることがわかる。このようなデータ保持特性が基準に満たないセルが存在すると、不揮発性メモリとしての信頼性が低下する要因となるので、早い段階でこれを検出し、不良メモリセルとして判定して管理する必要がある。

図１１は、図１０における初期状態（０時間）の読み出し電流値の分布２０と、２時間後の読み出し電流値の分布２１とを示している。分布２１が低電流側に広がり、ＯＮ判定レベルをわずかに下回るメモリセル群２３と、大きく下回るメモリセル群２２とが存在することがわかる。これらのメモリセル群２２と２３とを早い段階で検出し、不良メモリセルとして判定して管理する必要がある。

図３は、効率的に、データ保持特性が基準に満たない不揮発性メモリセルを検出して不良メモリセルとして判定するための、制御回路１５により実施される制御方法を示すフローチャートである。以下、図３のフローチャートに示す方法を実施するに至った背景を説明する。

抵抗変化素子ＶＲは、初期状態では高抵抗な絶縁膜であるが、この膜に所定の電圧パルスを印加することにより、その絶縁膜内に導電パス（フィラメント）を形成する。この工程をフォーミングと称する。通常、フォーミング後の抵抗変化素子ＶＲは低抵抗状態に相当する抵抗値を持つ。このときの読み出し電流値の分布２４を図４に示す。

メモリセルアレイの一定領域内の各不揮発性メモリを順次にフォーミングした後、フォーミング後のメモリセルアレイに対して、さらに、フォーミング電圧と同程度の大きさで逆方向の電圧を印加（逆バイアス）した後の読み出し電流値の分布２５を図４に示す。データ（抵抗状態）を保持するメモリセル群２６と、データ（抵抗状態）を保持できないメモリセル群２７、２８とに分かれていることがわかる。

更に、図５に、逆バイアス後も低抵抗状態を保持していたメモリセル群２６について、複数回のスイッチ動作（セット動作＋リセット動作）後、スイッチ動作の完了から２時間後の読み出し電流値の分布を示す。図５の電流分布２９は、逆バイアスによる分類を行わなかった場合の電流分布２１と比べて良好な保持特性を有している。すなわち、データ保持特性が基準に満たない不良メモリセルは、フォーミング後の逆バイアス印加により高抵抗化するメモリセルである可能性が高いことが示された。

以上の知見を基に、データ保持特性が基準に満たない不揮発性メモリセルを検出して不良メモリセルとして判定するための制御方法として、図３のフローチャートに示す方法を実施する。

ステップＳ１（第１の工程）では、制御回路１５が、メモリセルアレイ１１における全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍ（図１参照）を順次にフォーミングする。フォーミングは１ビットずつ、あるいは所定の複数ビットの単位で行われる。フォーミング対象のビットが接続されているワード線ＷＬｉ〜ＷＬｊ（ｉ、ｊは１以上ｋ以下の自然数）をＬレベルとし、フォーミング対象のビットが接続されているビット線ＢＬａ〜ＢＬｂ（ａ、ｂは１以上ｍ以下の自然数）をＨレベルとする。これにより、メモリセルアレイ１１における、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を各不揮発性メモリセルの両端に印加する。そして、フォーミングされた各不揮発性メモリセルにおける抵抗変化素子ＶＲは低抵抗状態になる。

ステップＳ２（第２の工程）では、制御回路１５が、フォーミングに必要な電圧と同程度の逆バイアスをメモリセルアレイ１１の全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対して同時に印加する。すなわち、全てのワード線ＷＬ１〜ＷＬｋをＨレベルとし、全てのビット線ＢＬ１〜ＢＬｍをＬレベルとする。これにより、メモリセルアレイ１１における、ダイオードＤに対して逆方向となるバイアス（第２のバイアス）を各不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍの両端に印加する。

ステップＳ３（第３の工程）では、制御回路１５が、メモリセルアレイ１１における複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍのうち未選択の不揮発性メモリセルから判定対象の不揮発性メモリセルを選択する。そして、判定対象の不揮発性メモリセルから電流を読み出し、その読み出し電流値がＯＮ判定レベル以下であるか否かを判定する。読み出し電流値がＯＮ判定レベルより大きければ、判定対象の不揮発性メモリセルにおける抵抗変化素子ＶＲが低抵抗状態を保持できていると考えられるので、判定対象の不揮発性メモリセルのデータ保持特性が基準を満たしていると判定して（Ｓ３で「基準を満たす」）、処理をステップＳ５へ進める。読み出し電流値がＯＮ判定レベル以下であれば、判定対象の不揮発性メモリセルにおける抵抗変化素子ＶＲが低抵抗状態を保持できていないと考えられるので、判定対象の不揮発性メモリセルのデータ保持特性が基準に満たないと判定して（Ｓ３で「基準に満たない」）、処理をステップＳ４へ進める。

ステップＳ４（第４の工程）では、制御回路１５が、データ保持特性が基準に満たないことがステップＳ３で判定された不揮発性メモリセルを不良メモリセルとして判定する。制御回路１５は、その判定した不良メモリセルのアドレスを不良アドレス記憶装置１７（図１参照）に記憶させる。

ステップＳ５では、制御回路１５が、メモリセルアレイ１１における全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ３の判定が行われたか否かを判断する。全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ３の判定が行われていないと判断された場合（Ｓ５でＮｏ）、処理がＳ３へ進められ、全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ３の判定が行われたと判断された場合（Ｓ５でＹｅｓ）、処理をステップＳ６に進める。

ステップＳ６では、制御回路１５が、不良アドレス記憶装置１７に記憶された複数の不良メモリセルのアドレスを参照することにより、データ保持特性が基準を満たしているとステップＳ３で判定された不揮発性メモリセルのアドレスを特定する。これにより、制御回路１５は、データ保持特性が基準を満たしているとステップＳ３で判定された各不揮発性メモリセルに対してスイッチ動作のテストを行う。すなわち、制御回路１５は、不揮発性メモリセルに対してセット動作を行い、その後、不揮発性メモリセルに対してリセット動作を行う。

以上のように、第１の実施の形態によれば、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を不揮発性メモリセルの両端に印加した後にダイオードＤに対して逆方向となるバイアス（第２のバイアス）を不揮発性メモリセルの両端に印加する一連の動作をメモリセルアレイにおける各不揮発性メモリセルに対して行う。これにより、データ保持特性が基準に満たない不揮発性メモリセルを、長時間の試験をおこなうことなく、出荷前における検査の初期段階で効率的に不良メモリセルとして判定し、そのアドレスを不良アドレス記憶装置１７に記憶させることができる。すなわち、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することができる。この結果、不揮発性半導体記憶装置（抵抗変化型メモリ）の信頼性を向上することができる。

（第２の実施の形態）
第２の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第１の実施の形態と異なる部分を中心に説明する。

第２の実施の形態にかかる不揮発性半導体記憶装置は、図６に示すように、その制御方法が第１の実施の形態と異なる。図６は、第２の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャートである。

ステップＳ３では、制御回路１５が、読み出し電流値がＯＮ判定レベルより大きければ、判定対象の不揮発性メモリセルのデータ保持特性が基準を満たしている可能性が高いと判定して、処理をステップＳ５へ進める。読み出し電流値がＯＮ判定レベル以下であれば、判定対象の不揮発性メモリセルのデータ保持特性が基準に満たない可能性が高いと判定して、処理をステップＳ１１へ進める。

ステップＳ１１では、制御回路１５が、ステップＳ３で「基準に満たない」と判定された回数の管理テーブルを更新する。この管理テーブルは、メモリセルアレイ１１についての各不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍについてステップＳ３で「基準に満たない」と判定された回数を管理できるようなデータ構造を有している。例えば、管理テーブルは、不揮発性メモリセルのアドレスを示すアドレス欄と、「基準に満たない」と判定された回数を示す回数欄とが対応付けられている。制御回路１５は、管理テーブルを参照して、判定対象の不揮発性メモリセルに対する回数欄に記録された数字を１だけカウントアップしてその回数欄に上書き更新する。なお、管理テーブルは、制御回路１５に記憶されてもよいし、不良アドレス記憶装置１７に記憶されてもよい。

ステップＳ１３では、制御回路１５が、ステップＳ２〜Ｓ５の処理が所定回数以上行われたか否かを判断する。所定回数以上行われていないと判断された場合（Ｓ１３でＮｏ）、処理がステップＳ２へ進められ、所定回数（例えば、Ｍ回）以上行われたと判断された場合（Ｓ１３でＹｅｓ）、処理がステップＳ１４へ進められる。

ステップＳ１４では、制御回路１５が、メモリセルアレイ１１における複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍのうち未選択の不揮発性メモリセルから判定対象の不揮発性メモリセルを選択する。そして、制御回路１５は、上記の管理テーブルを参照して、判定対象の不揮発性メモリセルに対する「基準に満たない」と判定された回数を特定する。

ステップＳ１５では、制御回路１５が、判定対象の不揮発性メモリセルに対する「基準に満たない」と判定された回数が、閾値回数（例えば、Ｎ回（≦Ｍ回））以上であるか否かを判定する。「基準に満たない」と判定された回数が閾値回数未満であると判定された場合（Ｓ１５でＮｏ）、処理がステップＳ１６へ進められ、「基準に満たない」と判定された回数が閾値回数以上であると判定された場合（Ｓ１５でＹｅｓ）、処理がステップＳ４へ進められる。

ステップＳ１６では、制御回路１５が、メモリセルアレイ１１における全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ１５の判定が行われたか否かを判断する。全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ１５の判定が行われていないと判断された場合（Ｓ１６でＮｏ）、処理がＳ１４へ進められ、全ての不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍに対してステップＳ１５の判定が行われたと判断された場合（Ｓ１６でＹｅｓ）、処理がＳ６へ進められる。

このように、第２の実施の形態によれば、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を不揮発性メモリセルの両端に印加した後にそのダイオードＤに対して逆方向となるバイアス（第２のバイアス）をその不揮発性メモリセルの両端に印加する一連の動作を、メモリセルアレイ１１における複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍのそれぞれに対して複数回（例えば、Ｍ回）繰り返して行う。制御回路１５は、この一連の動作を不揮発性メモリセルに複数回行った際に、メモリセルアレイ１１における複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍのうち、閾値回数以上「基準に満たない」と判定された不揮発性メモリセルを不良メモリセルとして判定する。これにより、不良メモリセルを判定する際の精度を向上できる。

（第３の実施の形態）
第３の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第１の実施の形態と異なる部分を中心に説明する。

第３の実施の形態にかかる不揮発性半導体記憶装置は、図７に示すように、その制御方法が第１の実施の形態と異なる。

ステップＳ２１では、制御回路１５が、メモリセルアレイ１１を複数のエリアに分割した場合における未選択のエリアから処理対象のエリア（対象エリア）を選択する。複数のエリアのそれぞれは、複数の不揮発性メモリセルを含む。制御回路１５は、対象エリアにおける全ての不揮発性メモリセルを順次にフォーミングする。フォーミングは１ビットずつ、あるいは所定の複数ビットの単位で行われる。フォーミング対象のビットが接続されているワード線ＷＬｉ〜ＷＬｊ（ｉ、ｊは１以上ｋ以下の自然数）をＬレベルとし、フォーミング対象のビットが接続されているビット線ＢＬａ〜ＢＬｂ（ａ、ｂは１以上ｍ以下の自然数）をＨレベルとする。これにより、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を対象エリアにおける各不揮発性メモリセルの両端に印加する。そして、フォーミングされた各不揮発性メモリセルにおける抵抗変化素子ＶＲは低抵抗状態になる。

ステップＳ２２では、制御回路１５が、フォーミングに必要な電圧と同程度の逆バイアスを対象エリアの全ての不揮発性メモリセルに対して同時に印加する。すなわち、対象エリアに対応した全てのワード線をＨレベルとし、対象エリアに対応した全てのビット線をＬレベルとする。これにより、ダイオードＤに対して逆方向となるバイアス（第２のバイアス）を対象エリアにおける各不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍの両端に印加する。

ステップＳ２３では、制御回路１５が、対象エリアにおける全ての不揮発性メモリセルに対してステップＳ３の判定が行われたか否かを判断する。対象エリアにおける全ての不揮発性メモリセルに対してステップＳ３の判定が行われていないと判断された場合（Ｓ２３でＮｏ）、処理がＳ３へ進められ、対象エリアにおける全ての不揮発性メモリセルに対してステップＳ３の判定が行われたと判断された場合（Ｓ２３でＹｅｓ）、処理がＳ２４へ進められる。

ステップＳ２４では、制御回路１５が、メモリセルアレイ１１内の複数のエリアにおける全てのエリアに対してステップＳ２１〜Ｓ２３の処理が行われたか否かを判断する。全てのエリアに対してステップＳ２１〜Ｓ２３の判定が行われていないと判断された場合（Ｓ２４でＮｏ）、処理がＳ２１へ進められ、全てのエリアに対してステップＳ２１〜Ｓ２３の判定が行われたと判断された場合（Ｓ２４でＹｅｓ）、処理がＳ６へ進められる。

なお、メモリセルアレイ１１を複数のエリアに分割した場合における各エリアは、１つの不揮発性メモリセルを含んでもよい。また、対象エリアに対するステップＳ２１の処理（フォーミング）と他のエリアに対するステップＳ２２の処理（逆バイアスの印加）とが並行して行われるとともに、対象エリアに対するステップＳ２２が省略されてもよい。すなわち、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を不揮発性メモリセルの両端に印加した後にそのダイオードＤに対して逆方向となるバイアス（第２のバイアス）をその不揮発性メモリセルの両端に印加する一連の動作を、複数の不揮発性メモリセルＭＣ１，１〜ＭＣｋ，ｍにおける第１の不揮発性メモリセルと第２の不揮発性メモリセルとに対して並行に行う。これにより、ダイオードＤに対して順方向となるバイアス（第１のバイアス）を不揮発性メモリセルの両端に印加した後にダイオードＤに対して逆方向となるバイアス（第２のバイアス）を不揮発性メモリセルの両端に印加する一連の動作をメモリセルアレイにおける各不揮発性メモリセルに対して行うための処理時間を全体として短縮することができる。

具体的には、メモリセルアレイ１１における複数のエリアのそれぞれが１つの不揮発性メモリセルを含んでいる場合について、次のような処理を行う。すなわち、ワード線ＷＬを順次に選択していく場合に、所定のワード線ＷＬを選択している期間に、ビット線を順次に選択していく。

例えば、図８（ａ）に示すように、ワード線ＷＬｎ＋１とビット線ＢＬｎとの交差部に配された不揮発性メモリセルＭＣｎ＋１，ｎが対象エリアとしてフォーミングされる際に、ワード線ＷＬｎ＋１がＬレベルにされ他のワード線ＷＬｎ，ＷＬｎ＋２，ＷＬｎ＋３がＨレベルにされる。それとともに、ビット線ＢＬｎがＨレベルにされ、他のビット線ＢＬｎ−６〜ＢＬｎ−１，ＢＬｎ＋１〜ＢＬｎ＋５がＬレベルにされる。このとき、対象エリアである不揮発性メモリセル（第１の不揮発性メモリセル）ＭＣｎ＋１，ｎの両端にフォーミングのためのバイアス（第１のバイアス）を印加する動作と、領域Ｒ１１〜Ｒ１４に含まれる各不揮発性メモリセル（第２の不揮発性メモリセル）の両端に逆バイアス（第２のバイアス）を印加する動作とを並行して行う。領域Ｒ１１は、不揮発性メモリセルＭＣｎ＋２，ｎ−６〜ＭＣｎ＋２，ｎ−１，ＭＣｎ＋３，ｎ−６〜ＭＣｎ＋３，ｎ−１を含む。領域Ｒ１２は、不揮発性メモリセルＭＣｎ＋２，ｎ＋１〜ＭＣｎ＋２，ｎ＋５，ＭＣｎ＋３，ｎ＋１〜ＭＣｎ＋３，ｎ＋５を含む。領域Ｒ１３は、不揮発性メモリセルＭＣｎ，ｎ−６〜ＭＣｎ，ｎ−１を含む。領域Ｒ１４は、不揮発性メモリセルＭＣｎ，ｎ＋１〜ＭＣｎ，ｎ＋５を含む。

その後、例えば、図８（ｂ）に示すように、ワード線ＷＬｎ＋１とビット線ＢＬｎ−１との交差部に配された不揮発性メモリセルＭＣｎ＋１，ｎ−１が対象エリアとしてフォーミングされる際に、ワード線ＷＬｎ＋１がＬレベルにされ他のワード線ＷＬｎ，ＷＬｎ＋２，ＷＬｎ＋３がＨレベルにされる。それとともに、ビット線ＢＬｎ−１がＨレベルにされ、他のビット線ＢＬｎ−６〜ＢＬｎ−２，ＢＬｎ〜ＢＬｎ＋５がＬレベルにされる。このとき、対象エリアである不揮発性メモリセル（第１の不揮発性メモリセル）ＭＣｎ＋１，ｎ−１の両端にフォーミングのためのバイアス（第１のバイアス）を印加する動作と、領域Ｒ２１〜Ｒ２４に含まれる各不揮発性メモリセル（第２の不揮発性メモリセル）の両端に逆バイアス（第２のバイアス）を印加する動作とを並行して行う。領域Ｒ２１は、不揮発性メモリセルＭＣｎ＋２，ｎ−６〜ＭＣｎ＋２，ｎ−２，ＭＣｎ＋３，ｎ−６〜ＭＣｎ＋３，ｎ−２を含む。領域Ｒ２２は、不揮発性メモリセルＭＣｎ＋２，ｎ〜ＭＣｎ＋２，ｎ＋５，ＭＣｎ＋３，ｎ〜ＭＣｎ＋３，ｎ＋５を含む。領域Ｒ２３は、不揮発性メモリセルＭＣｎ，ｎ−６〜ＭＣｎ，ｎ−１を含む。領域Ｒ２４は、不揮発性メモリセルＭＣｎ，ｎ〜ＭＣｎ，ｎ＋５を含む。

なお、上記の第１の実施の形態〜第３の実施の形態にかかる不揮発性半導体記憶装置では、図９に示すように、半導体基板（例えば、シリコン基板）３１上に、ＣＭＯＳ回路を含むＣＭＯＳ層３２が形成されている。ＣＭＯＳ層３２上に、メモリセルを含むメモリセル層３３が形成される。

また、３３ａは、メモリセルアレイ１１（図１参照）が配されたメモリセルアレイエリアを示し、３３ｂは、入出力（Ｉ／Ｏ）エリアを示している。周辺回路は、ＣＭＯＳ層３２内に形成される。

ＣＭＯＳ回路は、メモリセルとの接続部を除き、メモリセル層３３内のワード線及びビット線のピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成する。メモリセルアレイエリア３３ａのサイズは、例えば、２２μｍ×２２μｍであり、このメモリセルアレイエリア３３ａ内に、例えば、５１２×５１２のメモリセル（ワード線とビット線との交点）を形成する。

メモリセルアレイエリア３３ａにおける１つの不揮発性メモリセルに対応した部分（黒い四角で示された部分）は、ブロックと称される。メモリセルアレイエリア３３ａでは、複数のブロックがマトリックス状に配置されている。

ＣＭＯＳ層３２における所定の電極とメモリセル層３３における所定の電極とは、スルーホールプラグにより互いに接続されている。

このような不揮発性半導体記憶装置（抵抗変化メモリデバイス）では、ＣＭＯＳ層３２上に、複数のメモリセルが上方向に積層されたメモリセル層３３を形成できることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。

入出力エリア３３ｂ内にはパッドが形成されている。アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。

メモリセルにおける抵抗変化素子ＶＲ（図２（ｂ）参照）は、例えば、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＨｆＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３のグループから選択される１つの材料で形成されている。

抵抗変化素子ＶＲに接する電極は、例えば、ＴｉＮ又はＴａＮで形成される。また、抵抗変化素子ＶＲに接する電極は、例えば、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ_２で形成される。

抵抗変化素子ＶＲに直列接続されるダイオードＤは、半導体基板３１内に形成されるＰＮ接合ダイオードであってもよいし、これに代えて、ＳｉＧｅ合金のＰＮ接合ダイオード、ショットキーダイオードなどが用いられてもよい。

例えば、抵抗変化素子ＶＲが、例えば、厚さ１５ｎｍのＺｎＭｎ_２Ｏ_４で形成されている場合を考える。この場合、抵抗変化素子ＶＲの一端は、例えば、ＴａＮで形成された電極を介して、Ｗで形成されたビット線に接続される。抵抗変化素子ＶＲの他端は、例えばＴｉＮで形成された電極を介して、半導体基板３１内のＰＮ接合型（又はＰＩＮ接合型）のダイオードＤのＰ層（アノード層）に接続される（図２（ｂ）参照）。ＰＮ接合型のダイオードのＮ層（カソード）は、例えばＴｉＮで形成された電極を介して、Ｗで形成されたワード線に接続される（図２（ｂ）参照）。

複数のビット線のピッチ及び複数のワード線のピッチは、それぞれ、４４ｎｍ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースとで構成する。抵抗変化素子ＶＲの平面サイズは、例えば、２２ｎｍ×２２ｎｍとする。

１０不揮発性半導体記憶装置、１１メモリセルアレイ、１２第１デコーダ、１３第２デコーダ、１４アドレスバッファ、１５制御回路、１６電圧パルス生成回路、１７不良アドレス記憶装置、１８アドレス制御部、１９検出回路、３１半導体基板、３２ＣＭＯＳ層、３３メモリセル層、Ｄダイオード、ＭＣ１，１〜ＭＣｋ，ｍ不揮発性メモリセル、ＶＲ抵抗変化素子。

Claims

抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと、
前記整流素子に対して順方向となる第１のバイアスを不揮発性メモリセルの両端に印加した後に前記整流素子に対して逆方向となる第２のバイアスを前記不揮発性メモリセルの両端に印加する一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する制御回路と、
前記制御回路により判定された前記不良メモリセルのアドレスを記憶する記憶部と、
前記記憶部に記憶された前記不良メモリセルのアドレスを避けて前記メモリセルアレイ内の不揮発性メモリセルにデータを記憶するように制御するアドレス制御部と、
を備え、
前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して複数回行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと閾値回数以上判定された不揮発性メモリセルを前記不良メモリセルとして判定する
ことを特徴とする不揮発性半導体記憶装置。
前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルにおける第１の不揮発性メモリセルと第２の不揮発性メモリセルとに対して並行に行う
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記抵抗変化素子は、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＨｆＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３のグループから選択される１つの材料で形成されている
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと記憶部とを有する不揮発性半導体記憶装置の制御方法であって、
前記整流素子に対して順方向となる第１のバイアスを前記メモリセルアレイにおける不揮発性メモリセルの両端に印加する第１の工程と、
前記第１の工程の後に、前記整流素子に対して逆方向となる第２のバイアスを前記不揮発性メモリセルの両端に印加する第２の工程と、
前記第２の工程の後に、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する第３の工程と、
前記第３の工程で判定された前記不良メモリセルのアドレスを前記記憶部に記憶する第４の工程と、
を備え、
前記第１の工程、前記第２の工程、及び前記第３の工程は、前記複数の不揮発性メモリセルのそれぞれに対して複数回行われ、
前記第３の工程では、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと判定された回数が閾値回数以上である不揮発性メモリセルが前記不良メモリセルとして判定される
不揮発性半導体記憶装置の制御方法。