JP5295991B2 - 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法 - Google Patents
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Description
第1の実施の形態にかかる不揮発性半導体記憶装置10について、図1を用いて説明する。図1は、第1の実施の形態にかかる不揮発性半導体記憶装置10の構成を示す図である。不揮発性半導体記憶装置10は、例えば、ユニポーラ型ReRAM(Resistive Random Access Memory)デバイスすなわち抵抗変化メモリデバイスである。
第2の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施の形態と異なる部分を中心に説明する。
第3の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施の形態と異なる部分を中心に説明する。
Claims (4)
- 抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと、
前記整流素子に対して順方向となる第1のバイアスを不揮発性メモリセルの両端に印加した後に前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する制御回路と、
前記制御回路により判定された前記不良メモリセルのアドレスを記憶する記憶部と、
前記記憶部に記憶された前記不良メモリセルのアドレスを避けて前記メモリセルアレイ内の不揮発性メモリセルにデータを記憶するように制御するアドレス制御部と、
を備え、
前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して複数回行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと閾値回数以上判定された不揮発性メモリセルを前記不良メモリセルとして判定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルにおける第1の不揮発性メモリセルと第2の不揮発性メモリセルとに対して並行に行う
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記抵抗変化素子は、ZnMn2O4、NiO、HfO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3のグループから選択される1つの材料で形成されている
ことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと記憶部とを有する不揮発性半導体記憶装置の制御方法であって、
前記整流素子に対して順方向となる第1のバイアスを前記メモリセルアレイにおける不揮発性メモリセルの両端に印加する第1の工程と、
前記第1の工程の後に、前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する第2の工程と、
前記第2の工程の後に、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する第3の工程と、
前記第3の工程で判定された前記不良メモリセルのアドレスを前記記憶部に記憶する第4の工程と、
を備え、
前記第1の工程、前記第2の工程、及び前記第3の工程は、前記複数の不揮発性メモリセルのそれぞれに対して複数回行われ、
前記第3の工程では、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと判定された回数が閾値回数以上である不揮発性メモリセルが前記不良メモリセルとして判定される
不揮発性半導体記憶装置の制御方法。
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