JP5295991B2 - 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法 - Google Patents

不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法に関する。
抵抗変化メモリの可変抵抗素子には、2種類の形態があることが知られている。1つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう1つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間とを制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
ユニポーラ型の抵抗変化メモリの場合、ビット線及びワード線の交差部において可変抵抗素子とダイオード等の整流素子とをビット線及びワード線の間に配置したメモリセルアレイを構成する。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルトランジスタが不要で、メモリセルアレイの面積を増大させることなく、大容量なメモリセルアレイを実現することが可能になる。
ユニポーラ型のReRAM(Resistive Random Access Memory)の場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を一定時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ(又は、低抵抗状態から高抵抗状態へ)と変化する。メモリセルに対するデータの書き込み動作はセット動作と呼ばれる。
一方、メモリセルに対するデータの消去は、データの書き込まれた後の低抵抗状態の可変抵抗素子に対し、上記の所定の電圧よりも低い電圧を一定時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へ(又は、高抵抗状態から低抵抗状態へ)と変化する。メモリセルに対するデータの消去動作はリセット動作と呼ばれる。
特許文献1には、可変抵抗体に第1の電圧パルスを印加することにより、その可変抵抗体が高抵抗状態(記録状態)か低抵抗状態(消去状態)かを示す電流を読み出し(再生し)、その後、第1の電圧パルスとパルス幅及びパルス電圧の絶対値が同じで符号が異なる第2の電圧パルスをその可変抵抗体に印加することが記載されている。これにより、特許文献1によれば、再生時に可変抵抗体の抵抗値が変化した場合でも、可変抵抗体の抵抗値を再生前の状態に戻すことができるとされている。
一方、抵抗変化メモリデバイスを不揮発性メモリデバイスとして使用するためには、各メモリセルはデータ(低抵抗状態又は高抵抗状態)を長時間保持出来ることが必要である。
抵抗変化メモリデバイスの不揮発性メモリデバイス(不揮発性半導体記憶装置)としての実用的な信頼性を得るためには、データ保持特性が基準に満たないメモリセルを早い段階で検出して不良メモリセルとして判定して管理する必要がある。しかし、このような不良メモリセルの判定には、抵抗状態の長時間における経時変化を実際に測定するという非効率な方法が用いられている。
特開2006−179560号公報
本発明は、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することを目的とする。
本願発明の一態様によれば、抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと、前記整流素子に対して順方向となる第1のバイアスを不揮発性メモリセルの両端に印加した後に前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する制御回路と、前記制御回路により判定された前記不良メモリセルのアドレスを記憶する記憶部と、前記記憶部に記憶された前記不良メモリセルのアドレスを避けて前記メモリセルアレイ内の不揮発性メモリセルにデータを記憶するように制御するアドレス制御部とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。
また、本願発明の一態様によれば、抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと記憶部とを有する不揮発性半導体記憶装置の制御方法であって、整流素子に対して順方向となる第1のバイアスを前記メモリセルアレイにおける不揮発性メモリセルの両端に印加する第1の工程と、前記第1の工程の後に、前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する第2の工程と、前記第2の工程の後に、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する第3の工程と、前記第3の工程で判定された前記不良メモリセルのアドレスを前記記憶部に記憶する第4の工程とを備えた不揮発性半導体記憶装置の制御方法が提供される。
本発明によれば、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することができるという効果を奏する。
図1は、第1の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。 図2は、第1の実施の形態におけるメモリセルアレイの構成を示す図。 図3は、第1の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。 図4は、フォーミング後の読み出し電流値の分布と逆バイアス後の読み出し電流値の分布とを示す図。 図5は、逆バイアスで高抵抗化しなかったメモリセル群の、スイッチから2時間後の読み出し電流値の分布を示す図。 図6は、第2の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。 図7は、第3の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャート。 図8は、第3の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示す図。 図9は、不揮発性半導体記憶装置の積層構造を示す概略図。 図10は、複数のビットの読み出し電流値の時間的変化を示す図。 図11は、図2の0時間と2時間における読み出し電流値の分布を示す図。
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
第1の実施の形態にかかる不揮発性半導体記憶装置10について、図1を用いて説明する。図1は、第1の実施の形態にかかる不揮発性半導体記憶装置10の構成を示す図である。不揮発性半導体記憶装置10は、例えば、ユニポーラ型ReRAM(Resistive Random Access Memory)デバイスすなわち抵抗変化メモリデバイスである。
不揮発性半導体記憶装置10は、メモリセルアレイ11、不良アドレス記憶装置(記憶部)17、制御回路15、アドレス制御部18、アドレスバッファ14、第1デコーダ12、第2デコーダ13、検出回路19、及び電圧パルス生成回路16を備える。
メモリセルアレイ11では、複数の不揮発性メモリセルMC1,1〜MCk,m(k、mはそれぞれ2以上の自然数)が、行に沿った方向及び列に沿った方向に(2次元状に)配列されている。複数の不揮発性メモリセルMC1,1〜MCk,mは、複数本の行線WL1〜WLkと複数本の列線BL1〜BLmとの交差部に配置される。すなわち、不揮発性半導体記憶装置10は、例えば、いわゆるクロスポイント型抵抗変化メモリである。
図2(a)に示すように、行に沿った方向に平行配置された複数本の行線WLn〜WLn+2と、列に沿った方向に平行配置された複数本の列線BLn−1〜BLn+1とが、交差するように上下方向に対向している。各交差部には、行線と列線との間に不揮発性メモリセルMCn,n−1〜MCn+2,n+1が配置されている。以下では、通常のMOS型メモリセルに合わせて、行線をワード線、列線をビット線と称することにする。ワード線WLn〜WLn+2、ビット線BLn−1〜BLn+1のピッチは、それぞれ、例えば、44nmである。すなわち、ワード線WLn〜WLn+2、ビット線BLn−1〜BLn+1は、それぞれ線幅22nmのラインと22nmのスペースとで構成されている。メモリセルMCn,n−1〜MCn+2,n+1の断面は、例えば、22nm×22nmとなっている。
各不揮発性メモリセルMCn,n−1〜MCn+1,n+2では、図2(b)に示すように、抵抗変化素子VRとダイオード(整流素子)Dとが直列に接続されている。この不揮発性半導体記憶装置10では、読み出し/書き込み/消去時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子VRに直列に非オーミック素子であるダイオードDを接続する。
なお、図2(b)には、各不揮発性メモリセルにおいて、ビット線から不揮発性メモリセルを経由してワード線へ向かう方向がダイオードDの順方向となる場合が例示されているが、ビット線から不揮発性メモリセルを経由してワード線へ向かう方向がダイオードDの逆方向となっていてもよい。また、図2(b)には、各不揮発性メモリセルにおいて、ビット線側に抵抗変化素子VRが配されワード線側にダイオードDが配されている場合が例示されているが、ビット線側にダイオードDが配されワード線側に抵抗変化素子が配されていてもよい。
抵抗変化素子VRは、少なくとも2つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との2つの抵抗値の状態の間を遷移する素子である。各不揮発性メモリセルの両端に対して所定の大きさ・幅を持つ電圧パルスをダイオードの順方向又は逆方向に印加することにより、抵抗値の状態を遷移(スイッチ)させることができる。
例えば、不揮発性メモリセルに対するデータの書き込みは、抵抗変化素子VRに所定の電圧を一定時間印加することにより行う。すなわち、ダイオードDに対して順方向となるバイアス(第1のバイアス)を不揮発性メモリセルの両端に印加する。これにより、抵抗変化素子VRが高抵抗状態から低抵抗状態へと変化する。抵抗変化素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作と呼ぶことにする。
一方、不揮発性メモリセルに対するデータの消去は、データの書き込まれた後の低抵抗状態の抵抗変化素子VRに対し、上記の所定の電圧よりも低い電圧を一定時間印加することにより行う。これにより、抵抗変化素子VRが低抵抗状態から高抵抗状態へと変化する。抵抗変化素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作と呼ぶことにする。
図1に示す制御回路15は、フォーミング/読み出し/書き込み(セット)/消去(リセット)時に、電圧パルスの生成を許可する制御信号CNTを電圧パルス生成回路16へ出力する。また、制御回路15は、フォーミング/読み出し/書き込み/消去時に、アドレス信号の生成を指示する制御信号CNT2をアドレス制御部18へ出力する。更に制御回路15は、読み出し時に、検出回路19からの信号を元に、読み出し対象の不揮発性メモリセルが高抵抗状態にあるか低抵抗状態にあるか、または遷移状態にあるかを判定する。
電圧パルス生成回路16は、制御回路15から制御信号CNTを受ける。電圧パルス生成回路16は、制御信号CNTに従って、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。電圧パルス生成回路16は、生成した電圧パルスを第1デコーダ12及び第2デコーダ13へそれぞれ供給する。
第1デコーダ12は、メモリセルアレイ11に対して行に沿った方向の一端側に配置されている。第1デコーダ12は、電圧パルス生成回路16から供給された電圧パルスに従って選択したワード線に、電圧パルス生成回路16から受けた電圧パルスを供給する。
第2デコーダ13は、メモリセルアレイ11に対して列に沿った方向の一端側に配置されている。第2デコーダ13は、電圧パルス生成回路16から供給された電圧パルスに従って選択したビット線に、電圧パルス生成回路16から受けた電圧パルスを供給する。この時、非選択の複数本のワード線、及び、非選択の複数本のビット線は、一定の固定電位に設定される。
検出回路19は、第2デコーダ13に付随しており、読み出し時に選択された不揮発性メモリセルの抵抗値を検出する機能を有し、検出結果を制御回路に送る。これにより、制御回路15は、電圧パルス生成回路16、第1デコーダ12、及び第2でコーダ13を介して、所定の電圧パルスを不揮発性メモリセルの両端に印加し、その後の読み出しにおいて不揮発性メモリセルが所望の状態になっているかを判定して、所望の状態になっていないと判定した場合は再度電圧パルスを印加するという一連の動作を制御する。
不良アドレス記憶装置17は、後述する不良メモリセルの判定法(制御方法)により不良メモリセルのアドレスの情報を制御回路15から受ける。これにより、不良アドレス記憶装置17は、制御回路15によりそれぞれ判定された複数の不良メモリセルのアドレスを記憶する。
アドレス制御部18は、制御回路15から供給された制御信号CNT2に従って、メモリセルアレイ11における電圧パルスを供給すべき不揮発性メモリセルのアドレスを指定するアドレス信号を生成する。このとき、アドレス制御部18は、不良アドレス記憶装置17に記憶された複数の不良メモリセルのアドレスを避けるように決定されたアドレスを指定するアドレス信号を生成する。すなわち、アドレス制御部18は、不良アドレス記憶装置17に記憶された複数の不良メモリセルのアドレスを避けてメモリセルアレイ11内の不揮発性メモリセルにデータを記憶するように制御する。言い換えると、アドレス制御部18は、不良アドレス記憶装置17に記憶された複数の不良メモリセルのアドレスにデータを記憶(すなわち、書き込み(セット)あるいは消去(リセット))しないように管理する。また、アドレス制御部18は、読み出し時に、メモリセルアレイ11における、不良アドレス記憶装置17に記憶された複数の不良メモリセルのアドレスを除くアドレスからデータを読み出すように制御する。
アドレスバッファ14には、読み出し/書き込み/消去時に、アドレス制御部18からアドレス信号が入力される。アドレス信号の一部(行アドレスを示す部分)は、アドレスバッファ14から第1デコーダ12に入力され、アドレス信号の他の一部(列アドレスを示す部分)は、アドレスバッファ14から第2デコーダ13に入力される。
第1デコーダ12は、アドレス制御部18からアドレスバッファ14経由で、アドレス信号を受ける。第1デコーダ12は、アドレス信号に従って、複数のワード線WL1〜WLkのうちの1本を選択する。すなわち、第1デコーダ12は、アドレス信号に従って、アクセスすべき不揮発性メモリセルの行アドレスを指定する。
第2デコーダ13は、アドレス制御部18からアドレスバッファ14経由で、アドレス信号を受ける。第2デコーダ13は、アドレス信号に従って、複数のビット線BL1〜BLmのうちの1本を選択する。すなわち、第2デコーダ13は、アドレス信号に従って、アクセスすべき不揮発性メモリセルの列アドレスを指定する。
電圧パルス生成回路16は、制御回路15から制御信号CNTを受ける。電圧パルス生成回路16は、制御信号CNTに従って、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。電圧パルス生成回路16は、生成した電圧パルスを第1デコーダ12及び第2デコーダ13へそれぞれ供給する。
第1デコーダ12は、上記の選択したワード線に、電圧パルス生成回路16から受けた電圧パルスを供給する。また、第2デコーダ13は、上記の選択したビット線に、電圧パルス生成回路16から受けた電圧パルスを供給する。この時、非選択の複数本のワード線、及び、非選択の複数本のビット線は、一定の固定電位に設定される。
ここで、不揮発性半導体記憶装置(抵抗変化メモリデバイス)10を不揮発性メモリとして使用するためには、スイッチにより変化させた抵抗変化素子VRの抵抗値が、時間的に安定に保たれることが必須となる。本発明者は、実用レベルのメモリアレイを用いて、スイッチ後の抵抗変化素子VRの抵抗値の時間的変化を調査した。
図10は、複数のメモリセルを、複数回スイッチ動作(セット動作+リセット動作)し、最終的に低抵抗状態で止めた後、各不揮発性メモリセルの読み出し電流値の時間的変化をプロットした図である。図10のグラフにおいて、横軸は時間の経過を示し、縦軸はメモリセルの読み出し電流値を示している。図10のグラフにおいて、ON判定レベルは、データ保持特性が基準に満たないと判定するための基準となるレベルである。読み出し電流値がON判定レベル以下であれば、その対応する不揮発性メモリセルのデータ保持特性が基準に満たないと判定される。読み出し電流値がON判定レベルを超えていれば、その対応する不揮発性メモリセルのデータ保持特性が基準を満たしていると判定される。
図10に示すように、メモリセルアレイ11における大部分の不揮発性メモリセルは、時間経過に伴う読み出し電流値の変化が小さく、抵抗値が安定している。しかし、メモリセルアレイ11における一部の不揮発性メモリセルは、セット動作後の比較的早い時間に読み出し電流値が大きく減少し、読み出し電流値がON判定レベル以下まで低くなっている。すなわち、その一部の不揮発性メモリセルにおける抵抗変化素子VRの抵抗値が、ON判定レベルに対応した閾値(抵抗値)を超えて高抵抗化していることがわかる。このようなデータ保持特性が基準に満たないセルが存在すると、不揮発性メモリとしての信頼性が低下する要因となるので、早い段階でこれを検出し、不良メモリセルとして判定して管理する必要がある。
図11は、図10における初期状態(0時間)の読み出し電流値の分布20と、2時間後の読み出し電流値の分布21とを示している。分布21が低電流側に広がり、ON判定レベルをわずかに下回るメモリセル群23と、大きく下回るメモリセル群22とが存在することがわかる。これらのメモリセル群22と23とを早い段階で検出し、不良メモリセルとして判定して管理する必要がある。
図3は、効率的に、データ保持特性が基準に満たない不揮発性メモリセルを検出して不良メモリセルとして判定するための、制御回路15により実施される制御方法を示すフローチャートである。以下、図3のフローチャートに示す方法を実施するに至った背景を説明する。
抵抗変化素子VRは、初期状態では高抵抗な絶縁膜であるが、この膜に所定の電圧パルスを印加することにより、その絶縁膜内に導電パス(フィラメント)を形成する。この工程をフォーミングと称する。通常、フォーミング後の抵抗変化素子VRは低抵抗状態に相当する抵抗値を持つ。このときの読み出し電流値の分布24を図4に示す。
メモリセルアレイの一定領域内の各不揮発性メモリを順次にフォーミングした後、フォーミング後のメモリセルアレイに対して、さらに、フォーミング電圧と同程度の大きさで逆方向の電圧を印加(逆バイアス)した後の読み出し電流値の分布25を図4に示す。データ(抵抗状態)を保持するメモリセル群26と、データ(抵抗状態)を保持できないメモリセル群27、28とに分かれていることがわかる。
更に、図5に、逆バイアス後も低抵抗状態を保持していたメモリセル群26について、複数回のスイッチ動作(セット動作+リセット動作)後、スイッチ動作の完了から2時間後の読み出し電流値の分布を示す。図5の電流分布29は、逆バイアスによる分類を行わなかった場合の電流分布21と比べて良好な保持特性を有している。すなわち、データ保持特性が基準に満たない不良メモリセルは、フォーミング後の逆バイアス印加により高抵抗化するメモリセルである可能性が高いことが示された。
以上の知見を基に、データ保持特性が基準に満たない不揮発性メモリセルを検出して不良メモリセルとして判定するための制御方法として、図3のフローチャートに示す方法を実施する。
ステップS1(第1の工程)では、制御回路15が、メモリセルアレイ11における全ての不揮発性メモリセルMC1,1〜MCk,m(図1参照)を順次にフォーミングする。フォーミングは1ビットずつ、あるいは所定の複数ビットの単位で行われる。フォーミング対象のビットが接続されているワード線WLi〜WLj(i、jは1以上k以下の自然数)をLレベルとし、フォーミング対象のビットが接続されているビット線BLa〜BLb(a、bは1以上m以下の自然数)をHレベルとする。これにより、メモリセルアレイ11における、ダイオードDに対して順方向となるバイアス(第1のバイアス)を各不揮発性メモリセルの両端に印加する。そして、フォーミングされた各不揮発性メモリセルにおける抵抗変化素子VRは低抵抗状態になる。
ステップS2(第2の工程)では、制御回路15が、フォーミングに必要な電圧と同程度の逆バイアスをメモリセルアレイ11の全ての不揮発性メモリセルMC1,1〜MCk,mに対して同時に印加する。すなわち、全てのワード線WL1〜WLkをHレベルとし、全てのビット線BL1〜BLmをLレベルとする。これにより、メモリセルアレイ11における、ダイオードDに対して逆方向となるバイアス(第2のバイアス)を各不揮発性メモリセルMC1,1〜MCk,mの両端に印加する。
ステップS3(第3の工程)では、制御回路15が、メモリセルアレイ11における複数の不揮発性メモリセルMC1,1〜MCk,mのうち未選択の不揮発性メモリセルから判定対象の不揮発性メモリセルを選択する。そして、判定対象の不揮発性メモリセルから電流を読み出し、その読み出し電流値がON判定レベル以下であるか否かを判定する。読み出し電流値がON判定レベルより大きければ、判定対象の不揮発性メモリセルにおける抵抗変化素子VRが低抵抗状態を保持できていると考えられるので、判定対象の不揮発性メモリセルのデータ保持特性が基準を満たしていると判定して(S3で「基準を満たす」)、処理をステップS5へ進める。読み出し電流値がON判定レベル以下であれば、判定対象の不揮発性メモリセルにおける抵抗変化素子VRが低抵抗状態を保持できていないと考えられるので、判定対象の不揮発性メモリセルのデータ保持特性が基準に満たないと判定して(S3で「基準に満たない」)、処理をステップS4へ進める。
ステップS4(第4の工程)では、制御回路15が、データ保持特性が基準に満たないことがステップS3で判定された不揮発性メモリセルを不良メモリセルとして判定する。制御回路15は、その判定した不良メモリセルのアドレスを不良アドレス記憶装置17(図1参照)に記憶させる。
ステップS5では、制御回路15が、メモリセルアレイ11における全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS3の判定が行われたか否かを判断する。全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS3の判定が行われていないと判断された場合(S5でNo)、処理がS3へ進められ、全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS3の判定が行われたと判断された場合(S5でYes)、処理をステップS6に進める。
ステップS6では、制御回路15が、不良アドレス記憶装置17に記憶された複数の不良メモリセルのアドレスを参照することにより、データ保持特性が基準を満たしているとステップS3で判定された不揮発性メモリセルのアドレスを特定する。これにより、制御回路15は、データ保持特性が基準を満たしているとステップS3で判定された各不揮発性メモリセルに対してスイッチ動作のテストを行う。すなわち、制御回路15は、不揮発性メモリセルに対してセット動作を行い、その後、不揮発性メモリセルに対してリセット動作を行う。
以上のように、第1の実施の形態によれば、ダイオードDに対して順方向となるバイアス(第1のバイアス)を不揮発性メモリセルの両端に印加した後にダイオードDに対して逆方向となるバイアス(第2のバイアス)を不揮発性メモリセルの両端に印加する一連の動作をメモリセルアレイにおける各不揮発性メモリセルに対して行う。これにより、データ保持特性が基準に満たない不揮発性メモリセルを、長時間の試験をおこなうことなく、出荷前における検査の初期段階で効率的に不良メモリセルとして判定し、そのアドレスを不良アドレス記憶装置17に記憶させることができる。すなわち、不良メモリセルを効率的に判定して管理できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供することができる。この結果、不揮発性半導体記憶装置(抵抗変化型メモリ)の信頼性を向上することができる。
(第2の実施の形態)
第2の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施の形態と異なる部分を中心に説明する。
第2の実施の形態にかかる不揮発性半導体記憶装置は、図6に示すように、その制御方法が第1の実施の形態と異なる。図6は、第2の実施の形態にかかる不揮発性半導体記憶装置の制御方法を示すフローチャートである。
ステップS3では、制御回路15が、読み出し電流値がON判定レベルより大きければ、判定対象の不揮発性メモリセルのデータ保持特性が基準を満たしている可能性が高いと判定して、処理をステップS5へ進める。読み出し電流値がON判定レベル以下であれば、判定対象の不揮発性メモリセルのデータ保持特性が基準に満たない可能性が高いと判定して、処理をステップS11へ進める。
ステップS11では、制御回路15が、ステップS3で「基準に満たない」と判定された回数の管理テーブルを更新する。この管理テーブルは、メモリセルアレイ11についての各不揮発性メモリセルMC1,1〜MCk,mについてステップS3で「基準に満たない」と判定された回数を管理できるようなデータ構造を有している。例えば、管理テーブルは、不揮発性メモリセルのアドレスを示すアドレス欄と、「基準に満たない」と判定された回数を示す回数欄とが対応付けられている。制御回路15は、管理テーブルを参照して、判定対象の不揮発性メモリセルに対する回数欄に記録された数字を1だけカウントアップしてその回数欄に上書き更新する。なお、管理テーブルは、制御回路15に記憶されてもよいし、不良アドレス記憶装置17に記憶されてもよい。
ステップS13では、制御回路15が、ステップS2〜S5の処理が所定回数以上行われたか否かを判断する。所定回数以上行われていないと判断された場合(S13でNo)、処理がステップS2へ進められ、所定回数(例えば、M回)以上行われたと判断された場合(S13でYes)、処理がステップS14へ進められる。
ステップS14では、制御回路15が、メモリセルアレイ11における複数の不揮発性メモリセルMC1,1〜MCk,mのうち未選択の不揮発性メモリセルから判定対象の不揮発性メモリセルを選択する。そして、制御回路15は、上記の管理テーブルを参照して、判定対象の不揮発性メモリセルに対する「基準に満たない」と判定された回数を特定する。
ステップS15では、制御回路15が、判定対象の不揮発性メモリセルに対する「基準に満たない」と判定された回数が、閾値回数(例えば、N回(≦M回))以上であるか否かを判定する。「基準に満たない」と判定された回数が閾値回数未満であると判定された場合(S15でNo)、処理がステップS16へ進められ、「基準に満たない」と判定された回数が閾値回数以上であると判定された場合(S15でYes)、処理がステップS4へ進められる。
ステップS16では、制御回路15が、メモリセルアレイ11における全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS15の判定が行われたか否かを判断する。全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS15の判定が行われていないと判断された場合(S16でNo)、処理がS14へ進められ、全ての不揮発性メモリセルMC1,1〜MCk,mに対してステップS15の判定が行われたと判断された場合(S16でYes)、処理がS6へ進められる。
このように、第2の実施の形態によれば、ダイオードDに対して順方向となるバイアス(第1のバイアス)を不揮発性メモリセルの両端に印加した後にそのダイオードDに対して逆方向となるバイアス(第2のバイアス)をその不揮発性メモリセルの両端に印加する一連の動作を、メモリセルアレイ11における複数の不揮発性メモリセルMC1,1〜MCk,mのそれぞれに対して複数回(例えば、M回)繰り返して行う。制御回路15は、この一連の動作を不揮発性メモリセルに複数回行った際に、メモリセルアレイ11における複数の不揮発性メモリセルMC1,1〜MCk,mのうち、閾値回数以上「基準に満たない」と判定された不揮発性メモリセルを不良メモリセルとして判定する。これにより、不良メモリセルを判定する際の精度を向上できる。
(第3の実施の形態)
第3の実施の形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施の形態と異なる部分を中心に説明する。
第3の実施の形態にかかる不揮発性半導体記憶装置は、図7に示すように、その制御方法が第1の実施の形態と異なる。
ステップS21では、制御回路15が、メモリセルアレイ11を複数のエリアに分割した場合における未選択のエリアから処理対象のエリア(対象エリア)を選択する。複数のエリアのそれぞれは、複数の不揮発性メモリセルを含む。制御回路15は、対象エリアにおける全ての不揮発性メモリセルを順次にフォーミングする。フォーミングは1ビットずつ、あるいは所定の複数ビットの単位で行われる。フォーミング対象のビットが接続されているワード線WLi〜WLj(i、jは1以上k以下の自然数)をLレベルとし、フォーミング対象のビットが接続されているビット線BLa〜BLb(a、bは1以上m以下の自然数)をHレベルとする。これにより、ダイオードDに対して順方向となるバイアス(第1のバイアス)を対象エリアにおける各不揮発性メモリセルの両端に印加する。そして、フォーミングされた各不揮発性メモリセルにおける抵抗変化素子VRは低抵抗状態になる。
ステップS22では、制御回路15が、フォーミングに必要な電圧と同程度の逆バイアスを対象エリアの全ての不揮発性メモリセルに対して同時に印加する。すなわち、対象エリアに対応した全てのワード線をHレベルとし、対象エリアに対応した全てのビット線をLレベルとする。これにより、ダイオードDに対して逆方向となるバイアス(第2のバイアス)を対象エリアにおける各不揮発性メモリセルMC1,1〜MCk,mの両端に印加する。
ステップS23では、制御回路15が、対象エリアにおける全ての不揮発性メモリセルに対してステップS3の判定が行われたか否かを判断する。対象エリアにおける全ての不揮発性メモリセルに対してステップS3の判定が行われていないと判断された場合(S23でNo)、処理がS3へ進められ、対象エリアにおける全ての不揮発性メモリセルに対してステップS3の判定が行われたと判断された場合(S23でYes)、処理がS24へ進められる。
ステップS24では、制御回路15が、メモリセルアレイ11内の複数のエリアにおける全てのエリアに対してステップS21〜S23の処理が行われたか否かを判断する。全てのエリアに対してステップS21〜S23の判定が行われていないと判断された場合(S24でNo)、処理がS21へ進められ、全てのエリアに対してステップS21〜S23の判定が行われたと判断された場合(S24でYes)、処理がS6へ進められる。
なお、メモリセルアレイ11を複数のエリアに分割した場合における各エリアは、1つの不揮発性メモリセルを含んでもよい。また、対象エリアに対するステップS21の処理(フォーミング)と他のエリアに対するステップS22の処理(逆バイアスの印加)とが並行して行われるとともに、対象エリアに対するステップS22が省略されてもよい。すなわち、ダイオードDに対して順方向となるバイアス(第1のバイアス)を不揮発性メモリセルの両端に印加した後にそのダイオードDに対して逆方向となるバイアス(第2のバイアス)をその不揮発性メモリセルの両端に印加する一連の動作を、複数の不揮発性メモリセルMC1,1〜MCk,mにおける第1の不揮発性メモリセルと第2の不揮発性メモリセルとに対して並行に行う。これにより、ダイオードDに対して順方向となるバイアス(第1のバイアス)を不揮発性メモリセルの両端に印加した後にダイオードDに対して逆方向となるバイアス(第2のバイアス)を不揮発性メモリセルの両端に印加する一連の動作をメモリセルアレイにおける各不揮発性メモリセルに対して行うための処理時間を全体として短縮することができる。
具体的には、メモリセルアレイ11における複数のエリアのそれぞれが1つの不揮発性メモリセルを含んでいる場合について、次のような処理を行う。すなわち、ワード線WLを順次に選択していく場合に、所定のワード線WLを選択している期間に、ビット線を順次に選択していく。
例えば、図8(a)に示すように、ワード線WLn+1とビット線BLnとの交差部に配された不揮発性メモリセルMCn+1,nが対象エリアとしてフォーミングされる際に、ワード線WLn+1がLレベルにされ他のワード線WLn,WLn+2,WLn+3がHレベルにされる。それとともに、ビット線BLnがHレベルにされ、他のビット線BLn−6〜BLn−1,BLn+1〜BLn+5がLレベルにされる。このとき、対象エリアである不揮発性メモリセル(第1の不揮発性メモリセル)MCn+1,nの両端にフォーミングのためのバイアス(第1のバイアス)を印加する動作と、領域R11〜R14に含まれる各不揮発性メモリセル(第2の不揮発性メモリセル)の両端に逆バイアス(第2のバイアス)を印加する動作とを並行して行う。領域R11は、不揮発性メモリセルMCn+2,n−6〜MCn+2,n−1,MCn+3,n−6〜MCn+3,n−1を含む。領域R12は、不揮発性メモリセルMCn+2,n+1〜MCn+2,n+5,MCn+3,n+1〜MCn+3,n+5を含む。領域R13は、不揮発性メモリセルMCn,n−6〜MCn,n−1を含む。領域R14は、不揮発性メモリセルMCn,n+1〜MCn,n+5を含む。
その後、例えば、図8(b)に示すように、ワード線WLn+1とビット線BLn−1との交差部に配された不揮発性メモリセルMCn+1,n−1が対象エリアとしてフォーミングされる際に、ワード線WLn+1がLレベルにされ他のワード線WLn,WLn+2,WLn+3がHレベルにされる。それとともに、ビット線BLn−1がHレベルにされ、他のビット線BLn−6〜BLn−2,BLn〜BLn+5がLレベルにされる。このとき、対象エリアである不揮発性メモリセル(第1の不揮発性メモリセル)MCn+1,n−1の両端にフォーミングのためのバイアス(第1のバイアス)を印加する動作と、領域R21〜R24に含まれる各不揮発性メモリセル(第2の不揮発性メモリセル)の両端に逆バイアス(第2のバイアス)を印加する動作とを並行して行う。領域R21は、不揮発性メモリセルMCn+2,n−6〜MCn+2,n−2,MCn+3,n−6〜MCn+3,n−2を含む。領域R22は、不揮発性メモリセルMCn+2,n〜MCn+2,n+5,MCn+3,n〜MCn+3,n+5を含む。領域R23は、不揮発性メモリセルMCn,n−6〜MCn,n−1を含む。領域R24は、不揮発性メモリセルMCn,n〜MCn,n+5を含む。
なお、上記の第1の実施の形態〜第3の実施の形態にかかる不揮発性半導体記憶装置では、図9に示すように、半導体基板(例えば、シリコン基板)31上に、CMOS回路を含むCMOS層32が形成されている。CMOS層32上に、メモリセルを含むメモリセル層33が形成される。
また、33aは、メモリセルアレイ11(図1参照)が配されたメモリセルアレイエリアを示し、33bは、入出力(I/O)エリアを示している。周辺回路は、CMOS層32内に形成される。
CMOS回路は、メモリセルとの接続部を除き、メモリセル層33内のワード線及びビット線のピッチよりも広いピッチ、例えば、90nmデザインルールで形成する。メモリセルアレイエリア33aのサイズは、例えば、22μm×22μmであり、このメモリセルアレイエリア33a内に、例えば、512×512のメモリセル(ワード線とビット線との交点)を形成する。
メモリセルアレイエリア33aにおける1つの不揮発性メモリセルに対応した部分(黒い四角で示された部分)は、ブロックと称される。メモリセルアレイエリア33aでは、複数のブロックがマトリックス状に配置されている。
CMOS層32における所定の電極とメモリセル層33における所定の電極とは、スルーホールプラグにより互いに接続されている。
このような不揮発性半導体記憶装置(抵抗変化メモリデバイス)では、CMOS層32上に、複数のメモリセルが上方向に積層されたメモリセル層33を形成できることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。
入出力エリア33b内にはパッドが形成されている。アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。
メモリセルにおける抵抗変化素子VR(図2(b)参照)は、例えば、ZnMn、NiO、HfO、TiO、SrZrO、Pr0.7Ca0.3MnOのグループから選択される1つの材料で形成されている。
抵抗変化素子VRに接する電極は、例えば、TiN又はTaNで形成される。また、抵抗変化素子VRに接する電極は、例えば、Pt、W、WN、NbがドープされたTiOで形成される。
抵抗変化素子VRに直列接続されるダイオードDは、半導体基板31内に形成されるPN接合ダイオードであってもよいし、これに代えて、SiGe合金のPN接合ダイオード、ショットキーダイオードなどが用いられてもよい。
例えば、抵抗変化素子VRが、例えば、厚さ15nmのZnMnで形成されている場合を考える。この場合、抵抗変化素子VRの一端は、例えば、TaNで形成された電極を介して、Wで形成されたビット線に接続される。抵抗変化素子VRの他端は、例えばTiNで形成された電極を介して、半導体基板31内のPN接合型(又はPIN接合型)のダイオードDのP層(アノード層)に接続される(図2(b)参照)。PN接合型のダイオードのN層(カソード)は、例えばTiNで形成された電極を介して、Wで形成されたワード線に接続される(図2(b)参照)。
複数のビット線のピッチ及び複数のワード線のピッチは、それぞれ、44nm、即ち、線幅22nmのラインと22nmのスペースとで構成する。抵抗変化素子VRの平面サイズは、例えば、22nm×22nmとする。
10 不揮発性半導体記憶装置、 11 メモリセルアレイ、 12 第1デコーダ、 13 第2デコーダ、 14 アドレスバッファ、 15 制御回路、 16 電圧パルス生成回路、 17 不良アドレス記憶装置、 18 アドレス制御部、 19 検出回路、 31 半導体基板、 32 CMOS層、 33 メモリセル層、 D ダイオード、 MC1,1〜MCk,m 不揮発性メモリセル、 VR 抵抗変化素子。

Claims (4)

  1. 抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと、
    前記整流素子に対して順方向となる第1のバイアスを不揮発性メモリセルの両端に印加した後に前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する制御回路と、
    前記制御回路により判定された前記不良メモリセルのアドレスを記憶する記憶部と、
    前記記憶部に記憶された前記不良メモリセルのアドレスを避けて前記メモリセルアレイ内の不揮発性メモリセルにデータを記憶するように制御するアドレス制御部と、
    を備え
    前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルのそれぞれに対して複数回行い、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと閾値回数以上判定された不揮発性メモリセルを前記不良メモリセルとして判定する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記制御回路は、前記一連の動作を前記複数の不揮発性メモリセルにおける第1の不揮発性メモリセルと第2の不揮発性メモリセルとに対して並行に行う
    ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
  3. 前記抵抗変化素子は、ZnMn、NiO、HfO、TiO、SrZrO、Pr0.7Ca0.3MnOのグループから選択される1つの材料で形成されている
    ことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
  4. 抵抗変化素子と整流素子とが直列にそれぞれ接続された複数の不揮発性メモリセルが配列されたメモリセルアレイと記憶部とを有する不揮発性半導体記憶装置の制御方法であって、
    前記整流素子に対して順方向となる第1のバイアスを前記メモリセルアレイにおける不揮発性メモリセルの両端に印加する第1の工程と、
    前記第1の工程の後に、前記整流素子に対して逆方向となる第2のバイアスを前記不揮発性メモリセルの両端に印加する第2の工程と、
    前記第2の工程の後に、データ保持特性が基準に満たない不揮発性メモリセルを不良メモリセルとして判定する第3の工程と、
    前記第3の工程で判定された前記不良メモリセルのアドレスを前記記憶部に記憶する第4の工程と、
    を備え
    前記第1の工程、前記第2の工程、及び前記第3の工程は、前記複数の不揮発性メモリセルのそれぞれに対して複数回行われ、
    前記第3の工程では、前記複数の不揮発性メモリセルのうち、データ保持特性が基準に満たないと判定された回数が閾値回数以上である不揮発性メモリセルが前記不良メモリセルとして判定される
    不揮発性半導体記憶装置の制御方法。
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