JP4901930B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
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Description
図3(a)(b)は、正常なダイオードと不良ダイオードのI−V特性を示している。図3(b)は、図3(a)の特性を対数スケールで示している。
図8は、第1の実施形態の第1の変形例を示している。図8において、図7と同一部分には同一符号を付し、異なる部分についてのみ説明する。以下の実施形態、及び変形例においても同一部分には同一符号を付している。
図9は第1の実施形態の第2の変形例を示している。
上記第1の実施形態、及び第2、第3の変形例は、書き込み動作において、ダイオードテストを実行する場合について説明した。しかし、書き込みに限らず、メモリセルの消去動作においてもダイオードが破壊されることがある。
図11は、読み出し動作にダイオードテストを適用したシーケンスを示している。読み出し動作は基本的に高い電圧をメモリセルに印加することはなく、メモリセルに大電流が流れることは少ない。このため、読み出し時にダイオードに不良が生じることは殆どないと考えられる。したがって、読み出し動作(S45)の前にのみダイオードテスト(S41)、及びテスト結果の判別ステップ(S42)を設けている。すなわち、読み出しアドレスが設定された後(S41)、ダイオードテスト及びテスト結果の判別が行われる。
図12は、第2の実施形態を示すものであり、図1に示すROMヒューズ11−1の読み出し動作がある場合を想定したパワーオンシーケンスを示している。
図13は、抵抗変化型メモリが適用されるアレイ構造を示している。抵抗変化型メモリは、前述したように電流の変化が大きい。このため、1セル当りの電流量が大きい。また、大容量化に伴うセルアクセスの高速化を図るため、1回のアクセスで多数のセルを同時にアクセスすることが必要である。したがって、チップ全体として消費電流が非常に大きくなる。しかし、近傍に位置する多数のセルをアクセスする場合と、分散している多数のセルをアクセスする場合とでは、配線の寄生抵抗による電位降下に大きな差が出る。すなわち、近傍に位置する多数のセルをアクセスする場合、アクセスセルまでの途中の配線に流れる電流が集中する。また、分散している多数のセルをアクセスする場合、アクセスセルまでの途中の配線に流れる電流が分散する。配線に流れる電流が分散する場合、配線に流れる電流が集中する場合に比べて、配線の寄生抵抗による電位降下が小さくなる。したがって、抵抗変化型メモリのアレイ構成は、電流の集中を抑制して電位降下を小さくすることが主流になると考えられる。
図15、図16は、第4の実施形態を示している。第4の実施形態は、コントローラを有する例えばメモリカードに不揮発性半導体記憶装置を適用した例を示している。
図17は、第5の実施形態を示している。第5の実施形態も第4の実施形態と同様に、コントローラを有するメモリカードの例であり、書き込み、消去、読み出しなどの基本動作の前にダイオードテストを行うときのシーケンスを示している。第4の実施形態と同様にメモリカードに限定されるものではない。
Claims (6)
- ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの1つを実行する少なくとも前又は後に前記ダイオードをテストする制御回路を具備することを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイの一部は、ROMヒューズとして使用され、前記ROMヒューズを構成するダイオードは、前記ROMヒューズの読み出し後、テストされることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記不揮発性半導体記憶装置を制御するコントローラをさらに有し、
前記コントローラは、前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの1つを実行する前に前記ダイオードをテストするためのコマンドを前記不揮発性半導体記憶装置に供給することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの1つを実行する少なくとも前又は後に前記ダイオードがテストされることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ダイオードのテストは、ダイソートテストにおいて実行されることを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
- 前記メモリセルアレイは、複数のマットに分離され、複数のマットの1つ又は全部のダイオードが一括してテストされることを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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