JP2009533789A - プログラマブルセル - Google Patents

Abstract

ＯＴＰメモリ（１００）を有する装置が開示される。ＯＴＰ装置（１００）のプログラム状態が第１のノード（１２０）とラッチ（１０２）の間に直列に接続されたヒューズ（１０６）に記憶される。プログラムモード中に、第１のノード（１２０）はプログラム電圧に電気的に接続される。読取りモード中に、第１のノード（１２０）はグランドに電気的に接続され、それによって、第１の分圧電圧がラッチの第１のノードにおいて生成される。

Description

本開示は、一般に記憶装置に関し、詳細には、プログラマブルヒューズを有する記憶装置に関する。

ワンタイムプログラマブル（ＯＴＰ）メモリが多種多様な集積回路装置に使用されている。ＯＴＰメモリは、動作中の集積回路装置およびそれらのアプリケーションに使用される情報を記憶する不揮発性メモリセルを含む。たとえば、ＯＴＰメモリは、集積回路装置のカスタマイズに使用される情報を記憶することができる。ＯＴＰメモリのこのような用途は、集積回路が所望の動作特性を満たすようにするためのトリミング、集積回路の識別、集積回路の冗長性（すなわち、メモリリペア）の付与、およびその他の用途を含む。一種のＯＴＰメモリセルは、プログラミング中に切断されるプログラマブルヒューズを内蔵する。

典型的なＯＴＰメモリセルは、ＯＴＰメモリセルをプログラムする回路、ＯＴＰメモリセルの状態を検出する回路、および集積回路装置で使用されるプログラム状態をラッチする独立した回路を実装している。しかし、独立した回路を使ってこれらの動作を実行すると、集積回路に占める面積が大きくなる可能性があり好ましくない。したがって、ＯＴＰメモリセルを改良する必要がある。

本開示の一態様に従って、プログラマブルヒューズを有するＯＴＰメモリセルを備えたワンタイムプログラマブル（ＯＴＰ）メモリを有する集積回路装置が開示される。ＯＴＰメモリセルは、ヒューズの状態をプログラムする回路、ヒューズの状態を検出する（読み取る）回路、および読み取られたヒューズの状態に応じて論理値をラッチする回路を含む。具体的な実施形態に従って、ヒューズをプログラムしその状態を読み取るために装置のノードには種々の電圧が印加される。さらに、ＯＴＰメモリセルに内蔵されたトランジスタが、ヒューズの状態の読取りと、論理値として検出された状態のラッチとの両方に使用される。その結果、ＯＴＰメモリセルは、従来のＯＴＰメモリセルよりも占有空間が小さくなる。本開示は、図１〜５を参照するとよりよく理解されよう。

図１を参照すると、ＯＴＰメモリセル１００の具体的な実施形態のブロック図が示される。ＯＴＰメモリセル１００は、ビットセル１０２、プログラミングモジュール１０４、ヒューズ１０６、および基準抵抗器１１０を含む。

ビットセル１０２は、ノード１２１によってヒューズ１０６の第１の電極と、プログラミングモジュール１０４のノード（ＯＵＴ２）とに接続される。ビットセル１０２の出力（Ｄ）から、データビットｎと表記された信号が供給される。プログラミングモジュール１０４のノード（ＯＵＴ１）は、ノード１２０によってヒューズ１０６の第２の電極と、基準抵抗器１１０の第２の電極とに接続される。ビットセル１０２は、さらに、ヒューズ読取りと表記された信号と、ラッチと表記された信号とを受け取るために他の構成部品（図示せず）に接続される。プログラミングモジュール１０４は、さらに、プログラムと表記された信号を受け取るために他の構成部品（図示せず）に接続される。

一実施形態において、ヒューズ１０６は、プログラム動作中にプログラミング電流を印加することによって変更される抵抗特性を有する多結晶シリコン構造体である。多結晶シリコン構造体はシリサイド化されうる。典型的に、ヒューズ１０６は、その抵抗がプログラムされていない状態よりもプログラムされた状態の方が高くなるようにプログラム中に変更される。プログラム電流または他の信号を印加することによって検出可能に変更されうる特性を有する他の構造体がヒューズ１０６として適切である。

動作中に、ＯＴＰメモリセル１００は、プログラムモード、読取りモード、およびラッチモードの３つの動作モードで動作可能である。プログラムモード中に、プログラム信号は、ヒューズの状態をプログラムされていない状態からプログラムされた状態に変更するためにプログラミング電流をヒューズ１０６に流すようにアサートされる。一実施形態において、プログラムされていない状態は論理値「０」に対応し、プログラムされた状態は論理値「１」に対応する。具体的な実施形態において、プログラミング電流は、プログラミングモジュール１０４からノード１２１に供給される電圧よりも大きいプログラム電圧をプログラミングモジュール１０４からノード１２０に供給することによって生成される。たとえば、ノード１２０のプログラム電圧は約３Ｖとされうるが、ノード１２１の電圧はおよそグランド電圧とされうる。ヒューズ１０６両端のプログラム電圧は、プログラム電圧にほぼ比例するプログラミング電流を生成するために、ヒューズ１０６のプログラムに必要な時間維持される。ヒューズ読取り信号は、プログラムモード中にデアサートされて、ビットセル回路をプログラム電圧から絶縁する。

読取りモード中に、プログラム信号がデアサートされ、ヒューズ読取り信号がアサートされる。一実施形態において、プログラム信号をデアサートすると、プログラミングモジュール１０４のＯＵＴ２がトライステート状態となり、それによって、ノード１２１がグランドから電気的に絶縁され、プログラミングモジュール１０４によって、グランド電圧または実質的にグランドに近い読取り電圧を受け取るようにノード１２０が電気的に接続される。アサートされているヒューズ読取り信号に応じて、Ｖｄｄとノード１２０の電圧、すなわち、グランドとの間の電圧差により、ヒューズ１０６とビットセル１０２の構成部品とを含む１組の反転部品を有する、Ｖｄｄからノード１２０までの第１の電流路が生じる。一実施形態において、Ｖｄｄは約１．２Ｖである。第１の電流路に沿って生じる電圧分圧により、ヒューズ１０６の状態に基づいてビットセル１０２内の第１のノードにおいて分圧電圧が生じる。同様の電圧分圧は、Ｖｄｄと、抵抗器１１０を含むノード１２０との間の第２の電流路に沿って生じ、その電圧分圧によりビットセル１０２の第２のノードにおいて分圧電圧が生成され、それによって、ヒューズ１０６のプログラム状態を読み取る（検出する）。ラッチモード中にラッチ信号がアサートされると、プログラム状態を表わす分圧電圧は論理レベル電圧に変換される。たとえば、ヒューズ１０６がプログラムされていない状態にある場合、ヒューズ１０６のプログラムされていない状態を表わす第１の分圧電圧は、プロググラムされた状態の場合よりも低いことになる。たとえば、ビットセル１０２の第１のノードにおける分圧電圧は、プログラムされていない状態では約０．１Ｖとなりうるが、プロググラムされた状態では約０．７Ｖとなりうる。第２の分圧電圧は、論理状態をラッチするためにビットセル１０２における第１の分圧電圧と比較されうることは理解されよう。ラッチ信号がアサートされたままである限り論理状態はラッチされたままとなり、それによって、ヒューズ１０６のプログラム状態を表わす論理値がビットセル１０２の出力Ｄで常に得られる。ビットセル１０２には、ヒューズ１０６を読み取るために論理値のラッチに使用されるものと同じ構成部品の一部が使用される。この同じ構成部品の一部はヒューズの読取りと論理値のラッチとに使用されるので、ＯＴＰメモリセル１００のサイズは他のＯＴＰメモリセルよりも縮小されうる。

図２はＯＴＰメモリセル１００の具体的な実施形態を示す。図２にさらに詳しく示されるビットセル１０２は、第１の電流電極、ヒューズ１０６の第１の電極に接続された第２の電流電極、およびヒューズ読取り信号を受け取るように接続された制御電極を有するパスゲート２０２と、第１の電流電極、抵抗器１１０の第１の電極に接続された第２の電流電極、およびヒューズ読取り信号を受け取るように接続された制御電極を有するパスゲート２０４と、パスゲート２０２の第１の電流電極に接続された第１の入力、パスゲート２０４の第１の電流電極に接続された第２の入力、およびラッチ信号を受け取るために接続された制御入力を有するラッチ２０９とを含む。

図２のラッチ２０９は、インバータ２０３と交差接続されたインバータ２０１と、トランジスタ２１４とを有する。インバータ２０１は、Ｖｄｄに接続された第１の電流電極、パスゲート２０２の第１の電流電極に接続された第２の電流電極、およびパスゲート２０４の第１の電流電極に接続された制御ゲートを有するトランジスタ２０６と、トランジスタ２０６の第２の電流電極に接続された第１の電流電極、第２の電流電極、およびトランジスタ２０６の制御電極に接続された制御電極を有するトランジスタ２１０とを含む。インバータ２０３は、Ｖｄｄに接続された第１の電流電極、トランジスタ２０６の制御ゲートに接続された第２の電流電極、およびトランジスタ２０６の第２の電流電極に接続された制御ゲートを有するトランジスタ２４６と、トランジスタ２４６の第２の電流電極に接続された第１の電流電極、トランジスタ２１０の第２の電流電極に接続された第２の電流電極、およびトランジスタ２４６の制御電極に接続された制御電極を有するトランジスタ２５２とを含む。トランジスタ２１４は、トランジスタ２１０の第２の電流電極に接続された第１の電流電極、グランドに接続された第２の電流電極、およびラッチ信号を受け取るための制御電極を有する。

パスゲート２０２とパスゲート２０４のゲート電極は、同様のラッチ２０９の導電型のトランジスタのゲート電極よりも厚いものとして示されており、これは、パスゲート２０２とパスゲート２０４が、厚いゲート電極で描かれていない図２の他のトランジスタに比べて厚いゲート誘電体を有することを示すためであることに留意されたい。より厚い誘電体を有するトランジスタには、パスゲート２０２とパスゲート２０４のゲート誘電体よりも薄いゲート誘電体を有する通常のトランジスタであるラッチ２０９のトランジスタの最大ゲート電圧よりも大きい最大ゲート電圧が印加されうる。

図２のプログラミングモジュール１０４は、ヒューズ１０６の第１の電極に接続された第１の電流電極、グランドに接続された第２の電流電極、およびプログラム信号を受け取るために接続された制御電極を有するトランジスタ２１２と、グランドに接続された第１の選択可能な電流電極、プログラミング電圧基準（ＶＰＧＭ）に接続された第２の選択可能な電流電極、ノード１２０に接続された固定電流電極、およびプログラム信号を受け取るように接続された制御電極を有するスイッチ２１１とを含む。

抵抗器１１０はビットセル１０２に基準抵抗を提供する。一実施形態において、抵抗器１１０は、直列接続された、ヒューズ１０６と類似のプログラムされていない複数のヒューズを含み、それによって、単一ヒューズ１０６の抵抗の整数倍の抵抗を有する。

プログラムモード中に、ヒューズ読取り信号がデアサートされ、プログラム信号がアサートされる。ヒューズ読取り信号がデアサートされると、パスゲート２０２とパスゲート２０４がディセーブルされ、それによって、ラッチ２０９に流れる電流が阻止され、ラッチ２０９のトランジスタがノード１２０におけるＶｄｄよりも高いプログラミング電圧から絶縁される。プログラム信号がアサートされると、ヒューズ１０６の第１の電極は厚いゲート誘電体を有するトランジスタ２１２を介してグランドに電気的に接続されるが、ヒューズ１０６の第２の電極はスイッチ２１１を介してノード１２０のプログラム電圧Ｖ_ＰＧＭに接続される。スイッチ２１１は典型的に厚いゲート誘電体を有するトランジスタを含むことに留意されたい。トランジスタ２１２とスイッチ２１１がイネーブルされると、プログラム電流がヒューズ１０６を流れることになる。

読取りモード中に、プログラム信号はデアサートされる。これによって、トランジスタ２１２はディセーブルされてノード１２１はグランドから電気的に絶縁され、ノード１２０をグランドに電気的に接続するようにスイッチ２１１が制御される。トランジスタ２１２がディセーブルされると、ノード１２１はグランドから電気的に絶縁される。ヒューズ読取り信号は、アサートされて、パスゲート２０２とパスゲート２０４をイネーブルし、ヒューズ１０６の状態の読取りが可能になる。Ｖｄｄノードとノード１２０との間の電圧はＯＴＰメモリセル１００の第１の電流路に沿った構成部品の間で分圧されるので、ヒューズ１０６の読取りが行なわれる。その結果、全電圧降下の一部がトランジスタ２０６、パスゲート２０２、およびヒューズ１０６の各々の両端で生じることになる。こうして、ラッチ２０９の記憶ノードであるノード２２０で第１の分圧電圧が得られる。Ｖｄｄノードとノード１２０との間の電圧は、トランジスタ２４６、パスゲート２０４、および基準抵抗器１１０を含む第２の電流路に沿って同様に分圧され、ラッチ２０９の第２の記憶ノードであるノード２２２で第２の分圧電圧が得られる。一実施形態において、ヒューズ１０６がプログラムされていないとき、ノード２２０の分圧電圧は約０．１Ｖで、ノード２２２の分圧電圧は約０．３Ｖである。ヒューズ１０６がプログラムされているとき、ノード２２０の分圧電圧は約０．７Ｖで、ノード２２２の分圧電圧は約０．１Ｖである。ヒューズ１０６がプログラムされていないとき、ノード２２２の分圧電圧は、ラッチされることになる電圧よりも実質的に小さいことに留意されたい。ラッチされることになる電圧よりも実質的に小さいノード２２２の電圧は、Ｖｄｄの９０％よりも小さいノード２２２の電圧を含むことになる。図示された実施形態において、ノード２２２の分圧電圧はＶｄｄの１／２よりも小さい。たとえば、ノード２２２の分圧電圧は、約０．３Ｖであり、１．２Ｖでラッチされることになる。それゆえ、この実施形態において、ノード２２２の分圧電圧信号は、ラッチされることになる論理信号の電圧の約１／４の電圧である。

ラッチモード中に、ラッチ信号はアサートされ、ヒューズ読取り信号はデアサートされる。この結果、一実施形態において、パスゲート２０２とパスゲート２０４がディセーブルされる直前にトランジスタ２１４はイネーブルされることになる。ラッチゲート２１４をイネーブルしてパスゲートをディセーブルすると、ノード２２０の分圧電圧がノード２２２の分圧電圧よりも大きいとき、ノード２２０とノード２２２の分圧電圧はＶｄｄとグランドにそれぞれ遷移し、あるいは、ノード２２０の分圧電圧がノード２２２の分圧電圧よりも小さいときノード２２０とノード２２２の分圧電圧はグランドとＶｄｄにそれぞれ遷移することになる。これらの論理値は、ラッチ信号がイネーブルされている限りラッチされたままである。バッファ２３０はノード２２０および２２２の少なくとも一方に接続された入力を有し、メモリセル１００からヒューズの状態を表わす論理信号（ＤＡＴＡ ＢＩＴｎ）を供給する。

メモリセル１００は、ラッチ２０９の一部がヒューズ１０６の状態検出とヒューズ１０６の状態表示のラッチとに使用され、それによって、プログラマブルヒューズを使用している他のメモリセル具体例における使用部品数を削減するという点で効率の良い具体例である。

図３は、図１と図２に記載されたプログラミングモジュール１０４の代りに使用されうるプログラミングモジュール３０４の他の具体例を示す。図３には、図２のトランジスタ２１２とスイッチ２１１が示されるが、図２に記載されたプログラミングモジュール１０４とは接続が異なる。具体的には、スイッチ２１１は列選択と表記された制御信号によって制御されるＣＯＬ＿ＳＥＬと表記された制御電極を有し、トランジスタ２１２は行選択と表記された制御信号によって制御されるＲＯＷ＿ＳＥＬと表記された制御電極を有する。動作中に、プログラミングモジュール３０４を有するＯＴＰメモリセルに関連するヒューズは、トランジスタ２１２とスイッチ２１１との両方が行選択信号と列選択信号とをアサートすることによってイネーブルされるときにのみプログラムされることになる。図４に示されるＯＴＰメモリバンク３００のＯＴＰメモリセル３３３は、行選択信号と列選択信号とを備えており、それゆえ、図３に示されるようなプログラミングモジュール３０４を有するＯＴＰメモリセルを利用することができる。

図４を参照すると、ＯＴＰメモリバンク３００が示される。ＯＴＰメモリバンク３００は、ラッチコントローラ３０２、行デコーダ３０４、列デコーダ３０６、第１の組のレベルシフタ３１０、第２の組のレベルシフタ３０８、およびＯＴＰメモリセル３３３のアレイを含む。

プログラムモード中に、プログラムイネーブル信号がアサートされ、ラッチイネーブル信号がデアサートされ、特定のＯＴＰメモリセル３３３がプログラムアドレス信号の値によって識別される。特定のＯＴＰメモリセル３３３は、その行イネーブル信号（ＲＯＷ＿ＥＮ）とその列イネーブル信号（ＣＯＬ＿ＥＮ）の両方がデコードされているアドレス（プログラムアドレス）に応じてアサートされるときプログラミングのために選択される。アサートされた行イネーブル信号によって、第１の組のレベルシフタ３１０の対応する１つが、アサートされた制御信号を、選択された行の各ＯＴＰメモリセル３３３に対して供給する。第１の組のレベルシフタは、前述のような厚い誘電体ゲートを有するトランジスタを駆動できる電圧を供給するように使用されることに留意されたい。アサートされた行イネーブル信号によって、選択された行の各ＯＴＰメモリセル３３３のトランジスタ２１２がイネーブルされることになり、それによって、各対応するプログラマブルヒューズ１０６の１つの電極がグランドに電気的に接続される。アサートされた列イネーブル信号によって、第２の組のレベルシフタ３０８の対応する１つが、アサートされた制御信号を、選択された行における１つのＯＴＰメモリセル３３３を含む選択された列の各ＯＴＰメモリセル３３３に対して供給することになる。アサートされた列イネーブル信号を受け取る各ＯＴＰメモリセル３３３は、そのスイッチ２１１をイネーブルして、その対応するノード１２０をプログラミング電圧に接続する。こうして、選択されたＯＴＰメモリセル３３３のヒューズ１０６にはプログラミング電流が流れる。選択されない行にある選択された列の各ＯＴＰメモリセル３３３は、その対応するトランジスタ２１２がオフのままであるため、プログラミング電流を生成することが禁止される。デアサートされた列イネーブル信号を受け取る、選択された行のＯＴＰメモリセル３３３は、それらのノード１２０をグランドに保ち、それによって、プログラマブルヒューズがプログラムされることを阻止する。

ラッチコントローラ３０２は、デアサートされているプログラムイネーブル信号とアサートされているラッチイネーブルとに応じてＯＴＰメモリバンク３００における読取りモードとラッチモードの両方を実行しうる。一実施形態において、各ＯＴＰメモリセル３３３は読み取られ、そのデータは共通の一組の制御信号によってラッチされる。たとえば、プログラムイネーブル信号がデアサートされているときイネーブルされていることに対応して、ラッチコントローラ３０２は、各ＯＴＰメモリセル３３３においてヒューズ読取り信号を同時にアサートして、各ＯＴＰメモリセル３３３がその対応するヒューズの状態を検出できるようにする。ヒューズ読取り信号をデアサートする前に、ラッチコントローラ３０２は、各ＯＴＰメモリセル３３３においてラッチ信号を同時にアサートし、本明細書で前述されたように、その検出された状態に対応する各ＯＴＰメモリセル３３３における論理値をラッチすることができる。図４の各ＯＴＰメモリセル３３３のラッチされた論理値は、典型的にデータプロセッサを含むＯＴＰメモリバンク３００を含む装置に供給される。

図５は、動作マージンの評価とデバッグに使用されうる、厚いゲート誘電体を有するＮＭＯＳトランジスタ５１０および５１２が追加された図２のＯＴＰメモリセルと同様の実施形態を示す。トランジスタ５１０は、抵抗器１１０の第１の電流電極に接続された第１の電流電極、グランドに接続された第２の電流電極、およびテスト１と表記された信号を受け取るように接続された制御電極を有する。トランジスタ５１２は、ヒューズ１０６の第１の電流電極に接続された第１の電流電極、グランドに接続された第２の電流電極、およびテスト２と表記された信号を受け取るように接続された制御電極を有する。動作中に、トランジスタ５１０とトランジスタ５１２は、テスト１信号とテスト２信号によってそれぞれバイアスされて、可能性のある動作条件をシミュレートする各種電圧をドレインにおいて生成する。さらに、図５のＯＴＰメモリセルは、抵抗器１１０がグランドに接続されている点で図２のＯＴＰメモリセルとは異なる。

本開示では様々な態様を明らかにする。第１の態様において、方法は、プログラムモード中に第１のノードのプログラム電圧を受け取るステップと読取りモード中に第１のノードの読取り電圧を受け取るステップとを含み、読取り電圧はプログラム電圧と異なる。方法は、読取りモード中に第１のノードと、ビットセルの第１のトランジスタの第１の電流電極との間の第１の電圧を分圧して第２のノードにおいて第１の分圧電圧を生成するステップをさらに含み、第１の電流電極と第１のトランジスタの第２の電流電極とは電圧基準ノードと第２のノードの間に直列に接続され、プログラマブルヒューズが第１のノードと第２のノードの間に直列に接続されている。

具体的な一態様は、第１の分圧電圧に基づいて第１のトランジスタの第２の電流電極でラッチされる第１の論理値をさらに含む。より具体的な態様は、読取りモード中に第１のノードと、ビットセルの第２のトランジスタの第１の電流電極との間の第２の電圧を分圧して第３のノードにおいて第２の分圧電圧を生成するステップをさらに含み、第２のトランジスタの第１の電流電極と第２の電流電極は電圧基準ノードと第３のノードとの間に直列に接続され、基準抵抗が第１のノードと第３のノードとの間に直列に接続される。さらに具体的な態様は、第２の分圧電圧に基づいて第２のトランジスタの第２の電流電極における第２の論理値をラッチするステップを含み、第１の論理値と第２の論理値は相補値である。第２の分圧電圧は第２の論理値の電圧よりも実質的に小さくすることができる。

別の具体的な実施態様において、読取りモード中に、第２の電圧が、第１のノードと、ビットセルの第２のトランジスタの第１の電流電極との間で分圧されて第３のノードにおいて第２の分圧電圧を生成し、第２のトランジスタの第１の電流電極と第２の電流電極が電圧基準ノードと第３のノードとの間に直列に接続され、基準抵抗が第１のノードと第３のノードの間に直列に接続されている。基準抵抗は、プログラマブルヒューズの抵抗のほぼ整数倍とすることができる。より具体的な態様は、第１の電圧を分圧するステップを含み、第１の電圧は第１のトランジスタ両端の第１の電圧の第１の部分、プログラマブルヒューズ両端の第１の電圧の第２の部分、および第１のパスゲート両端の第１の電圧の第３の部分を提供するステップを備えており、第１のパスゲートの第１の電流電極と第１のパスゲートの第２の電流電極とは第２のノードとプログラマブルヒューズの第１の電極との間に直列に接続される。さらにより具体的な態様において、第１のトランジスタ両端の第１の電圧の第１の部分、プログラマブルヒューズ両端の第１の電圧の第２の部分、および第１のパスゲート両端の第１の電圧の第３の部分の和は、第１の電圧に実質的に等しい。別のさらにより具体的な態様において、第２の電圧を分圧するステップは、第２のトランジスタ両端の第２の電圧の第１の部分、基準抵抗両端の第２の電圧の第２の部分、および第２のパスゲート両端の第２の電圧の第３の部分を提供するステップを備えており、第２のパスゲートの第１の電流電極と第２のパスゲートの第２の電流電極とは第３のノードと基準抵抗の第１の電極との間に直列に接続される。さらに別の具体的な態様において、第２のトランジスタ両端の第１の電圧の第１の部分、基準抵抗両端の第１の電圧の第２の部分、および第２のパスゲート両端の第１の電圧の第３の部分の和は、第２の電圧に実質的に等しい。

読取りモード中に、第１の電圧を分圧して第３のノードにおいて第２の分圧電圧を生成する別の具体的な態様において、ビットセルの第２のトランジスタの第１の電流電極と第２の電流電極は、第１のトランジスタの第３のノードと第１の電流電極との間に直列に接続され、基準抵抗が第１のノードと第３のノードとの間に直列に接続される。

プログラムモード中に、プログラマブルヒューズにプログラム電流を供給することによってプログラマブルヒューズをプログラムする別の具体的な態様において、プログラム電流はプログラム電圧にほぼ比例する。より具体的な態様において、プログラムするステップは、プログラム電流をプログラマブルヒューズに供給するとき第２のノードを第１のノードから電気的に絶縁するステップをさらに備える。さらに別の具体的な態様において、電気的に絶縁するステップは第２のノードを第１のノードからパスゲートを介して電気的に絶縁するステップを備える。さらに別の具体的な態様において、パスゲートのトランジスタは、ビットセルの第２のトランジスタの第２の最大ゲート電圧よりも大きい第１の最大ゲート電圧を備えており、第２のトランジスタとパスゲートのトランジスタは共通の導電型である。

先に開示された対象は、例示的であって限定的ではないと考えられるべきであり、添付の特許請求の範囲は、本発明の正確な主旨と範囲に含まれるこのような修正、拡張および他の実施形態をすべてカバーすることを意図されている。それゆえ、本開示は具体的な実施形態に関連して説明されている。しかし、特許請求の範囲に記述されたような本開示の範囲から逸脱することなく様々な修正と変更がなされうることは理解されよう。たとえば、ラッチモード中に、読取りデータはヒューズ読取り信号のデアサートと同時に、またはデアサート前にラッチ信号をアサートすることによってラッチされることが可能であり、ＯＴＰメモリセルの行を個別にラッチするＯＴＰメモリバンクのように複数のＯＴＰメモリセルを同時にプログラムしうるＯＴＰメモリバンクが想定され、論理ゲートの入力を行と列の選択信号に接続し、論理ゲートの出力をトランジスタ２１２のゲートに接続するなどして行と列が選択可能なＯＴＰメモリセルを実現する他の方法が予想され、パスゲートという表現は１つまたは複数のトランジスタを有するスイッチを一般に指す専門用語であると理解されるが、本明細書に開示されるパスゲートは単一トランジスタであるものとして示され、開示された電圧以外の電圧が予想される。したがって、明細書および図は限定的な意味ではなく例示的な意味であると考えられるべきであり、すべてのこうした修正は本開示の範囲内に含まれるものである。

利益、他の長所、および問題の解決法を具体的な実施形態に関してこれまで説明してきた。しかし、利益、長所、問題の解決法、および利益、長所、あるいは解決法を生じせしめるかまたは顕著ならしめる可能性のある要素が一部または全部の特許請求の範囲の重要な、必須の、あるいは基本的な特徴または要素であると解釈されるべきではない。したがって、本開示は、本明細書に記述された具体的な形式に限定されるものではなく、逆に、本開示の主旨および範囲に当然含まれうるような代替法、修正形態、および均等物を網羅するものである。

ＯＴＰメモリセルに関係する集積回路装置の複数部分を示す具体的な実施形態のブロック図である。 図１のＯＴＰメモリセルの複数部分をさらに詳しく示すブロック図である。 図１のＯＴＰメモリセルのブロック図の一部分の別の実施形態をさらに詳しく示すブロック図である。 ＯＴＰメモリセルのアレイを有する集積回路装置の一部分の具体的な実施形態のブロック図である。 テスト機能が追加された図２のブロック図を示す。

Claims (20)

1. 方法であって、
   プログラムモード中に第１のノードにおいてプログラム電圧を受け取るステップと、
   読取りモード中に前記第１のノードにおいて前記プログラム電圧とは異なる読取り電圧を受け取るステップと、
   前記読取りモード中に、前記第１のノードと、ビットセルの第１のトランジスタの第１の電流電極との間の第１の電圧を分圧して第２のノードにおいて第１の分圧電圧を生成するステップとを備え、前記第１のトランジスタの前記第１の電流電極と第２の電流電極とは、電圧基準ノードと前記第２のノードの間に直列に接続され、プログラマブルヒューズが前記第１のノードと前記第２のノードとの間に直列に接続されている、方法。
2. 前記第１の分圧電圧に基づいて前記第１のトランジスタの前記第２の電流電極における第１の論理値をラッチするステップをさらに備える、請求項１に記載の方法。
3. 前記読取りモード中に、前記第１のノードと、前記ビットセルの第２のトランジスタの第１の電流電極との間の第２の電圧を分圧して第３のノードにおいて第２の分圧電圧を生成するステップをさらに備え、前記第２のトランジスタの前記第１の電流電極と第２の電流電極とは前記電圧基準ノードと前記第３のノードとの間に直列に接続され、基準抵抗が前記第１のノードと前記第３のノードの間に直列に接続されている、請求項２に記載の方法。
4. 前記第２の分圧電圧に基づいて前記第２のトランジスタの前記第２の電流電極における第２の論理値をラッチするステップをさらに備え、前記第１の論理値と前記第２の論理値は相補値である、請求項３に記載の方法。
5. 前記第２の分圧電圧は前記第２の論理値の電圧よりも実質的に小さい、請求項４に記載の方法。
6. 前記読取りモード中に、前記第１のノードと、前記ビットセルの第２のトランジスタの第１の電流電極との間の第２の電圧を分圧して第３のノードにおいて第２の分圧電圧を生成するステップをさらに備え、前記第２のトランジスタの前記第１の電流電極と第２の電流電極とは前記電圧基準ノードと前記第３のノードの間に直列に接続され、基準抵抗が前記第１のノードと前記第３のノードの間に直列に接続されている、請求項１に記載の方法。
7. 前記第１の電圧を分圧するステップは前記第１のトランジスタ両端の前記第１の電圧の第１の部分、前記プログラマブルヒューズ両端の前記第１の電圧の第２の部分、および第１のパスゲート両端の前記第１の電圧の第３の部分を提供するステップを備え、前記第１のパスゲートの第１の電流電極と前記第１のパスゲートの第２の電流電極とは、前記第２のノードと、前記プログラマブルヒューズの第１の電極との間に直列に接続され、前記第１のトランジスタ両端の前記第１の電圧の前記第１の部分、前記プログラマブルヒューズ両端の前記第１の電圧の第２の部分、および前記第１のパスゲート両端の前記第１の電圧の前記第３の部分の和は、前記第１の電圧に実質的に等しい、請求項６に記載の方法。
8. 前記読取りモード中に、前記第１の電圧を分圧して第３のノードにおいて第２の分圧電圧を生成するステップをさらに備え、前記ビットセルの第２のトランジスタの第１の電流電極と第２の電流電極とは、前記第３のノードと、前記第１のトランジスタの前記第１の電流電極との間に直列に接続され、基準抵抗が前記第１のノードと前記第３のノードとの間に直列に接続されている、請求項１に記載の方法。
9. 前記プログラムモード中に、前記プログラマブルヒューズにプログラム電流を供給することによって前記プログラマブルヒューズをプログラムするステップをさらに備え、前記プログラム電流は前記プログラム電圧にほぼ比例する、請求項１に記載の方法。
10. 前記プログラムするステップは前記プログラム電流を前記プログラマブルヒューズに供給するとき前記第２のノードを前記第１のノードから電気的に絶縁するステップをさらに備える、請求項９に記載の方法。
11. 前記電気的に絶縁するステップは前記第２のノードを前記第１のノードからパスゲートを介して電気的に絶縁するステップを備える、請求項１０に記載の方法。
12. 前記パスゲートのトランジスタが前記ビットセルの第２のトランジスタの第２の最大ゲート電圧よりも大きい第１の最大ゲート電圧を備え、前記第２のトランジスタと前記パスゲートの前記トランジスタとは共通の導電型である、請求項１１に記載の方法。
13. 前記読取り電圧はグランドにほぼ等しい、請求項１に記載の方法。
14. 装置であって、
    ビットセルであって、
    第１の電流電極と、第２の電流電極と、制御電極とを備える第１のトランジスタを備え、前記第２の電流電極のデータをラッチするように動作するラッチング装置と、
    前記第１のトランジスタの前記第２の電流電極に接続された第１の電流電極、第２の電流電極、および制御電極を備えるパスゲートと、
    を備えるビットセルと、
    前記パスゲートの前記第２の電極に接続された第１の電極と、第２の電極とを備えるプログラマブルヒューズと、
    電圧基準ノードに接続された第１の電極、前記プログラマブルヒューズの前記第１の電極に接続された第２の電極、および制御電極を備え、前記プログラマブルヒューズをプログラムするようにイネーブルされる第２のトランジスタと、
    前記プログラマブルヒューズをプログラムするときに前記電圧基準ノードの電圧に比例する第１の電圧を供給し、前記ヒューズの状態を読み取るときに前記電圧基準ノードの電圧に比例する第２の電圧を供給するために、前記プログラマブルヒューズの前記第２の電極に接続された第１の出力を備えた第１の制御モジュールと、
    を備える装置。
15. 前記プログラマブルヒューズのプログラム状態を判定するときに前記パスゲートをアクティブにし、前記プログラマブルヒューズをプログラムするときに前記パスゲートを非アクティブにするために、前記パスゲートの前記制御電極に接続された第１の出力を備える第２の制御モジュールをさらに備える、請求項１４に記載の装置。
16. 前記ラッチング装置は前記第１のトランジスタの前記第２の電極に接続された第１の電極を備える第２のトランジスタを備え、前記第２のトランジスタと前記パスゲートのトランジスタは共通の導電型を有し、前記パスゲートの前記トランジスタのゲート誘電体は前記第２のトランジスタのゲート誘電体よりも実質的に厚い、請求項１４に記載の装置。
17. 前記ビットセルは、
    前記第１のトランジスタの前記制御ゲートに接続された第１の電流電極、第２の電流電極、および前記パスゲートの前記制御ゲートに接続された制御ゲートを備える第２のパスゲートと、
    前記第２のパスゲートの前記第２の電極に接続された第１の電極、および第２の電極を備える抵抗器と、
    をさらに備える、請求項１４に記載の装置。
18. 前記抵抗器の前記第２の電極は前記プログラマブルヒューズの前記第２の電極にさらに接続される、請求項１７に記載の装置。
19. 前記ラッチング装置は、
    前記第１のトランジスタの前記第２の電流電極に接続された第１の電流電極、第２の電流電極、および前記第１のトランジスタの前記制御電極に接続された制御電極を備える第３のトランジスタと、
    前記第３のトランジスタの第２の電極に接続された第１の電流電極、第２の電極、および前記第１のトランジスタの前記第２の電流電極のデータをラッチする信号を受け取るように接続された制御電極を備える第４のトランジスタと、
    をさらに備える、請求項１４に記載の装置。
20. 前記ビットセルはメモリアレイの複数のビットセルの１つであり、前記メモリアレイの各ビットセルは対応するプログラマブルヒューズを備える、請求項１４に記載の装置。

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