JP2005149548A - 半導体集積回路 - Google Patents

Abstract

【課題】外部からモニター端子を介したノイズの影響を受けにくく、かつモニター端子数を減少できる半導体集積回路を提供する。
【解決手段】複数ビット単位のデータを保持するとともに前記複数ビット単位のデータを出力するための複数のノードを有するデータ保持回路を備え、前記複数のノードの状態をモニターすることが可能な半導体集積回路において、前記複数のノードの状態をモニターするためのテスト信号が入力されるテスト端子と、前記テスト信号に基づいて、前記複数のノードのうちの少なくとも１つのノードを選択するとともに、前記少なくとも１つのノードの状態を合成してモニター信号として出力するノード選択回路と、前記テスト信号に基づいて、前記モニター信号を出力するスイッチ回路と、前記スイッチ回路から出力される前記モニター信号を外部に出力するモニター端子とを備える。
【選択図】 図１

Description

本発明は、半導体集積回路に関する。

近年、フラッシュメモリを搭載した１チップのフラッシュメモリ搭載マイコン（以下フラシュマイコンと称す）が提案されている（例えば、特許文献１参照）。こうしたフラッシュマイコンでは、出荷前テストなどにおいて、チップ内部に搭載したフラッシュメモリに関するデータリテンション（Ｄａｔａ Ｒｅｔｅｎｓｉｏｎ）特性やリードディスターブ（Ｒｅａｄ Ｄｉｓｔｕｒｂ）特性などを評価することが行われている。そのため、従来のフラッシュマイコンは、フラッシュメモリにおける各メモリセルの内部状態（メモリセルの電流値や電圧値、フローティングゲートの蓄積電荷等）について、外部でモニターするためのモニター端子を備えている。

図４には、従来のフラッシュマイコン３００の構成を示している。従来のフラッシュマイコン３００は、複数のフラッシュメモリセルを備えたメモリセルアレイ４０における各メモリセルの状態をモニターすべき複数のアナログノードＡＮ（１〜ｎ）と同じ数だけのモニター端子１３を備えている。

またフラッシュマイコン３００は、メモリセルアレイ４０の状態を読み出すモードである“テストモード”を設定するためのテスト信号を入力するＴＳＴ端子１４端子を備えている。テスト信号がＴＳＴ端子１４に入力されると、スイッチング素子６０（例えばＮチャンネル型ＭＯＳトランジスタ）が導通する。そして各アナログノードＡＮの値がモニター端子１３を介し外部に出力されることにより、メモリセルの内部状態がモニターされる。

モニター端子１３は、“テストモード”以外の場合すなわちスイッチング素子６０が非導通の場合（“通常モード”と称する）にはユーザー端子やデータ出力端子として兼用してもよい。同図では、モニター端子１３について、センスアンプ７０を介してメモリセルアレイ４０から読み出したデジタル信号を出力するユーザー端子と兼用させた例が示されている。
特開平５−６６２４９号公報

ところで、従来のフラッシュマイコン３００では、モニター端子１３に対して例えば負の電圧レベルが大きいスパイク状のノイズが印加された場合、スイッチング素子６０が非導通の状態（すなわちＴＳＴ端子にテスト信号が入力されず、“通常モード”である）にあるにも関わらず、ノイズの影響を受けることがある。この場合、外部からモニター端子１３及びスイッチング素子６０を介して当該ノイズがフラッシュマイコン３００内部に混入してしまうことになる。その結果、当該ノイズによって、フラッシュマイコン３００内部にあるメモリセルアレイ４０や、メモリセルアレイ４０の周辺に設けられた周辺回路の誤動作や故障を招く恐れがある。

また、 従来のフラッシュマイコン３００では、１つのモニター端子１３に対して１つのスイッチング素子６０が対応している。このため、モニター端子１３の数分、外部からノイズが混入される機会が増えることになる。よって、従来のフラッシュマイコン３００では、モニター端子１３を介して外部からノイズの影響を受けやすいという問題点があった。

本発明は、外部からモニター端子を介したノイズの影響を受けにくく、かつモニター端子数を減少できる半導体集積回路を提供することを目的とする。

本発明に係る主たる発明は、複数ビット単位のデータを保持するとともに前記複数ビット単位のデータを出力するための複数のノードを有するデータ保持回路を備え、前記複数のノードの状態をモニターすることが可能な半導体集積回路において、前記複数のノードの状態をモニターするためのテスト信号が入力されるテスト端子と、前記テスト信号に基づいて、前記複数のノードのうちの少なくとも１つのノードを選択するとともに、前記少なくとも１つのノードの状態を合成してモニター信号として出力するノード選択回路と、前記テスト信号に基づいて、前記モニター信号を出力するスイッチ回路と、前記スイッチ回路から出力される前記モニター信号を外部に出力するモニター端子とを備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。

本発明によれば、外部からのモニター端子を介したノイズの影響を受けにくく、かつモニター端子数を減少できる半導体集積回路を提供することができる。

＜システム構成＞
図１には、本発明の実施形態に係る１チップのフラッシュマイコン（『半導体集積回路』）１００と、外部装置（ＲＯＭライター、テスターなど）２００とによって構成されたシステムを示している。

まず、フラッシュマイコン１００は、データ端子１１と、クロック端子１２と、ＴＳＴ端子（『テスト端子』）１４と、モニター端子１５と、を有している。
データ端子１１には、メモリセルアレイ４０に書き込み又は読み出しを行うためのアドレスデータや書き込みデータ等のデータＤＡＴＡが外部装置２００から入力される。
クロック端子１２には、クロック信号ＣＬＫが外部装置２００から入力される。フラッシュマイコン１００は、クロック信号ＣＬＫに同期してデータＤＡＴＡが入力されることによって適宜のデータ処理を行う。

ＴＳＴ端子１４には、テスト信号が外部装置２００から入力される。テスト信号とはモニター端子１５からメモリセルアレイ４０のノードの状態を読み出すモードである“テストモード”を設定するための信号である。“テストモード”以外の場合は“通常モード”となっておりモニターは行われない。“テストモード”及び“通常モード”は、ＴＳＴ端子１４に入力されるテスト信号に基づいて切り替えられる。例えばフラッシュマイコン１００は、テスト信号が“ＨＩＧＨ”レベルのときは“テストモード”となり、“ＬＯＷ”レベルのときは“通常モード”となる。

モニター端子１５には、後述のアナログノードＡＮ（１〜ｎ）の状態を示すモニター信号が出力される。なお、図１においてモニター端子１５は、所定のユーザー端子と兼用させずに単独で使用しているが、出力選択が可能な回路を設けることにより“通常モード”の際に、ユーザー端子や他のデータ出力端子と兼用出来るようにしてもよい。

また、フラッシュマイコン１００は、シリアルパラレル変換部１０と、アドレスラッチ部２０と、アドレスデコーダ部８０と、データラッチ部（『データラッチ回路』）３０と、メモリセルアレイ４０と、ビットセレクタ部（『ノード選択回路』）５０と、スイッチング素子（請求項１及び７に記載の『スイッチ回路』）６１とを有している。シリアルパラレル変換部１０は、例えばｎビットのシフトレジスタであり、ｎビットのシリアルデータをクロックに同期して入力する。そしてｎビットのシリアルデータが保持された後シリアルパラレル変換部１０は、適宜のラッチタイミングにてパラレル出力を行う。

アドレスラッチ部２０は、シリアルパラレル変換部１０から出力されたメモリセルのアドレスデータを保持する。そして、アドレスラッチ部２０は、保持しておいたアドレスデータをメモリセルアレイ４０の周辺回路として設けられたアドレスデコーダ部８０に対して出力する。この結果、当該アドレスデコーダ部８０によって、書き込み動作や読み出し動作の対象となるメモリセルが選択される。

データラッチ部３０は、シリアルパラレル変換部１０から出力された、メモリセルに書き込みを行うための書き込みデータを保持する。この保持しておいた書き込みデータによって、メモリセルアレイ４０の周辺回路として設けられた高電圧発生回路（不図示）が制御されて、書き込み対象となるメモリセルへのデータの書き込みが行われる。また、データラッチ部３０に保持されたパラレルデータは、ラッチデータＴＤとしてビットセレクタ部５０に出力される。

メモリセルアレイ４０（『データ保持回路』）は、図２に示すように、ＮＡＮＤ型フラッシュメモリを採用することができ、１ビットのデータを格納するメモリセル４１ａがメモリセルアレイ４０の記憶容量の分複数配設されている。またこのビット単位のメモリセル４１ａを選択するためのトランジスタ４１ｂがデータ線毎に配設されている
この構成によりメモリセルアレイ４０は複数ビット単位のデータを保持することが出来る。またメモリセルアレイ４０には保持された複数ビット単位のデータを出力するため複数のアナログノードＡＮが接続されており、１本のアナログノードＡＮに対して複数のデータ線が接続されている。

なお、メモリセルアレイ４０は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型フラッシュメモリや、その他の不揮発性メモリとしてもよい。また、メモリセルは、多値ビットのデータを格納するメモリセルでもよい。

メモリセル４１ａは、半導体基板とゲート電極との間に絶縁膜を介してフローティングゲートを形成しており、このフローティングゲートへの電荷注入の有無によって“０”又は“１”のビット情報が記憶できる。なお、メモリセル４１ａの一方の端子（ソース電極）は接地されており、他方の端子（ドレイン電極）は選択トランジスタ４１ｂの一方の端子（ソース電極）と接続されている。また、メモリセル４１ａのゲート電極には、当該メモリセル４１ａへの書き込み動作や読み出し動作などを可能とするためのワード線が接続されている。メモリセルの読み出しにおいては、選択されたメモリセルのビット情報が、データ線を搬送経路として出力される。

選択トランジスタ４１ｂは、例えばＮチャンネル型ＭＯＳトランジスタによって形成される。なお、選択トランジスタ４１ｂは、Ｐチャンネル型ＭＯＳトランジスタでもよい。この選択トランジスタ４１ｂの一方の端子（ソース電極）は、前述したとおり、メモリセル４１ａの他方の端子（ドレイン電極）と接続されており、他方の端子（ソース電極）はデータ線を介してアナログノードＡＮと接続されている。なお、アナログノードＡＮは、モニターのためにデータ線上に配設されたノードである。アナログノードＡＮと接続されたメモリセルの状態を示すモニター信号がモニター端子１５を介して外部装置２００に出力されることによって、メモリセル内部状態がモニターされる。また、選択トランジスタ４１ｂのゲート電極には、書き込み動作や読み出し動作の対象として、当該選択トランジスタ４１ｂに接続されたメモリセル４１ａを選択するための信号線が接続されている。

以上のメモリセルアレイ４０の構成によって、フラッシュマイコン１００は、当該メモリセル４１ａのゲート電極に接続されたワード線をアサートするとともに、当該メモリセル４１ａに接続された選択トランジスタ４１ｂのゲート電極に接続された信号線をアサートすることで、書き込み動作や読み出し動作などの対象となるメモリセル４１ａを選択する。ここで、“テストモード”となった場合、前述のようにして選択されたメモリセルの状態を示すモニター信号が、データ線を介してアナログノードＡＮに出力されることになる。なお、このモニター信号としては、例えば、メモリセル４１ａにおけるドレイン−ソース間電流Ｉｄｓを出力することが出来る。

また、メモリセルアレイ４０では、“テストモード”時、フラッシュマイコン１００内部にて生成される書き込み禁止信号に基づいて、各メモリセルへのデータの書き込みを禁止するように構成されている。なお、この書き込み禁止信号は、ＴＳＴ端子１４を介して入力されたテスト信号に基づいて生成してもよいし、外部装置２００より供給してもよい。

ビットセレクタ部５０は、ＴＳＴ端子１４を介して入力されたテスト信号と、データラッチ部３０より入力されたラッチデータＴＤに基づいて、アナログノードＡＮ（１〜ｎ）のいずれかを選択し、さらにその選択したアナログノードＡＮにおいて流れる電流Ｉｄｓを合成しモニター信号として出力する。ここで、各アナログノードＡＮの状態を、アナログノードＡＮに流れる電流であるＩｄｓを用いて表すことにする
なお、図３には、ビットセレクタ部５０の回路構成例を示している。
ビットセレクタ部５０は、外部装置２００でモニターすべきアナログノードＡＮ（１〜ｎ）の数分、ＡＮＤ素子（『制御回路』）５１及びスイッチング素子（請求項４に記載の『選択回路』）５２を有している。

スイッチング素子５２は、例えばＮチャンネル型ＭＯＳトランジスタによって形成されている。なお、スイッチング素子５２は、Ｐチャンネル型ＭＯＳトランジスタでもよい。このスイッチング素子５２では、ドレイン−ソース路の一端には対応するアナログノードＡＮが接続されており、当該アナログノードＡＮのＩｄｓが入力される。また、ドレイン−ソース路の他端には、各スイッチング素子５２のドレイン−ソース路の他端が共通して接続されるとともに、第スイッチング素子６１のドレイン−ソース路の一端が接続されている。

ＡＮＤ素子５１は、スイッチング素子５２の導通状態を制御するための制御手段である。ＡＮＤ素子５１の一方の入力端子には、当該ＡＮＤ素子５１の制御対象となるスイッチング素子５２に対応づけられたアナログノードＡＮを選択すべく、当該アナログノードＡＮに対応するラッチデータＴＤが入力される。また、各ＡＮＤ素子５１の他方の入力端子には、ＴＳＴ端子１４を介して入力されたテスト信号が共通して入力される。そして、ＡＮＤ素子５１の出力が、スイッチング素子５２のゲート電極に入力されるように配線される。

以上のビットセレクタ部５０の構成により、フラッシュマイコン１００は、ＡＮＤ素子５１の出力に基づいてスイッチング素子５２の導通状態を制御することができ、導通したスイッチング素子５２に接続されたいずれかのアナログノードＡＮが選択される。選択されたアナログノードＡＮのＩｄｓは合成されてモニター信号として、スイッチング素子６１へ入力されることになる。

ラッチデータＴＤをアナログノードＡＮの選択に用いることにより、メモリセル４１ａの書き込み状態にかかわらず、アナログノードＡＮのＩｄｓをモニターすることが可能である。
例えば、メモリセルアレイ４０に書き込みを行い、その際保持されたラッチデータＴＤを用いてアナログノードＡＮのＩｄｓをモニターを行う場合には、まず、当該一のアナログノードＡＮに対応するメモリセル４１ａに対して書き込みを行うことで、データラッチ部３０に当該一のアナログノードＡＮに対応するメモリセル４１ａを指定するラッチデータＴＤを保持させておく。そして、この保持させておいたラッチデータＴＤとテスト信号に基づいて、ビットセレクタ部５０は、モニターすべきアナログノードＡＮを効率良く選択することが可能となる。

一方、すでに書き込み済みのメモリセルアレイ４０について、任意のアナログノードＡＮについてモニターを行う場合には、まずデータラッチ部３０に、モニターを行いたいメモリセル４１ａに対して“ＨＩＧＨ”とした新たなラッチデータＴＤを入力する。テスト信号がＴＳＴ端子１４に入力され“テストモード”になるとデータラッチ部３０はメモリセルアレイ４０には書き込みを行わず、ビットセレクタ部５０のみにラッチデータＴＤを出力する。ビットセレクタ部５０は、入力されたラッチデータＴＤとテスト信号に基づいてアナログノードＡＮの選択を行い、後述するようにラッチデータＴＤが“ＨＩＧＨ”のアナログノードＡＮの値を選択する。選択されたアナログノードＡＮのＩｄｓはモニター信号となり、スイッチング素子６１に出力される。このように、“ＨＩＧＨ”または“ＬＯＷ”がすでに書き込まれているメモリセルアレイ４０においても、新たなラッチデータＴＤを適用することにより任意のアナログノードＡＮのＩｄｓをモニターすることができる。

このようにラッチデータＴＤとテスト信号に基づいてアナログノードＡＮを選択することによって、モニターを行いたい任意のアナログノードＡＮのＩｄｓを、メモリセルの書き込み状態にかかわらず容易にモニターすることができる。さらにデータラッチ部をアナログノードＡＮ選択に流用できるため、回路の追加を最小限にできる。

スイッチング素子６１は、例えばＮチャンネル型ＭＯＳトランジスタによって形成される。なお、スイッチング素子６１は、Ｐチャンネル型ＭＯＳトランジスタでももよい。
スイッチング素子６１は、”テストモード”時以外（通常モード）では、モニター端子１５を介して外部装置２００にモニター信号を出力させないために設けたものである。
具体的には、スイッチング素子６１のドレイン−ソース路の一端には、前述したように、ビットセレクタ部５０の各スイッチング素子５２のドレイン−ソース路の他端が接続されており、ドレイン−ソース路の他端にはモニター端子１５が接続されている。また、スイッチング素子６１のゲート電極には、ＴＳＴ端子１４を介して入力されたテスト信号が入力される。

以上の構成により、例えば外部装置２００よりＴＳＴ端子１４を介して“ＨＩＧＨ”レベルのテスト信号が入力され“テストモード”となった場合、スイッチング素子６１は導通となる。この結果、ビットセレクタ部５０において選択されたモニター信号が、スイッチング素子６１及びモニター端子１５を介して外部装置２００に出力される。一方、“ＬＯＷ”レベルのテスト信号の場合、フラッシュマイコン１００は“通常モード”となり、スイッチング素子６１は非導通となる。この結果モニター信号は、外部装置２００に出力されない。

なお以上の実施の形態においてはメモリセル４１ａのドレイン−ソース間電流Ｉｄｓをモニターする場合を説明したが、電圧をモニターするようにしてもよい。またテスト信号がＨＩＧＨ”レベルで“テストモード”となるようにしたが、“ＬＯＷ”レベルで“テストモード”となるようにしてもよい。
＜フラッシュマイコンの動作＞
本発明に係るフラッシュマイコン１００の動作について、図１及び図３を用いて説明する。なお、以下の説明では、特に断らない限り、フラッシュマイコン１００が動作の主体とする。また、メモリセルアレイ４０に書き込みを行い、その際保持されたラッチデータＴＤを用いてアナログノードＡＮのモニターを行う場合について説明する。

まず、フラッシュマイコン１００は、メモリセルアレイ４０において外部装置２００より指定（選択）されたメモリセル４１ａへのデータの書き込みを行う。データラッチ部３０には、前述の指定されたメモリセル４１ａへの書き込みデータがラッチデータＴＤとして保持されている。

この場合に、外部装置２００において、メモリセルアレイ４０の各メモリセルの状態をアナログノードＡＮを介してモニターすべく、フラッシュマイコン１００のＴＳＴ端子１４にテスト信号が入力される。この結果として、スイッチング素子６１のゲート電極が“ＨＩＧＨ”レベルとなって導通するとともに、ビットセレクタ部５０内の各ＡＮＤ素子５１の一方の入力端子が“ＨＩＧＨ”レベルとなる。また、前述のテスト信号に基づいて書き込み禁止信号が生成されて、メモリセルアレイ４０の各メモリセルへの書き込みが禁止された状態となる。

この状態で、データラッチ部３０に保持されているラッチデータＴＤが、当該ラッチデータＴＤに対応する各ＡＮＤ素子５１の他方の入力端子に入力される。ここで、前述したとおり、各ＡＮＤ素子５１の一方の入力端子では“ＨＩＧＨ”レベルの状態にあるので、ラッチデータＴＤで“ＨＩＧＨ”が入力されたＡＮＤ素子５１、すなわち、データの書き込みが行われたメモリセルのアナログノードＡＮ（以下、選択アナログノードＡＮと称する。）に対応するＡＮＤ素子５１は、“ＨＩＧＨ”レベルを示す信号を当該選択アナログノードＡＮに対応するスイッチング素子５２のゲート電極に出力する。この結果、当該スイッチング素子５２が導通する。そして、当該スイッチング素子５２のドレイン−ソース路の一端に入力された選択アナログノードＡＮのＩｄｓが合成されたモニター信号が、スイッチング素子６１の一ドレイン−ソース路の一端に入力される。

一方、ラッチデータＴＤで“ＬＯＷ”が入力されたＡＮＤ素子５１、すなわち、データの書き込みが行われていないメモリセルのアナログノードＡＮ（以下、非選択アナログノードＡＮと称する。）に対応するＡＮＤ素子５１は、“ＬＯＷ”レベルを示す信号を当該非選択アナログノードＡＮに対応づけられたスイッチング素子５２のゲート電極に出力する。この結果、当該スイッチング素子５２が非導通となる。

つぎに、スイッチング素子６１のドレイン−ソース路の一端には、前述したように、選択アナログノードＡＮのＩｄｓを示すモニター信号が入力されることになる。ここで、スイッチング素子６１は導通した状態にあるので、入力されたモニター信号がモニター端子１５を介して外部装置２００に出力されることになる。

以上、メモリセルアレイ４０に書き込みを行い、そのラッチデータを用いてアナログノードＡＮのＩｄｓのモニターを行う場合について説明したが、前述したようにすでに書き込み済みのメモリセルアレイ４０においても、新たなラッチデータＴＤを適用することにより任意のアナログノードＡＮのＩｄｓのモニターを行うことが可能である。

このように、本発明によれば、モニター信号をスイッチング素子６０を介して外部に出力するモニター端子１５の数を減らすことができる。また、当該モニター端子１５と併せて当該スイッチング素子６０の数も減らすことができる。この結果として、外部からモニター端子を介したスパイク状のノイズが混入して、回路素子を誤動作や故障とする機会が減少することになる。よって、外部よりモニター端子を介したノイズの影響を受けにくいフラッシュマイコンおよびそのモニター信号についての信号出力方法を提供することができる。

また、データ保持回路としてメモリセルを適用することにより、メモリセルのデータビットのモニターができ、データ量の多いアナログノードの評価を効果的に行う事ができる。

さらに書き込みおよび読み出し可能な不揮発性メモリについて経年劣化や製造バラツキにおける特性評価（メモリセルの電流値や電圧値、フローティングゲートの蓄積電荷等）を行うことができる。

以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、本発明は、フラッシュマイコンに限定されるものでなく、外部にてモニターすべき内部ノードの状態を示すモニター信号を出力するための出力端子を備えた、様々な用途の半導体集積回路において採用することが可能である。

また、前述したアナログノードＡＮのモニターにおいて、データ保持回路にフラッシュメモリを使用した形態を例示しているが、これに限定されるものではない。例えば、ＳＲＡＭやＤＲＡＭなどの揮発性メモリをデータ保持回路としたメモリセルの内部状態を外部でモニターすべく、当該メモリセルが接続されたデータ線上に配設したノードとしてもよい。また、不揮発性メモリや揮発性メモリ以外にも、外部において特性評価や論理の整合性評価などを外部にてモニターする必要のある様々な回路素子について、本発明に係るノードを配設することができる。

本発明に係るフラッシュマイコンを含めたシステム構成図である。 本発明に係るメモリセルアレイの内部構造を説明する図である。 本発明に係るビットセレクタ部の構成を説明する図である。 従来のフラッシュマイコンのブロック図である。

符号の説明

１０ シリアルパラレル変換部
１１ データ端子
１２ クロック端子
１３ モニター端子
１４ ＴＳＴ端子
１５ モニター端子
２０ アドレスラッチ部
３０ データラッチ部
４０ メモリセルアレイ
４１ａ メモリセル
４１ｂ 選択トランジスタ
５０ ビットセレクタ部
５１ ＡＮＤ素子
５２、６０、６１ スイッチング素子
７０ センスアンプ
８０ アドレスデコーダ部
１００ フラッシュマイコン
２００ 外部装置

Claims (6)

1. 複数ビット単位のデータを保持するとともに前記複数ビット単位のデータを出力するための複数のノードを有するデータ保持回路を備え、前記複数のノードの状態をモニターすることが可能な半導体集積回路において、
   前記複数のノードの状態をモニターするためのテスト信号が入力されるテスト端子と、
   前記テスト信号に基づいて、前記複数のノードのうちの少なくとも１つのノードを選択するとともに、前記少なくとも１つのノードの状態を合成してモニター信号として出力するノード選択回路と、
   前記テスト信号に基づいて、前記モニター信号を出力するスイッチ回路と、
   前記スイッチ回路から出力される前記モニター信号を外部に出力するモニター端子と、
   を、備えたことを特徴とする半導体集積回路。
2. 前記データ保持回路が保持すべきデータをラッチするとともに前記ノード選択回路に出力するデータラッチ回路を備え、
   前記ノード選択回路は、
   前記データラッチ回路から出力されたデータと前記テスト信号とに基づいて前記データ保持回路における前記ノードを選択することを特徴とする請求項１に記載の半導体集積回路。
3. 前記データ保持回路は、
   前記複数ビット単位のデータが書き込まれるとともに前記複数のノードを介して読み出されるメモリセルアレイであることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記ノード選択回路は、
   前記複数のノードに各々対応し、導通状態の場合にのみ対応する前記ノードの状態を前記スイッチ回路に出力する複数の選択回路と、
   前記複数の選択回路に各々対応し、前記書き込みデータと前記テスト信号に基づいて対応する前記選択回路の導通状態を制御する複数の制御回路と、
   を有することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記メモリセルアレイは、書き込み及び読み出し可能な不揮発性メモリであることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
6. 前記半導体集積回路は、前記メモリセルアレイを搭載したマイクロコンピュータであることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
   

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