WO2007088626A1 - 半導体装置 - Google Patents

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WO2007088626A1
WO2007088626A1 PCT/JP2006/301794 JP2006301794W WO2007088626A1 WO 2007088626 A1 WO2007088626 A1 WO 2007088626A1 JP 2006301794 W JP2006301794 W JP 2006301794W WO 2007088626 A1 WO2007088626 A1 WO 2007088626A1
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WO
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pulse
semiconductor device
phase change
memory cell
change memory
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Application number
PCT/JP2006/301794
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English (en)
French (fr)
Inventor
Kenzo Kurotsuchi
Norikatsu Takaura
Yoshihisa Fujisaki
Original Assignee
Renesas Technology Corp.
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Publication date
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Priority to PCT/JP2006/301794 priority patent/WO2007088626A1/ja
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    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a semiconductor device, and in particular, a high-density integrated memory circuit or a memory including a memory cell that discriminates stored information using a difference in resistance, for example, a memory cell using a phase change material.
  • the present invention relates to a technology effective when applied to a logic-embedded memory in which a circuit and a logic circuit are provided on the same semiconductor substrate, or a semiconductor device having an analog circuit.
  • the present invention relates to a high-speed non-volatile random access memory that operates at a low voltage.
  • Phase change memory is sometimes called PRAM, OUM, Ovonic 'memory.
  • PRAM Phase change memory
  • OUM Ovonic 'memory
  • a phase change memory cell uses a material capable of reversibly switching from one phase to another. These phase states can be read out depending on the difference in electrical characteristics. For example, these materials can change between a disordered phase in the amorphous state and an ordered phase in the crystalline state. In the amorphous state, information can be stored using the difference in electrical resistance, which is higher in electrical resistance than in the crystalline state.
  • a material suitable for the phase change memory cell is an alloy containing at least one element of sulfur, selenium, and tellurium called chalcogenide.
  • chalcogenide is an alloy of germanium, antimony and tellurium (Ge Sb Te), which has already been written.
  • the interchangeable optical disk is widely used in the information storage section.
  • Chalcogenides are generally often p-type, but as shown in Patent Document 1, they may be n-type depending on the composition 'phase state.
  • phase change is obtained by locally raising the temperature of the chalcogenide. Below 70 ° C or below 130 ° C, both phases are stable and information is retained.
  • the 10-year data retention temperature for chalcogenides is generally 70-130 ° C, depending on the composition. Holding for 10 years above this temperature causes a phase change from the amorphous state to the thermodynamically stable crystalline state.
  • chalcogenide is held at a crystallization temperature of 200 ° C or higher for a sufficient period of time, the phase changes and becomes a crystalline state. The crystallization time varies depending on the chalcogenide composition and the temperature to be retained. In the case of Ge Sb Te, for example, 150 ns (nanosecond). Chalcogeni
  • the temperature is raised to the melting point (about 600 ° C.) or higher and then rapidly cooled.
  • a method of raising the temperature there is a method in which an electric current is passed through the chalcogenide and heated by Joule heat generated in the chalcogenide or in an adjacent electrode.
  • crystallizing the chalcogenide of the phase change memory cell is called a set operation, and making it amorphous is called a reset operation.
  • the state where the phase change part is crystallized is called the set state, and the state where it is amorphized is called the reset state.
  • the set time is 150 ns, for example, and the reset time is 50 ns, for example.
  • the reading method is as follows. By applying a voltage to the chalcogenide and measuring the current passing through it, the resistance of the chalcogenide is read and the information is identified. At this time, in the chalcogenide force Sset state, even if the temperature is raised to the crystallization temperature, the set state is maintained because it was originally crystallized. However, in the reset state, information is destroyed. Therefore, the read voltage must be a very small voltage of 0.3V, for example, so as not to cause crystallization.
  • phase change memory changes by 2 to 3 digits depending on whether the resistance value of the phase change part is crystalline or non-crystalline, and this resistance value corresponds to binary information "0" and "1" Therefore, the sensing operation is easier and the reading is faster because the resistance difference is larger. Furthermore, multi-level storage can be performed by supporting information in ternary or higher.
  • the read operation is referred to as a read operation.
  • FIGS. 35 to 37 are diagrams showing the phase change memory cell investigated by the present inventors.
  • FIG. 35 shows a circuit configuration
  • FIG. 36 shows a structure
  • FIG. 37 shows an operation method.
  • the phase change memory cell 111 often includes an information storage unit 113 and a selection transistor 109, but a cross-point type memory cell that does not have a selection transistor is also conceivable.
  • the information storage unit 113 includes a chalcogenide 112, an upper electrode 115 and a plug electrode 114 sandwiching the chalcogenide 112.
  • the plug electrode 114 often has a plug structure having a smaller contact area with the chalcogenide than the upper electrode 115, but as shown in Non-Patent Document 1, a thin film is sometimes used as an electrode.
  • Non-Patent Document 2 The operation of a general phase change memory is described in Non-Patent Document 2.
  • the reset operation is performed by starting the first line and applying a current pulse with a pulse width of 20 to 50 ns to the bit line.
  • the set operation is performed by starting the word line and applying a current pulse with a pulse width of 60 to 200 ns to the bit line.
  • the read operation is performed by starting the word line and applying a current pulse with a pulse width of 20 to 100 ns to the bit line.
  • the direction of the current pulse used for the reset operation, set operation, and read operation is the force flowing from the bit line toward the source line as shown in FIGS. 35 to 37 in all operations, or the source line in all operations. Force also flows toward the bit line.
  • Patent Document 1 US Pat. No. 3983076
  • Non-Patent Document 1 2003 Symposium on VLSI Technology, 175-176, Digest 'Ob' Technical 'Papers
  • Non-Patent Document 2 2004 ISSCC, pp. 40-41, Digest 'Ob' Technical '
  • a semiconductor memory is generally required to retain data for 10 years at a temperature of 70 to 120 ° C.
  • the 10-year data retention temperature for chalcogenides is generally 70-130 ° C, depending on the composition.
  • an object of the present invention is to provide a technique for solving the above-described problems and realizing a semiconductor device with high data retention characteristics that can be read at high speed.
  • the present invention is applied to a semiconductor device including a memory array having a plurality of memory cells having a selection element power and an information storage unit provided at intersections of a plurality of word lines and a plurality of bit lines.
  • a semiconductor device including a memory array having a plurality of memory cells having a selection element power and an information storage unit provided at intersections of a plurality of word lines and a plurality of bit lines.
  • the information storage unit has the first electrode force of the upper electrode, the storage element, the semiconductor material, and the plug electrode, and the interface between the storage element and the semiconductor material.
  • a semiconductor device that can be read at high speed and has high data retention characteristics can be realized.
  • FIG. 1 is a diagram showing a circuit configuration of a phase change memory cell in an embodiment of the present invention.
  • FIG. 2 is a diagram showing a structure of a phase change memory cell in an embodiment of the present invention.
  • FIG. 3 is a diagram showing an operation method of the phase change memory cell in the embodiment of the present invention.
  • FIG. 4 is a diagram showing a cross-sectional structure of an information storage unit in the phase change memory cell according to the first embodiment of the present invention.
  • the upper electrode is higher than the plug electrode! It is a figure which shows the current voltage waveform at the time of applying a soot voltage.
  • the plug electrode is higher than the upper electrode! It is a figure which shows the current voltage waveform at the time of applying a soot voltage.
  • FIG. 7 is a circuit schematic diagram when a voltage higher than that of the plug electrode is applied to the upper electrode in the phase change memory cell according to the first embodiment of the present invention.
  • FIG. 8 is a circuit schematic diagram when a voltage higher than that of the upper electrode is applied to the plug electrode in the phase-change memory cell according to the first embodiment of the present invention.
  • FIG. 9 is a diagram showing the influence of the current direction on the set operation and read operation of the information storage unit in the phase change memory cell in the first embodiment of the present invention.
  • FIG. 10 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method of manufacturing a phase change memory cell in the first embodiment of the present invention.
  • FIG. 11 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method of manufacturing a phase change memory cell in the first embodiment of the present invention.
  • FIG. 12 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method of manufacturing a phase change memory cell in the first embodiment of the present invention.
  • FIG. 13 shows a method of manufacturing a phase change memory cell according to the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of main parts taken along line XX ′ in FIG.
  • FIG. 14 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 15 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 15 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 16 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 17 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 18 is a fragmentary cross-sectional view taken along line XX ′ of FIGS. 10 to 12, in the method for manufacturing the phase change memory cell in the first embodiment of the present invention.
  • FIG. 19 is a fragmentary cross-sectional view of an application example in the method of manufacturing a phase change memory cell in the first embodiment of the present invention.
  • FIG. 20 is a fragmentary cross-sectional view of an application example in the method of manufacturing a phase change memory cell in the first embodiment of the present invention.
  • FIG. 21 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method of manufacturing a phase change memory cell in the second embodiment of the present invention
  • FIG. 22 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method for manufacturing a phase change memory cell in the second embodiment of the present invention.
  • FIG. 23 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method of manufacturing a phase change memory cell in the second embodiment of the present invention.
  • FIG. 24 shows a phase change memory cell manufacturing method according to the second embodiment of the present invention.
  • FIG. 23 is a cross-sectional view of a principal part taken along line XX ′ in FIG.
  • FIG. 25 is a fragmentary cross-sectional view taken along line YY ′ of FIGS. 21 to 22 in the method of manufacturing a phase change memory cell in the second embodiment of the present invention.
  • FIG. 26 is a main part layout diagram of an application example in the method of manufacturing a phase change memory cell in the second embodiment of the present invention.
  • FIG. 27 illustrates a phase change memory cell manufacturing method according to Embodiment 3 of the present invention.
  • FIG. 6 is a main part layout diagram of a portion where each member constituting the memory cell is arranged.
  • FIG. 28 is a main part layout diagram of a portion where each member constituting a phase change memory cell is arranged in the method for manufacturing a phase change memory cell in the third embodiment of the present invention.
  • FIG. 29 is a main part layout diagram of a portion where each member constituting a phase change memory cell is arranged in the method for manufacturing a phase change memory cell in the fourth embodiment of the present invention.
  • FIG. 30 is a main part layout diagram of a portion where each member constituting the phase change memory cell is arranged in the method for manufacturing a phase change memory cell in the fourth embodiment of the present invention.
  • FIG. 31 is a main part layout diagram of a portion where each member constituting a phase change memory cell is arranged in the method for manufacturing a phase change memory cell in the fifth embodiment of the present invention.
  • FIG. 32 is a main-portion layout diagram of a portion where each member constituting the phase-change memory cell is arranged in the phase-change memory cell manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 33 is a circuit diagram showing a main part of a memory module including phase change memory cells according to the sixth embodiment of the present invention.
  • FIG. 34 is a diagram showing a write / read operation in a memory module including a phase change memory cell according to the sixth embodiment of the present invention.
  • FIG. 35 is a diagram showing a circuit configuration of a phase change memory cell examined by the present inventors.
  • FIG. 36 shows a structure of a phase change memory cell examined by the present inventors.
  • FIG. 37 is a diagram showing an operation method of a phase change memory cell examined by the present inventors.
  • FIGS. 1 to 3 are diagrams showing phase change memory cells in the present embodiment.
  • Fig. 1 shows the circuit configuration
  • Fig. 2 shows the structure
  • Fig. 3 shows the operation method.
  • the phase change memory cell 101 includes an information storage unit 103 and a selection transistor (selection element) 109.
  • the information storage unit 103 is connected to the force bit line BL at one end and the other end is selected.
  • Select transistor 109 is connected.
  • the selection transistor 109 has a drain connected to the information storage unit 103, a source connected to the source line SL, and a gate connected to the word line WL.
  • MISFETs such as MOSFETs, bipolar transistors, and junctions are used.
  • the information storage unit 103 includes a chalcogenide (memory element) 102, an upper electrode (first electrode) 105, and a plug electrode (second electrode). Electrode) It has a structure sandwiched between 10 4.
  • a phase change element (variable resistance) whose resistance value changes depending on the crystal state is used.
  • chalcogenide is used as a material of the phase change element.
  • 106 is a word line (WL)
  • 107 is a contact connecting the source line (S L) and the source of the selection transistor 109
  • 108 is a contact connecting the bit line (BL) and the upper electrode 105.
  • the reset operation starts up the word line (voltage: for example 1.5V) and Trs (for example, about 50ns) with a pulse width (Irs: for example, 200 ⁇ ) Apply a pulse to the bit line.
  • the set operation starts up the word line (voltage: 1.5V, for example), and applies a current (Is: 100A, for example) pulse with a pulse width of Ts (eg, about 150ns) to the bit line. Do it.
  • Read operation is performed by starting up the word line and applying a pulse (Tr: for example, 60 ⁇ ) with a pulse width of Tr (for example, about 10 ns) to the bit line.
  • the set operation is performed by flowing a current from the upper electrode 105 to the plug electrode 104 (A ⁇ B), and the read operation is performed from the plug electrode 104 to the upper electrode 105 (B ⁇ A). This is done by passing a current. At least if the phase change memory cell 101 is in the reset state, a non-ohmic field resistance exists between the upper electrode 105 or the plug electrode 104 and the chalcogenide 102.
  • phase change memory cell An example of the phase change memory cell according to the first embodiment of the present invention will be described in detail with reference to FIGS.
  • FIG. 4 shows a cross-sectional structure of the information storage unit of the phase change memory cell.
  • the chalcogenide 102 is sandwiched between the upper electrode 105 and the plug electrode 104.
  • the composition of chalcogenide 102 is Ge Sb Te, and the combination of plug electrode 104 and upper electrode 105
  • the composition is tungsten.
  • the dimension 141 of the plug electrode 104 has a diameter of 160 nm.
  • the size 141 of the plug electrode 104 varies depending on the generation of the semiconductor process used.
  • tungsten is often used, but any conductive material may be used.
  • the information storage unit 103 is set in the reset state.
  • V> V a voltage higher than the plug electrode 104 is applied to the upper electrode 105
  • FIG. 5 shows a waveform when a current is passed through the plug electrode 104 through the cogenide 102.
  • the resistance of the information storage unit 103 is calculated by dividing the voltage by the current.
  • the threshold voltage 211 of 1.7 V it can be seen that the resistance of the information storage unit 103 has rapidly decreased, and that the chalcogenide 102 has also changed its phase from the amorphous state force to the crystalline state. That is, it can be seen that when a current is passed from the upper electrode 105 to the plug electrode 104, the threshold voltage 211 at which the set operation is performed is 1.7V.
  • FIG. 6 shows a waveform when a current is passed from the plug electrode 104 to the upper electrode 105 through the chalcogenide 102. Also in this experiment, when the threshold voltage 212 is exceeded, it can be seen that the force rucogenide 102 is also changing its amorphous state force to the crystalline state. The threshold voltage 212 at this time is 2.3 V, which is higher than the threshold voltage 211.
  • Amorphous chalcogenides are commonly used It is a P-type semiconductor. Therefore, a non-ohmic interface resistance is formed at the interface between the electrode and the chalcogenide. This interfacial resistance becomes a Schottky diode if the electrode is a metal material. Since the contact area between the chalcogenide 102 and the plug electrode 104 is smaller than the contact area between the chalcogenide 102 and the upper electrode 105, the influence of the non-unique interface resistance is increased.
  • FIG. 7 shows a schematic diagram.
  • the resistance of chalcogenide 102 is indicated by circuit symbol 215 and the interfacial resistance is indicated by circuit symbol 214.
  • Interfacial resistance has electrical characteristics in which a diode and a resistor are connected in parallel. Since the applied voltage 213 is applied in the forward direction of the diode included in the interface resistance 214, the interface resistance 214 is low resistance, and almost all the applied voltage 213 is applied to the chalcogenide resistance 215.
  • Figure 8 shows a schematic diagram of the road.
  • the interface resistance 214 is high resistance. Therefore, the applied voltage 216 is applied separately to the chalcogenide resistor 215 and the interface resistor 214. Therefore, the voltage applied to the chalcogenide resistor 215 is low.
  • the read operation can be performed by flowing a current from the plug electrode 104 to the upper electrode 105, thereby preventing information destruction.
  • the set voltage can be lowered by performing the set operation by passing a current from the upper electrode 105 to the plug electrode 104.
  • the current or voltage used for the set or reset operation can be made lower than the current or voltage used for the read operation. As a result, the read operation can be performed at high speed.
  • NMOSFET has a characteristic that the drive current is larger than that of PMOSFET.
  • the reset operation is performed by passing a current from the upper electrode 105 to the plug electrode 104 as shown in FIGS. Since the source voltage of the NMOSFET can be set to the same potential as the source line SL, the voltage between the gate and source increases. This reduces the area of the NMOSFET required to obtain the same reset current. If a current flows from the plug electrode 104 to the upper electrode 105, When the current flows, a voltage drop occurs in the information storage unit 103, so that the source potential of the NMOSFET becomes higher than that of the source line SL. As a result, the drive capability of the NMOSFET is reduced.
  • the read signal is amplified. Because the interface resistance between the plug electrode and the amorphous chalcogenide is generally larger than the interface resistance between the plug electrode and the crystalline chalcogenide, as shown in FIGS. 5 and 6, the information storage unit 103 is in the reset state. Then, the resistance is further increased due to the presence of the interface resistance. On the other hand, in the set state, the resistance is almost the same, so the resistance ratio between the set state and the reset state is large, and the read signal is large. As a result, high-speed reading becomes possible.
  • Figures 10 to 12 show the layout of the main part of the part where each member constituting the phase change memory cell is arranged.
  • Figures 13 to 18 show the main part cross-section along the line XX 'in Figures 10 to 12
  • Figures 19 and 20 show cross-sectional views of the main part of the application example.
  • FIG. 10 shows a source line SL and a bit line BL.
  • the distance between the source line SL and the bit line BL is selected according to the driving current of the memory cell.
  • FIG. 11 also shows the plug electrode 301, the word line WL, the source line SL, and the bit line BL.
  • FIG. 12 shows an active region 303 and a contact 302 with the active region.
  • FIG. 13 the structure shown in FIG. 13 is created using a normal semiconductor manufacturing process.
  • the diffusion layer 320 is separated by the field oxide film 311.
  • Gate electrode 314 is a gate insulating film 3 12, in contact with sidewall 313 and metal silicide 315.
  • An adhesion layer 316 is formed to improve adhesion between the contact 317 and the interlayer insulating film 319 and prevent peeling.
  • Contact 3 17 leads to metal wiring 318.
  • an adhesion layer 332 and a plug electrode 331 are formed by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • a material that forms a non-unique contact with the chalcogenide is selected.
  • TiN can be used as the composition of the adhesion layer 332
  • W can be used as the material of the plug electrode 331.
  • a chalcogenide 341 and an upper electrode 342 are formed by sputtering or vacuum evaporation to form an interlayer insulating film 343.
  • a Ge—Sb—Te alloy having a wide track record in a recordable optical disk, or an alloy with an additive added thereto is suitable.
  • a contact hole is formed, and an adhesion layer 350 and a bit line contact 351 are formed by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • an adhesion layer 352 is formed, and the bit line 353 is sputtered.
  • reference numeral 364 denotes a portion corresponding to the information storage unit shown in FIG.
  • This embodiment can be manufactured according to a normal CMOS logic mixed design rule, and is suitable for manufacturing a logic embedded memory.
  • the heater layer 365 is sandwiched between the plug electrode 331 and the adhesion layer 332 and the chalcogenide 341.
  • the heater layer 365 has a higher electrical resistance than the plug electrode 331, and current is efficiently converted into Joule heat in the heater layer 365 during the rewriting operation.
  • a non-ohmic interface resistance exists between the heater layer 365 and the chalcogenide 341, and a high-speed read operation is possible.
  • the non-unique interface resistance is formed by a Schottky junction or a pn junction.
  • the heater layer 365 is made of a semiconductor material. Form.
  • the adhesive layer 366 is formed of a dielectric material.
  • FIGS. FIG. 21 to FIG. 23 show a layout of a main part of a part where each member constituting the phase change memory cell is arranged
  • FIG. 24 shows a cross-sectional view of a main part taken along line XX ′ in FIG. 21 to FIG. Fig. 25 shows a cross-sectional view of the main part along line YY '
  • Fig. 26 shows a layout of the main part of the application example.
  • This embodiment is an example applied to a structure of a phase change memory cell having a higher degree of integration, and will be described below.
  • FIG. 21 shows plug electrode 301 in contact with active region 303, source line SL, word line WL, and chalcogenide.
  • the word line spacing is 2F
  • the source line spacing is 3F.
  • FIG. 22 shows the plug electrode 301 in contact with the active region 303, the word line WL, the bit line BL, and the chalcogenide. Sarako, Fig. 23 shows the contact 361 with the source wire.
  • the plug electrode 331 is formed in a self-aligned manner using a sidewall 313.
  • the material of the sidewall 313 is preferable because it has a large selection ratio with the interlayer insulating film 343 when it is caulked.
  • This embodiment is low in consistency with the CMOS logic design rule, but can have a memory cell area of 6F 2 and is suitable for a large-capacity single memory.
  • a bit line BL may be arranged, and the chalcogenide upper electrode may be a source line. In this case, by not separating the source lines, it is not necessary to finely add the source lines, so that damage to the chalcogenide due to processing can be reduced. This makes it possible to manufacture a highly reliable phase change memory cell.
  • FIG. 27 and 28 an example of the phase change memory cell in the third embodiment of the present invention will be described in detail.
  • Figures 27 and 28 show the layout of the main part of the part where each member constituting the phase change memory cell is arranged.
  • This embodiment is an example applied to a structure for achieving both high integration and reliability of phase change memory cells, and will be described below.
  • FIG. 27 shows the active region 303, the plug electrode 301, and the contact 361 with the source line.
  • Sarako, Figure 28 shows the bit lines BL and word lines WL.
  • the word line spacing is 2F and the bit line spacing is 4F.
  • Area of the memory cell is 8F 2.
  • phase change memory cell according to the fourth embodiment of the present invention will be described in detail with reference to FIG. 29 and FIG. 29 and 30 show a layout of the main part of the portion where each member constituting the phase change memory cell is arranged.
  • This embodiment is an example applied to the structure of a phase change memory cell capable of higher speed operation, and will be described below.
  • FIG. 29 shows a contact 361 with the bit line BL, the word line WL, the plug electrode 301, and the source line. Furthermore, FIG. 30 shows the active area 303.
  • the advantage of this structure is that the word line length can be shortened, enabling high-speed operation.
  • FIGS. 31 and 32 show the main part layout diagrams of the parts where the components constituting the phase change memory cell are arranged.
  • This embodiment is an example applied to the structure of a phase change memory cell that can operate with an optimal amount of current, and will be described below.
  • FIG. 31 shows a bit line BL, a plug electrode 301, a word line WL, a contact 361 with a source line, and an active region 303.
  • FIG. 32 clearly shows the area of the active area 303.
  • the advantage of this structure is that two transistors are used for one memory cell, so one transistor is used for the set operation, and two transistors are used for the reset operation. It is a point that can be operated with a current amount.
  • FIG. 33 An example of a memory module including a phase change memory cell according to the sixth embodiment of the present invention will be described with reference to FIG. 33 and FIG.
  • FIG. 33 is a circuit diagram showing a main part of a memory module including phase change memory cells.
  • the memory module includes a memory array unit MA, an X-system address decoder X-DEC, a Y-system address decoder Y-DEC, a read / write circuit RWC, and the like.
  • the memory array unit MA includes a plurality of bit lines BL (BLO to BLm), a plurality of source lines SL (SL 0 to SLm), and a plurality of word lines WL (WLO to WLn).
  • Memory cells MC (MCOO to MCnm) are connected to the intersections of the bit lines BL and the word lines WL.
  • Each memory cell MC includes a selection element MN (MNOO to MNnm) and a storage element R (ROO to Rnm).
  • the memory element R is a phase change element, which has a low resistance of lk ⁇ to 10 k ⁇ in the crystalline state, and a high resistance of 10 (3 ⁇ 4 ⁇ to 100 ⁇ in the amorphous state.
  • the selective element ⁇ is a ⁇ -channel MOSFET.
  • the gate electrode of the selection element ⁇ is connected to the word line WLO
  • the drain electrode is connected to the storage element ROO
  • the source electrode is connected to the source line SLO. is there.
  • the force of using a MOSFET as the selection element a bipolar transistor may be used instead.
  • a bipolar transistor since the driving capability per area of the selection element is large, there is an advantage that the memory cell area can be reduced.
  • An X system address decoder X—DEC is connected to the word line WL, and one word line WL is selected by the X system address signal.
  • one of bit line BL and source line SL A Y-system address decoder Y—DEC is connected to the end, and a set of bit lines BL and source lines SL are selected by a Y-system address signal and connected to a read / write circuit RWC described later.
  • one read / write circuit RWC is provided for each memory array section, but it is needless to say that a plurality of read / write circuits may be provided. In such a case, writing and reading operations can be performed simultaneously on multiple bits, which has the effect of enabling high-speed operation.
  • Read 'Write circuit RWC includes a sense amplifier SA, a read current source Iread, this read switch RSW, a reset current source Ireset, this reset switch RS—SW, and a set current source Iset.
  • This set switch consists of SS-SW and write ground switch WG SW.
  • the current sources Iread, Iset, and Ireset are connected to a read operation voltage source Vread, a set operation voltage source Vset, and a reset operation voltage source Vreset, respectively.
  • a sense amplifier enable signal SE, a reference voltage REF, and a data output line D are connected to the sense amplifier SA.
  • write / read operations will be described with reference to FIG.
  • the operation of memory cell MCOO is described. The same applies to other memory cells.
  • the reset operation is performed as follows. Read switch RSW and set switch S S— SW are turned off. First, turn on the reset switch RS—SW and the write ground switch WG-SW. X-system address decoder X-DEC and Y-system address decoder Y — By selecting memory cell MCOO by DEC, a current larger than the set current, which will be described later, flows to memory cell MCOO. After flowing for a certain period, the word line WLO and the bit line BLO fall. As a result, the memory element ROO is rapidly cooled to a molten state force and becomes amorphous.
  • the set operation is performed as follows. Read switch RSW and reset switch RS-SW are turned off. First, turn on the set switch SS—SW and the write ground switch WG-SW. X system address decoder X-DEC and Y system address decoder Y — When the memory cell MCOO is selected by DEC, a current smaller than that in the above-described reset operation is caused to flow to the memory cell MCOO. After supplying a current for a longer time than the above-described reset operation, the word line WLO and the bit line BLO are lowered. Thereby, the memory element ROO is crystallized. [0080] For the set operation, the state of the storage element is likely to change!
  • the source potential of the NMOSFET can be set to the same potential as the source line, and the gate-source voltage of the NMOSFET can be increased, that is, the current flows from the bit line to the source line through the memory cell. This is done by flowing.
  • the read operation is performed as follows. Reset switch RS—SW and write ground switch WG—SW, set switch SS—SW are off. First, the read switch RSW is turned on. After a predetermined period, the read switch RSW is turned off. The memory element ROO is charged with a bit line when a current corresponding to the resistance value flows. That is, if the storage element ROO has a low resistance, the bit line BLO is charged to a higher voltage than when the storage element ROO has a high resistance. By turning on the sense amplifier enable signal SE, this potential difference is amplified by the sense amplifier SA, and the data output line D force can also obtain data.
  • the current is read in a direction in which the state of the storage element is unlikely to change, so that the information in the storage element is not easily destroyed.
  • the amount of current required for the operation depends on the characteristics of the memory element. For illustrative purposes, specific numerical examples are given below. For example, if the reset current is 200 A (microamperes), the chalcogenide can be melted. The pulse width of this reset current is 50 ns (nanoseconds). If the set current is, for example, 100 A, the chalcogenide can be raised to a temperature higher than the crystallization temperature. The pulse width of this set current is 150ns. In the memory cell force set state, the read current can be read at a practical speed if, for example, 60 A flows. In the case of the memory cell power ⁇ eset state, for example: The pulse width of this read current is 1 Ons.
  • this semiconductor non-volatile memory can be mounted on the same substrate as a logic circuit such as a CPU to provide a highly reliable and highly functional embedded memory such as a built-in microcomputer, or an analog circuit.
  • a semiconductor device having the same can be provided.
  • this semiconductor nonvolatile memory It can also be provided as a single memory.
  • phase change memory greatly contributes to the practical use of the phase change memory, and is very likely to be widely used particularly in microcomputers and IC cards embedded with nonvolatile memory. .
  • the demand for non-volatile memory is increasing with the remarkable spread of portable devices.
  • the phase change memory can be used as a memory having all these features.

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Abstract

　高速に読み出し可能な、データ保持特性の高い半導体装置である。複数のワード線と複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含む半導体装置において、ビット線に流れる情報を書き込む第１のパルス（ｒｅｓｅｔ動作）と第１のパルスとは異なる第２のパルス（ｓｅｔ動作）とにより情報を書き込み、第３のパルス（ｒｅａｄ動作）により情報を読み出す場合に、第２のパルスと第３のパルスとの電流方向が逆である。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、抵抗の差を利用して記憶情報を弁別するメ モリセル、例えば、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、ある いはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あ るいはアナログ回路を有する半導体装置に適用して有効な技術に関する。特に、低 電圧で動作する、高速かつ、不揮発性を有するランダムアクセスメモリに関するもの である。
背景技術
[0002] 例えば、携帯電話に代表されるモパイル機器の需要に牽引された、不揮発メモリの 巿場の伸びは著しい。その代表が FLASHメモリである力 本質的に速度が遅いた めに、プログラマブルな ROMとして用いられている。一方、作業用のメモリとしては、 高速な RAMが必要であり、携帯機器には、 FLASHメモリと DRAMの両方のメモリ が搭載されている。これら 2つのメモリの特徴を具備した素子が実現できれば、 FLA SHメモリと DRAMを 1チップに統合することが可能となるば力りでなぐ全ての半導 体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。
[0003] その素子を実現する候補のひとつが、相変化膜を用いた不揮発メモリである。相変 化メモリは、 PRAM, OUM、オボニック'メモリと呼ばれることもある。既に知られてい るように、相変ィ匕メモリセルは、ある相力 他の相に可逆切替可能な材料を用いてい る。これらの相状態は電気特性の異なりにより読み出すことが可能である。例えば、こ れらの材料は、非晶質状態の乱れた相と、結晶状態の規則正しい相との間で変化し 得る。非晶質状態は、結晶状態より電気抵抗が高ぐこの電気抵抗の差を利用して情 報を記憶することができる。
[0004] 相変化メモリセルに適した材料は、カルコゲナイドと呼ばれる硫黄、セレン、テルル のうちの少なくとも 1元素を含む合金である。現在、もっとも有望なカルコゲナイドは、 ゲルマニウム、アンチモン、そしてテルルからなる合金（Ge Sb Te )であり、既に書き 換え可能な光ディスクにお 、て情報記憶部に幅広く使用されて 、る。カルコゲナイド は、一般に p型であることが多いが、特許文献 1に示すように組成'相状態応じて n型 になることもある。
[0005] 前述したように情報の記憶は、カルコゲナイドの相状態の違 、を利用して行う。相 変化は、カルコゲナイドの温度を局所的に昇温することにより得る。 70°C以下もしくは 130°C以下では、両相ともに安定しており、情報が保持される。カルコゲナイドの 10 年間データ保持温度は、組成に依存するが、一般に 70〜130°Cである。この温度以 上で 10年間保持すると、アモルファス状態から熱力学的に安定な結晶状態への相 変化が生じる。カルコゲナイドが 200°C以上の結晶化温度で十分な時間保持される と、相が変化し結晶状態になる。結晶化時間は、カルコゲナイドの組成や保持する温 度により異なる。 Ge Sb Teの場合は、例えば 150ns (ナノ秒)である。カルコゲナイ
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ドを非晶質状態に戻すには、温度を融点 (約 600°C)以上に昇温し、急冷する。
[0006] 昇温方法としては、カルコゲナイドに電流を流し、カルコゲナイド内部もしくは近接 する電極から発生するジュール熱により加熱する方法がある。以後、相変化メモリセ ルのカルコゲナイドを結晶化させることを set動作、アモルファス化させることを reset 動作と呼ぶ。また、相変化部が結晶化している状態を set状態、アモルファス化してい る状態を reset状態と呼ぶ。 set時間は例えば 150ns、 reset時間は例えば 50nsであ る。
[0007] 読み出し方法は以下の通りである。電圧をカルコゲナイドに印加し、それを通過す る電流を測定することによってカルコゲナイドの抵抗を読み取り、情報を識別する。こ のときに、カルコゲナイド力 Sset状態であれば、結晶化温度まで昇温したとしても、もと もと結晶化していたため、 set状態が保たれる。しかし、 reset状態の場合は、情報が 破壊される。そこで、結晶化を生じさせないように、読み出し電圧を例えば 0. 3Vの微 小な電圧にしなければならない。相変化メモリの特長は、相変化部の抵抗値が結晶 か非結晶状態かに応じて 2桁から 3桁も変化し、この抵抗値の高低を 2進情報" 0"と" 1"に対応させて読み出すので、抵抗差が大きい分だけ、センス動作が容易であり、 読み出しが高速である点である。さらに、 3進以上の情報に対応させることで、多値記 憶を行うことも可能である。以下、読み出し動作を read動作と呼ぶ。 [0008] 次に、前記に基づく相変ィ匕メモリセルについて、図 35〜図 37を用いて説明する。 なお、図 35〜図 37は本発明者が検討した相変化メモリセルを示す図であり、それぞ れ、図 35は回路構成、図 36は構造、図 37は動作方法を示す。
[0009] 相変ィ匕メモリセル 111は、情報記憶部 113と選択トランジスタ 109からなることが多 いが、選択トランジスタを有しないクロスポイント型のメモリセルも考えられる。情報記 憶部 113は、カルコゲナイド 112とそれを挟む上部電極 115とプラグ電極 114を有す る。一般的にプラグ電極 114は、上部電極 115よりもカルコゲナイドとの接触面積が 小さなプラグ構造を取ることが多 、が、非特許文献 1に示すように薄膜を電極にする ことちある。
[0010] 一般的な相変化メモリの動作は、非特許文献 2に記載されている。 reset動作は、ヮ 一ド線を立ち上げ、 20〜50nsのパルス幅を持つ電流パルスをビット線に印加して行 う。 set動作は、ワード線を立ち上げ、 60〜200nsのパルス幅を持つ電流パルスをビ ット線に印加して行う。 read動作は、ワード線を立ち上げ、 20〜 100nsのパルス幅を 持つ電流パルスをビット線に印加して行う。 reset動作、 set動作、 read動作に用いる 電流パルスの向きは、全ての動作において、図 35〜図 37に示すようにビット線からソ ース線に向けて流れる力、もしくは全ての動作においてソース線力もビット線に向け て流れる。
[0011] この場合に、結晶化温度まで昇温すればよい set動作に比べて、より温度の高い融 点以上に加熱する必要のある reset動作には、より大きな電流が必要とされる。 reset 動作電流を低減することにより、選択素子の面積が縮小され、メモリ高集積ィ匕が可能 となる。
特許文献 1：米国特許第 3983076号
非特許文献 1 : 2003 Symposium on VLSI Technology、第 175頁〜第 176 頁、ダイジェスト'ォブ 'テク-カル 'ペーパーズ
非特許文献 2 : 2004 ISSCC、第 40頁〜第 41頁、ダイジェスト'ォブ 'テク-カル'ぺ ーノ ーズ
発明の開示
発明が解決しょうとする課題 [0012] ところで、半導体メモリには、一般に 70〜120°Cの温度で 10年間データを保持す ることが要求される。それに対して、カルコゲナイドの 10年間データ保持温度は、組 成に依存するが、一般に 70〜130°Cである。
[0013] そのため、情報を破壊せず、 read動作を行うためには、 read動作を行っても、カル コゲナイドの温度を 10年間データ保持温度以下に保つ必要があった。その反面、書 き換え時には短時間で相変化が生じる高温への昇温を、半導体回路で許容される 電圧、例えば 1. 5Vにより行う。そのため、読み出しに用いることができる電圧は、例 えば 0. 3Vと低く抑える必要がある。そのため、読み出し速度が低下するという問題 かあつた。
[0014] また、 reset動作電流が大きいために、集積度が制限されるという問題もある。
[0015] そこで、本発明の目的は、前記のような課題を解決し、高速に読み出し可能な、デ ータ保持特性の高い半導体装置を実現する技術を提供することにある。
[0016] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0017] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0018] 本発明は、複数のワード線と複数のビット線との交点に設けられた情報記憶部と選 択素子力 なるメモリセルを複数有するメモリアレイを含む半導体装置に適用され、 ビット線に流れる情報を書き込む第 1のパルス (reset動作）と第 1のノ ルスとは異なる 第 2のパルス (set動作)とにより情報を書き込み、第 3のパルス (read動作）により情報 を読み出す場合に、第 2のパルスと第 3のパルスとの電流方向が逆であることを主な 特徴とする。
[0019] また、本発明の半導体装置では、情報記憶部が、上部電極の第 1の電極と記憶素 子と半導体材料とプラグ電極の第 2の電極力 なり、記憶素子と半導体材料との界面 に p— n接合が存在したり、あるいは、第 1の電極と記憶素子と誘電体材料と第 2の電 極力 なり、記憶素子と誘電体材料との界面に非才一ミックな電気抵抗が存在するこ とを特徴とする。 発明の効果
[0020] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0021] 本発明によれば、高速に読み出し可能な、データ保持特性の高い半導体装置を実 現することができる。
図面の簡単な説明
[0022] [図 1]本発明の実施の形態における相変化メモリセルの回路構成を示す図である。
[図 2]本発明の実施の形態における相変化メモリセルの構造を示す図である。
[図 3]本発明の実施の形態における相変化メモリセルの動作方法を示す図である。
[図 4]本発明の実施の形態 1における相変化メモリセルにおいて、情報記憶部の断面 構造を示す図である。
[図 5]本発明の実施の形態 1における相変ィ匕メモリセルにおいて、上部電極にプラグ 電極よりも高！ヽ電圧を印加した場合の電流 電圧波形を示す図である。
[図 6]本発明の実施の形態 1における相変ィ匕メモリセルにおいて、プラグ電極に上部 電極よりも高！ヽ電圧を印加した場合の電流 電圧波形を示す図である。
[図 7]本発明の実施の形態 1における相変ィ匕メモリセルにおいて、上部電極にプラグ 電極よりも高い電圧を印加した場合の回路模式図である。
[図 8]本発明の実施の形態 1における相変ィ匕メモリセルにおいて、プラグ電極に上部 電極よりも高い電圧が印加された場合の回路模式図である。
[図 9]本発明の実施の形態 1における相変ィヒメモリセルにおいて、電流方向が情報記 憶部の set動作および read動作に与える影響を示す図である。
[図 10]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 11]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 12]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 13]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 14]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 15]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 16]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 17]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 18]本発明の実施の形態 1における相変ィ匕メモリセルの製造方法において、図 10 〜図 12の X—X'線における要部断面図である。
[図 19]本発明の実施の形態 1における相変化メモリセルの製造方法において、応用 例の要部断面図である。
[図 20]本発明の実施の形態 1における相変化メモリセルの製造方法において、応用 例の要部断面図である。
[図 21]本発明の実施の形態 2における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 22]本発明の実施の形態 2における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 23]本発明の実施の形態 2における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 24]本発明の実施の形態 2における相変ィ匕メモリセルの製造方法において、図 21
〜図 22の X—X'線における要部断面図である。
[図 25]本発明の実施の形態 2における相変ィ匕メモリセルの製造方法において、図 21 〜図 22の Y—Y'線における要部断面図である。
[図 26]本発明の実施の形態 2における相変化メモリセルの製造方法において、応用 例の要部レイアウト図である。
[図 27]本発明の実施の形態 3における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 28]本発明の実施の形態 3における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 29]本発明の実施の形態 4における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 30]本発明の実施の形態 4における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 31]本発明の実施の形態 5における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 32]本発明の実施の形態 5における相変ィ匕メモリセルの製造方法において、相変 ィ匕メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
[図 33]本発明の実施の形態 6における相変ィ匕メモリセルを含むメモリモジュールの要 部を構成する回路図である。
[図 34]本発明の実施の形態 6における相変ィ匕メモリセルを含むメモリモジュールにお いて、書き込み ·読み出し動作を示す図である。
[図 35]本発明者が検討した相変化メモリセルの回路構成を示す図である。
[図 36]本発明者が検討した相変化メモリセルの構造を示す図である。
[図 37]本発明者が検討した相変化メモリセルの動作方法を示す図である。
発明を実施するための最良の形態
[0023] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一機能を有するものには原則として同一の符号 を付し、その繰り返しの説明は省略する。
[0024] (実施の形態の概念）
図 1〜図 3により、本発明の実施の形態における相変化メモリセルの一例を説明す る。図 1〜図 3は、本実施の形態における相変化メモリセルを示す図であり、それぞれ
、図 1は回路構成、図 2は構造、図 3は動作方法を示す。
[0025] 図 1に示すように、相変ィ匕メモリセル 101は、情報記憶部 103と選択トランジスタ (選 択素子） 109からなる。情報記憶部 103は、一端力ビット線 BLに接続され、他端が選 択トランジスタ 109に接続されている。選択トランジスタ 109は、ドレインが情報記憶部 103に接続され、ソースがソース線 SLに接続され、ゲートがワード線 WLに接続され ている。選択素子としては、 MOSFETなどの MISFET、バイポーラ型トランジスタ、 接合などが用いられる。
[0026] 図 2に示すように、この相変ィ匕メモリセル 101において、情報記憶部 103は、カルコ ゲナイド (記憶素子） 102が上部電極 (第 1の電極） 105とプラグ電極 (第 2の電極） 10 4に挟まれた構造を持つ。記憶素子としては、結晶状態によりその抵抗値が変化する 相変化素子 (可変抵抗)が用いられ、この相変化素子の材料としてここではカルコゲ ナイドを用いている。なお、図 2において、 106はワード線 (WL)、 107はソース線（S L)と選択トランジスタ 109のソースを接続するコンタクト、 108はビット線 (BL)と上部 電極 105を接続するコンタクトである。
[0027] 図 3に示すように、 reset動作（"0"書き込み）は、ワード線を立ち上げ (電圧:例えば 1. 5V)、 Trs (例えば 50ns程度）のパルス幅を持つ電流（Irs：例えば 200 μ Α)パル スをビット線に印加して行う。 set動作（"1"書き込み）は、ワード線を立ち上げ (電圧： 例えば 1. 5V)、 Ts (例えば 150ns程度）のパルス幅を持つ電流（Is :例えば 100 A )パルスをビット線に印加して行う。 read動作は、ワード線を立ち上げ、 Tr (例えば 10 ns程度）のパルス幅を持つ電流 (Ir：例えば 60 μ Α)パルスをビット線に印加して行う
[0028] この場合に、 set動作は上部電極 105からプラグ電極 104の方向（A→B)に電流を 流すことで行い、 read動作はプラグ電極 104から上部電極 105の方向（B→A)へ電 流を流すことで行う。少なくとも、相変ィ匕メモリセル 101が reset状態であるならば、上 部電極 105もしくはプラグ電極 104とカルコゲナイド 102の間には、非ォーミックな界 面抵抗が存在する。
[0029] 例えば、詳細は後述（図 8等)する力 read動作時において、非ォーミックな界面抵 抗の逆方向に電流を流すと、非才一ミックな界面抵抗にぉ 、て電圧降下が生じるた め、カルコゲナイド 102に印加される電圧は低下する。その結果、読み出しによる情 報の破壊が防止される。また、 set動作は、非才一ミックな界面の順方向に電流を流 すことで、非才一ミックな界面における電圧の低下が回避され、 set動作時の駆動電 圧を低減させることができる。
[0030] (実施の形態 1)
図 4〜図 20により、本発明の実施の形態 1における相変ィヒメモリセルの一例を詳細 に説明する。
[0031] 図 4に、相変化メモリセルの情報記憶部の断面構造を示す。情報記憶部 103にお いて、カルコゲナイド 102は、上部電極 105とプラグ電極 104に挟まれている。カルコ ゲナイド 102の組成は Ge Sb Teであり、プラグ電極 104および上部電極 105の組
2 2 5
成はタングステンである。プラグ電極 104の寸法 141は直径 160nmである。なお、こ のプラグ電極 104の寸法 141は使用する半導体プロセスの世代により異なる。また、 上部電極 105の組成としては、タングステンが用いられることが多いが、導電性のも のであればよい。
[0032] 図 4中の記号「A」で示した上部電極 105と記号「B」で示したプラグ電極 104の間に 電流を流し、そのときに A—B間にある電圧値を測定した実験結果を図 5,図 6に示 す。
[0033] 本実験は、情報記憶部 103を reset状態にして行っている。上部電極 105にプラグ 電極 104よりも高い電圧を印加した場合 (V >V )、すなわち上部電極 105からカル
A B
コゲナイド 102を通ってプラグ電極 104に電流を流した場合の波形を図 5に示す。こ の実験は、以下の事実を示す。情報記憶部 103の抵抗は、電圧を電流で割ること〖こ より計算される。印加された電圧が閾値電圧 211である 1. 7Vを超えたときに、情報 記憶部 103の抵抗は急減しており、カルコゲナイド 102がアモルファス状態力も結晶 状態に相変化していることが分かる。すなわち、上部電極 105からプラグ電極 104に 電流を流した場合、 set動作が行われる閾値電圧 211は 1. 7Vであることが分かる。
[0034] 次に、プラグ電極 104に上部電極 105よりも高い電圧を印加した場合 (V <V ) ,
A B
すなわちプラグ電極 104からカルコゲナイド 102を通って上部電極 105に電流を流し た場合の波形を図 6に示す。この実験においても、閾値電圧 212を超えたときに、力 ルコゲナイド 102は、アモルファス状態力も結晶状態に相変化していることが分かる。 このときの閾値電圧 212は 2. 3Vであり、閾値電圧 211よりも高い。
[0035] この理由は、以下のように説明される。アモルファス状態のカルコゲナイドは、一般 に P型の半導体である。そのため、電極とカルコゲナイドの界面に非ォーミックな界面 抵抗が形成される。この界面抵抗は、電極が金属材料であればショットキーダイォー ドになる。カルコゲナイド 102とプラグ電極 104の接触面積は、カルコゲナイド 102と 上部電極 105の接触面積よりも小さいため、非才一ミックな界面抵抗の影響は大きく なる。
[0036] 上部電極 105にプラグ電極 104よりも高い電圧を印加した場合 (V >V )の回路
A B
模式図を図 7に示す。カルコゲナイド 102の抵抗が回路記号 215により示され、界面 抵抗が回路記号 214により示されている。界面抵抗は、ダイオードと抵抗が並列に接 続された電気特性を持つ。印加電圧 213は、界面抵抗 214に含まれるダイオードの 順方向に印加されているため、界面抵抗 214は低抵抗であり、印加電圧 213は、ほ ぼ全てカルコゲナイドの抵抗 215に印加される。
[0037] プラグ電極 104に上部電極 105よりも高い電圧が印加された場合 (V <V )の回
A B
路模式図を図 8に示す。この場合、界面抵抗 214に含まれるダイオードの逆方向に 電圧が印加されるため、界面抵抗 214は高抵抗である。そのため、印加電圧 216は 、カルコゲナイドの抵抗 215と界面抵抗 214に分けて印加される。そのため、カルコ ゲナイドの抵抗 215に印加される電圧は低くなる。
[0038] 上記のことから、図 9に示すように、 read動作を、プラグ電極 104から上部電極 105 に電流を流して行うことで、情報の破壊を防止することができる。また、 set動作を、上 部電極 105からプラグ電極 104に電流を流して行うことで、 set電圧を低電圧化する ことができる。カルコゲナイド材料の種類によっては、 set動作もしくは reset動作に用 いる電流もしくは電圧を、 read動作に用いる電流もしくは電圧よりも低くすることがで きる。その結果、読み出し動作を高速ィ匕することができる。
[0039] NMOSFETには、 PMOSFETに比べて駆動電流が大き!/、と!/、う特徴がある。選 択トランジスタ 109として NMOSFETを用いた場合には、 reset動作を図 1〜図 3に 示すように上部電極 105からプラグ電極 104に電流を流すことで行うことにより、以下 の効果が得られる。 NMOSFETのソース電圧をソース線 SLと同電位にできるため、 ゲート ソース間の電圧が大きくなる。そのため、同じ reset電流を得るために必要な NMOSFETの面積を縮小できる。もし、プラグ電極 104から上部電極 105に電流を 流した場合には、情報記憶部 103において電圧降下が生じるため、 NMOSFETの ソース電位はソース線 SLよりも高くなる。そのため、 NMOSFETの駆動能力は低下 する。
[0040] また、カルコゲナイド 102とプラグ電極 104の間に非ォーミックな抵抗が形成される 場合は、読み出し信号が増幅される利点もある。なぜならば、図 5,図 6から分かるよ うに、一般にプラグ電極とアモルファス状態のカルコゲナイドの界面抵抗は、プラグ電 極と結晶状態のカルコゲナイドの界面抵抗よりも大きいため、情報記憶部 103が rese t状態であれば、界面抵抗があることによりさらに抵抗が高くなり、反面、 set状態であ れば、抵抗はほとんど変わらないため、 set状態と reset状態の抵抗比は大きくなり、 読み出し信号が大きくなる。その結果、高速な読み出しが可能になる。
[0041] 次に、上部電極 105とカルコゲナイド 102が接触する面積とプラグ電極 104とカル コゲナイド 102の接触する面積が同じである場合は、上部電極 105とプラグ電極 104 の材料を異なるものとすることで、 set動作に適する電流方向と read動作に適する電 流方向に違いを持たせることができる。さらに、 set動作と read動作の電流方向を逆 にすることで、 set動作に用いるパルスよりも、電圧振幅もしくは電流振幅の大きなパ ルスを用いて、非破壊の読み出しを行うことが可能になる。
[0042] 続いて、図 10〜図 20により、相変ィ匕メモリセルの製造方法の一例を説明する。図 1 0〜図 12に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図 を示し、図 13〜図 18に図 10〜図 12の X—X'線における要部断面図を示し、さらに 図 19,図 20に応用例の要部断面図を示す。
[0043] 図 10には、ソース線 SLとビット線 BLが示されている。メモリセルの駆動電流に応じ て、ソース線 SL並びにビット線 BLの間隔は最適な距離を選択する。
[0044] また、図 11には、プラグ電極 301とワード線 WL、ソース線 SL、ビット線 BLが示され ている。
[0045] さらに、図 12には、アクティブ領域 303及びアクティブ領域とのコンタクト 302が示さ れている。
[0046] まず、通常の半導体製造工程を用いて、図 13に示す構造を作成する。フィールド 酸ィ匕膜 311により、拡散層 320は分離されている。ゲート電極 314は、ゲート絶縁膜 3 12、サイドウォール 313、金属シリサイド 315と接する。コンタクト 317と層間絶縁膜 3 19との密着性を高め、剥離を防ぐために、密着層 316が形成されている。コンタクト 3 17は、メタル配線 318につながる。
[0047] 次に、図 14に示すように、コンタクトホールを形成し、化学的気相成長法 (CVD)に より、密着層 332及びプラグ電極 331を形成する。プラグ電極 331の材料は、カルコ ゲナイドとの間に、非才一ミックな接触を形成する材料を選択する。また、熱抵抗の高 い材料を用いることで、プラグ電極からのジュール熱の拡散を防止し、書き換えに必 要な電力を低減することができる。密着層 332の組成としては TiN、プラグ電極 331 の材料の組成としては Wを用いることができる。
[0048] さらに、図 15に示すように、カルコゲナイド 341、上部電極 342をスパッタもしくは真 空蒸着により成膜し、層間絶縁膜 343を形成する。カルコゲナイド 341の組成として は、記録型光ディスクにおいて幅広い実績を持つ、 Ge— Sb—Teの合金、もしくは、 その合金に添加物をカ卩えたものが適する。
[0049] 次に、図 16に示すように、コンタクトホールを形成し、化学的気相成長法 (CVD)に より、密着層 350、ビット線とのコンタクト 351を形成する。
[0050] さらに、図 17に示すように、密着層 352を形成し、ビット線 353をスパッタする。
[0051] 続いて、図 18に示すように、層間絶縁膜 363を形成し、さらに上部配線を形成する ことで、所望の相変ィ匕メモリセルを作成することが可能である。なお、図 18において、 364は図 4に示した情報記憶部に相当する部分である。
[0052] 本実施の形態は、通常の CMOSロジック混載設計ルールに準じて製造することが 可能であり、ロジック混載型メモリの製造に適する。
[0053] さらに、図 19に示すように、プラグ電極 331ならびに密着層 332とカルコゲナイド 34 1との間にヒーター層 365が挟まれた構造を取ることができる。ヒーター層 365は、プ ラグ電極 331よりも高い電気抵抗を持ち、書き換え動作時にヒーター層 365において 電流がジュール熱に効率的に変換される。さらに、ヒーター層 365とカルコゲナイド 3 41との間には、非ォーミックな界面抵抗が存在し、高速な読み出し動作が可能であ る。好ましくは、非才一ミックな界面抵抗とは、ショットキー接合もしくは p—n接合によ り形成されている。 p—n接合を形成する場合は、ヒーター層 365を半導体材料により 形成する。
[0054] また、図 20に示すように、プラグ電極 331ならびに密着層 332とカルコゲナイド 341 との間に接着層 366が挟まれた構造を取ることができる。接着層 366は、層間絶縁膜 363、プラグ電極 331およびカルコゲナイド 341と良好な接着力を持ち、製造工程で のカルコゲナイドの剥離、カルコゲナイド中の空乏部の発生ならびにメモリセル動作 中のカルコゲナイド中の空乏部の発生を防止することができる。その結果、製造時の 歩留まりと書き換え信頼性が向上する。さらに、接着層 366とカルコゲナイド 341との 間には、非才一ミックな界面抵抗が存在し、高速な読み出し動作が可能である。好ま しくは、接着層 366は、誘電体材料により形成されている。
[0055] (実施の形態 2)
図 21〜図 26により、本発明の実施の形態 2における相変ィヒメモリセルの一例を詳 細に説明する。図 21〜図 23に相変化メモリセルを構成する各部材が配置される部 分の要部レイアウト図を示し、図 24に図 21〜図 22の X—X'線における要部断面図 、図 25に Y—Y'線における要部断面図を示し、さらに図 26に応用例の要部レイァゥ ト図を示す。
[0056] 本実施の形態は、より集積度の高い相変化メモリセルの構造について適用した例 であり、以下に説明する。
[0057] 図 21に、アクティブ領域 303、ソース線 SL、ワード線 WL、カルコゲナイドと接触す るプラグ電極 301を示す。最小カ卩ェ寸法を Fとしたときに、ワード線の間隔は 2Fであ り、ソース線の間隔は 3Fである。また、図 22に、アクティブ領域 303、ワード線 WL、 ビット線 BL、カルコゲナイドと接触するプラグ電極 301を示す。さら〖こ、図 23に、ソー ス線とのコンタクト 361を示す。
[0058] 図 24,図 25において、プラグ電極 331は、サイドウォール 313を用いて、自己整合 的に形成する。サイドウォール 313の材料は、層間絶縁膜 343とカ卩ェ時の選択比が 大き 、材料が好まし 、。 342のビット線をカルコゲナイド 341の上部電極として用いる
[0059] 本実施の形態は、 CMOSロジック設計ルールとの整合性は低 、が、メモリセル面 積を 6F2とすることが可能であり、大容量単体メモリに適する。 [0060] さらに、図 26に示すように、ビット線 BLを配置し、カルコゲナイドの上部電極をソー ス線にすることもできる。この場合、ソース線を分離しないことで、ソース線の微細加 ェが不要となるため、加工によるカルコゲナイドへのダメージを低減することが可能に なる。これにより、高信頼性を持つ相変化メモリセルを製造することが可能になる。
[0061] (実施の形態 3)
図 27,図 28により、本発明の実施の形態 3における相変ィ匕メモリセルの一例を詳 細に説明する。図 27,図 28に相変化メモリセルを構成する各部材が配置される部分 の要部レイアウト図を示す。
[0062] 本実施の形態は、相変化メモリセルの高集積化と信頼性を両立させるための構造 について適用した例であり、以下に説明する。
[0063] 図 27に、アクティブ領域 303、プラグ電極 301、ソース線とのコンタクト 361を示す。
さら〖こ、図 28に、ビット線 BL、ワード線 WLを示す。ワード線の間隔は 2F、ビット線の 間隔は 4Fである。メモリセルの面積は、 8F2である。この構造は、ビット線の間隔を幅 広く取ることが可能なため、カルコゲナイドの分離を行いやすい利点がある。これによ り、高集積化と信頼性を両立させることが可能になる。
[0064] (実施の形態 4)
図 29,図 30により、本発明の実施の形態 4における相変ィヒメモリセルの一例を詳 細に説明する。図 29,図 30に相変化メモリセルを構成する各部材が配置される部分 の要部レイアウト図を示す。
[0065] 本実施の形態は、より高速動作が可能な相変化メモリセルの構造について適用し た例であり、以下に説明する。
[0066] 図 29に、ビット線 BL、ワード線 WL、プラグ電極 301、ソース線とのコンタクト 361を 示す。さら〖こ、図 30に、アクティブ領域 303を示す。本構造の利点は、ワード線長を 短くできるため、高速動作が可能な点である。
[0067] (実施の形態 5)
図 31,図 32により、本発明の実施の形態 5における相変ィヒメモリセルの一例を詳 細に説明する。図 31,図 32に相変化メモリセルを構成する各部材が配置される部分 の要部レイアウト図を示す。 [0068] 本実施の形態は、最適な電流量で動作可能な相変化メモリセルの構造について適 用した例であり、以下に説明する。
[0069] 図 31〖こ、ビット線 BL、プラグ電極 301、ワード線 WL、ソース線とのコンタクト 361、 アクティブ領域 303を示す。また、図 32に、アクティブ領域 303の領域が明確に示さ れている。本構造の利点は、メモリセル 1つに 2つのトランジスタが用いられているた め、 set動作には 1つのトランジスタを用い、 reset動作に 2つのトランジスタを用いるこ とで、それぞれの動作に最適な電流量で動作させることができる点である。
[0070] (実施の形態 6)
図 33,図 34により、本発明の実施の形態 6における相変ィ匕メモリセルを含むメモリ モジュールの一例を説明する。
[0071] 図 33に、相変化メモリセルを含むメモリモジュールの要部を構成する回路図を示す 。本実施の形態において、メモリモジュールは、メモリアレイ部 MAと、 X系アドレスデ コーダ X— DECと、 Y系アドレスデコーダ Y— DECと、読み出し '書き込み回路 RWC などカゝら構成される。
[0072] メモリアレイ部 MAは、複数のビット線 BL (BLO〜BLm)と、複数のソース線 SL (SL 0〜SLm)と、複数のワード線 WL (WLO〜WLn)力 構成されており、各ビット線 BL と各ワード線 WLの交点にメモリセル MC (MCOO〜MCnm)が接続されている。各メ モリセル MCは、選択素子 MN (MNOO〜MNnm)と記憶素子 R (ROO〜Rnm)で構 成される。記憶素子 Rは相変化素子であり、結晶状態では lk Ω〜 10k Ωの低い抵抗 となり、また、アモルファス状態では、 10(¾Ω〜100Μ Ωの高い抵抗となる。選択素 子 ΜΝは Νチャネル型 MOSFETである。例えば、選択素子 ΜΝΟΟのゲート電極は ワード線 WLOに接続され、ドレイン電極は記憶素子 ROOに接続され、ソース電極はソ ース線 SLOに接続されている。他の選択素子も同様である。
[0073] なお、本実施の形態では、選択素子として MOSFETを用いている力 その代わり にバイポーラトランジスタを用いてもよい。この場合、選択素子の面積当たりの駆動能 力が大きいため、メモリセル面積を縮小できる利点がある。
[0074] ワード線 WLには、 X系アドレスデコーダ X— DECが接続されており、 X系アドレス 信号によって、一つのワード線 WLが選択される。また、ビット線 BLとソース線 SLの一 端には Y系アドレスデコーダ Y— DECが接続されており、 Y系アドレス信号によって、 一組のビット線 BLとソース線 SLが選択されて、後述の読み出し '書き込み回路 RWC に接続される。
[0075] なお、本実施の形態では、メモリアレイ部 ΜΑ毎に、読み出し '書き込み回路 RWC がーつ設置されているが、もちろん複数の読み出し '書き込み回路を設置してもよい 。その場合、複数ビットに同時に書き込み，読み出し動作が行えるため、高速な動作 が可能となる効果がある。
[0076] 読み出し '書き込み回路 RWCは、センスアンプ SAと、読み出し用電流源 Ireadと、 この読み出しスィッチ RSWと、 reset用電流源 Iresetと、この resetスィッチ RS— SW と、 set用電流源 Isetと、この setスィッチ SS— SWと、書き込み用グランドスィッチ WG SWなどから構成される。各電流源 Iread, Iset, Iresetは、 read動作用電圧源 Vr ead、 set動作用電圧源 Vset、 reset動作用電圧源 Vresetにそれぞれ接続される。 また、センスアンプ SAには、センスアンプィネーブル信号 SE、リファレンス電圧 REF 、データ出力線 Dが接続されている。
[0077] 本実施の形態において、書き込み ·読み出し動作を図 34を用いて説明する。一例 として、メモリセル MCOOの動作について述べる。他のメモリセルも同様である。
[0078] reset動作 (RESET)は、以下のように行う。読み出しスィッチ RSWと setスィッチ S S— SWはオフ状態とする。まず、 resetスィッチ RS— SWと書き込み用グランドスイツ チ WG - SWをオンにする。 X系アドレスデコーダ X - DECと Y系ァドレスデコーダ Y — DECによりメモリセル MCOOを選択することで、メモリセル MCOOに後述する set電 流よりも大きな電流を流す。一定期間流した後に、ワード線 WLOとビット線 BLOを立 ち下げる。これにより、記憶素子 ROOは溶融状態力 急冷され、非晶質となる。
[0079] set動作 (SET)は、以下のように行う。読み出しスィッチ RSWと resetスィッチ RS - SWはオフ状態とする。まず、 setスィッチ SS— SWと書き込み用グランドスィッチ WG - S Wをオンにする。 X系ァドレスデコーダ X - DECと Y系ァドレスデコーダ Y— DEC によりメモリセル MCOOを選択することで、メモリセル MCOOに前述の reset動作よりも 小さな電流を流す。前述のリセット動作よりも長い間、電流を流した後に、ワード線 W LOとビット線 BLOを立ち下げる。これにより、記憶素子 ROOは結晶化する。 [0080] set動作につ 、ては、記憶素子の状態が変化しやす!/、電流方向にて書き込むため 、記憶素子の情報は容易に書き換わる。また、 reset動作については、 NMOSFET のソース電位をソース線と同じ電位にすることができ、 NMOSFETのゲート一ソース 間電圧を大きくできる方向、つまりビット線からメモリセルを通って、ソース線に電流を 流すことで行う。
[0081] 読み出し動作 (READ)は、以下のように行う。 resetスィッチ RS— SWと書き込み 用グランドスィッチ WG— SW、 setスィッチ SS— SWはオフとする。まず、読み出しス イッチ RSWをオンとする。所定期間後、読み出しスィッチ RSWをオフにする。記憶素 子 ROOは抵抗値に応じた電流が流れることにより、ビット線が充電される。すなわち、 記憶素子 ROOが低抵抗であれば、ビット線 BLOは高抵抗の時よりも高電圧に充電さ れる。センスアンプィネーブル信号 SEをオンにすることで、この電位差がセンスアン プ SAにより増幅され、データ出力線 D力もデータを得ることができる。
[0082] set動作と異なり、読み出し動作においては、記憶素子の状態が変化しにくい方向 に電流を流して読み出すため、記憶素子の情報は破壊されにくい。
[0083] 動作に必要な電流量は、記憶素子の特性に依存する。説明のため、具体的な数値 例を以下に記す。 reset電流は、例えば 200 A (マイクロアンペア）あれば、カルコ ゲナイドを溶融させることができる。この reset電流のパルス幅は 50ns (ナノ秒）である 。 set電流は、例えば 100 Aあれば、カルコゲナイドを結晶化温度以上に昇温でき る。この set電流のパルス幅は 150nsである。 read電流は、メモリセル力 set状態の場 合、例えば 60 A流れるようにすれば、実用的な速度で読み出し動作を行うことがで きる。メモリセル力 ^eset状態の場合、例えば、： A程度しか流れないようにできる。 この read電流のパルス幅は 1 Onsである。
[0084] (実施の形態の効果）
上述した各実施の形態によれば、高速に読み出し可能な、データ保持特性の高い 半導体装置、特に半導体不揮発性メモリを実現することができる。さらに、この半導体 不揮発性メモリは、 CPUなどの論理回路と同一の基板上に混載することにより信頼 性の高 、高機能組込型マイコンなどのロジック混載型メモリを提供したり、アナログ回 路を有する半導体装置を提供することができる。また、この半導体不揮発性メモリは、 単体メモリとして提供することもできる。
[0085] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0086] 本発明のような相変化メモリの安定した書き込みを実現する技術は、相変化メモリ の実用化に大きく貢献し、特に不揮発メモリ混載マイコン、 ICカードにおいて、幅広く 使われる可能性が極めて高い。すなわち、携帯機器の顕著な普及にともない、不揮 発性メモリの需要が伸びている。特に、論理回路との混載が容易であり、高速に書き 込みが可能であり、書き込み可能な回数が大きぐ駆動電圧が低いメモリが求められ ている。相変化メモリは、これら全ての特徴を併せ持つメモリとして利用することができ る。

Claims

請求の範囲
[1] 複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線と の交点に設けられた情報記憶部と選択素子力 なるメモリセルを複数有するメモリア レイを含み、
前記ビット線に流れる情報を書き込む第 1のパルスと前記第 1のパルスとは異なる 第 2のパルスとにより情報を書き込み、第 3のパルスにより情報を読み出す場合に、前 記第 2のパルスと前記第 3のパルスとの電流方向が逆であることを特徴とする半導体 装置。
[2] 請求項 1記載の半導体装置において、
前記選択素子は、 MISFETであることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、
前記選択素子は、バイポーラ型トランジスタであることを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、
前記選択素子は、接合であることを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
前記第 1のパルスと前記第 2のパルスと前記第 3のパルスとは、それぞれパルス幅 が異なり、
前記第 2のパルスは、最もパルス幅が長ぐ
前記第 3のパルスは、最もパルス幅が短 、ことを特徴とする半導体装置。
[6] 請求項 1記載の半導体装置において、
前記第 3のパルスの電圧は、前記第 1のパルスもしくは前記第 2のパルスの電圧より も大きいことを特徴とする半導体装置。
[7] 請求項 1記載の半導体装置において、
前記第 3のパルスの電流は、前記第 1のパルスもしくは前記第 2のパルスの電流より も大きいことを特徴とする半導体装置。
[8] 請求項 1記載の半導体装置において、
CPUを含むことを特徴とする半導体装置。
[9] 複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線と の交点に設けられた情報記憶部と選択素子力 なるメモリセルを複数有するメモリア レイを含み、
前記情報記憶部は、第 1の電極と記憶素子と半導体材料と第 2の電極からなり、 前記記憶素子と前記半導体材料との界面には、 p—n接合が存在することを特徴と する半導体装置。
[10] 請求項 9記載の半導体装置において、
前記記憶素子は、カルコゲナイドであることを特徴とする半導体装置。
[11] 請求項 9記載の半導体装置において、
前記半導体材料は、 n型のシリコンであることを特徴とする半導体装置。
[12] 複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線と の交点に設けられた情報記憶部と選択素子力 なるメモリセルを複数有するメモリア レイを含み、
前記情報記憶部は、第 1の電極と記憶素子と誘電体材料と第 2の電極からなり、 前記記憶素子と前記誘電体材料との界面には、非才一ミックな電気抵抗が存在す ることを特徴とする半導体装置。
[13] 請求項 12記載の半導体装置において、
前記記憶素子は、カルコゲナイドであることを特徴とする半導体装置。
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