JP2011529610A - プログラミング後の回復遅延を短縮するための相変化セル読み出しに対する電位極性の反転 - Google Patents

Abstract

相変化メモリ（ＰＣＭ）内の選択された素子に供給される電位は、プログラム動作後に極性を反転されて回復時間を短縮し、読み出し動作のためにデバイスを安定にする。
【選択図】 図１

Description

本発明は相変化メモリに関し、より具体的には相変化メモリセルの読み出しの遅延を短縮することに関する。

相変化メモリ（ＰＣＭ）は、良好な書込み速度、小さなセル寸法、より簡単な回路、及び相補型金属酸化膜半導体（ＣＭＯＳ）プロセスとの製造の適合性により、有望な次世代不揮発性メモリ技術である。ＰＣＭは、メモリセルを高抵抗状態と低抵抗状態に転移させる電流パルスによる抵抗加熱によってプログラムすることができるカルコゲニド物質の相転移に基づくものである。

本発明とみなされる主題は、本明細書の最後にある特許請求の範囲において具体的に示され、明確に請求される。しかしながら、本発明は、構成及び操作方法の両方に関して、その目的、特徴、及び利点とともに、添付図面と共に読みながら以下の詳細な説明を参照することにより最も良く理解することができる。

本発明による、相変化メモリ（ＰＣＭ）と極性反転を組み合わせる無線アーキテクチャを示す。 ＰＣＭ物質を非晶質にするプログラミング動作後のＰＣＭデバイスの抵抗回復を示す閾値電圧ＶＴ（ｔ）の時間分解解析を示す。 正バイアス印加及び負バイアス印加の両方に対する回復時間を示す。 正のプログラミングのためのバイアスをかけられたセレクタ・デバイスと組み合せた記憶物質を含むメモリセルを示す。 負の読み出しのためのメモリセルのバイアス印加を示す。 セレクタ・デバイスとメモリ記憶素子を含み、各メモリセル位置に１ビット又はそれ以上のビット情報を格納するメモリ・アレイの構成を示す。 非晶相へのプログラミングのためのバイアスをかけられたメモリ・アレイの構成を示す。 本発明による、負の読み出しを実行するようにバイアスをかけられたメモリ・アレイの構成を示す。

説明の簡単さ及び明瞭さのために、図中に示す要素は、必ずしも一定の尺度で描かれてはいないことを理解されたい。例えば、いくつかの要素の寸法は、明瞭にするために、他の要素に比べて誇張されている可能性がある。更に、適切と考えられる場合には、参照番号を図の間で繰り返して、対応する或は類似した要素を示す。

以下の詳細な説明において、本発明の完全な理解を与えるために、多くの特定の細部を説明する。しかしながら、当業者であれば、本発明は、これらの特定の細部なしに実施できることを理解するであろう。他の例では、周知の方法、手順、構成要素および回路は、本発明を不明瞭にしないために、詳述していない。

図１に示す実施形態は、無線アーキテクチャ内の、本発明による極性反転機能を有する不揮発性メモリを含むことができる通信デバイス１０を示す（極性反転は後の図で説明する）。通信デバイス１０には、一つ又はそれ以上のアンテナ構造体１４を含めて無線機が他の無線通信デバイスと通信することができるようにすることができる。それゆえに通信デバイス１０は、セル方式デバイス、又は、例えば、ＩＥＥＥ ８０２．１１規格に基づく無線ローカルエリアネットワーク（ＷＬＡＮ）の基盤技術を与えるワイヤレス・フィディリティ（Ｗｉ−Ｆｉ）、ＩＥＥＥ ８０２．１６−２００５に基づくＷｉＭａｘ及びモバイルＷｉＭａｘ、広帯域符号分割多元接続（ＷＣＤＭＡ）、及びグローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ）ネットワークのような無線ネットワーク内で動作するデバイスとして動作することができるが、本発明はこれらのネットワーク内だけでの動作に限定されない。通信デバイス１０と同じプラットホームに配置された無線サブシステムは、ネットワーク内の他のデバイスと、ＲＦ／位置の空間内の異なる周波数帯域で通信する機能を与える。

この実施形態は、変調／復調に対応するためのアンテナ構造体１４とトランシーバ１２の結合を示す。一般に、アナログのフロントエンド・トランシーバ１２は単独型の無線周波数（ＲＦ）デスクリート回路又は集積アナログ回路とすることができ、或は、トランシーバ１２は一つ又はそれ以上のプロセッサ・コア１６及び１８を有するプロセッサに組み込むことができる。マルチコアは、作業負荷をコアにわたって分担されるように処理し、ベースバンド機能及びアプリケーション機能を処理することを可能にする。データ及び命令は、プロセッサとシステム・メモリ２０内の記憶装置と間のインターフェイスを通して転送することができる。

システム・メモリ２０は、揮発性メモリ、及び相変化物質を有する不揮発性メモリ２２の両方を含むことができる。不揮発性メモリ２２は、相変化メモリ（ＰＣＭ）、相変化ランダム・アクセス・メモリ（ＰＲＡＭ又はＰＣＲＡＭ）、オボニック統合メモリ（ＯＵＭ）又はカルコゲニド・ランダム・アクセス・メモリ（Ｃ−ＲＡＭ）と呼ぶことができる。揮発性及び不揮発性メモリは、積み重ねプロセスで結合して回路基板上の設置面積を減らすか、別々にパッケージ化するか、又はプロセッサの上部に配置されたメモリ要素と共にマルチチップ・パッケージ内に配置することができる。この実施形態はまた、不揮発性メモリ３２をプロセッサ・コアの一つに組み込めることを示す。

ＰＣＭセルは周期表の第ＩＶ族元素の合金を含み、例えばＴｅ又はＳｅなどの元素はカルコゲニド又はカルコゲニド物質と呼ばれる。カルコゲニドを相変化メモリセル内に有利に用いて、データ保持力をもたらし、不揮発性メモリから電源が取り外された後でも安定状態を保持することができる。例えばＧｅ₂Ｓｂ₂Ｔｅ₅のような相変化物質を用いると、記憶装置にとって有用な明確に異なる電気的特性を有する二つの相、すなわち、高抵抗を示す非晶相（リセット状態）と低抵抗を示す結晶相（セット状態）とが示される。

相変化メモリ（ＰＣＭ）に使用されるカルコゲニド物質の電子的挙動は、メモリセルの動作電圧及び応答時間を定める上で重要である。非晶性カルコゲニド物質の電子的スイッチングに対する閾値電圧は、プログラミング動作と読み出し動作との間に存在する境界の指標となる。例えば、プログラミング動作がメモリセルを結晶相から非晶相に切り替えるとき、カルコゲニド物質の典型的な電子現象として、抵抗が安定するための回復時間が存在する。

図２は、ＰＣＭ材料を非晶性にするプログラミング動作後のＰＣＭデバイスの抵抗回復を示す、閾値電圧ＶＴ（ｔ）の時間分解解析を示す。結晶相から開始して、カルコゲニド物質内に入れられた十分なエネルギーが局部温度をその融点（Ｔｍ）を越えて上昇させる。合金の励起された原子がランダムな配置内に移動し、そこでエネルギー・パルスを突然停止させると、急冷が起って原子をランダムな非晶性又は半非晶性の「リセット」状態に凍結する。

上記のように、図はプログラミング動作後の時間を示す。「抵抗回復時間」と記されている時間は、その間の低閾値電圧と低抵抗とにより特徴付けられる。従って、非晶相へプログラムされた直後のＰＣＭデバイスは、抵抗回復時間中、結晶（セット）相におけるＰＣＭデバイスの特性と容易には区別することができないことに注意する必要がある。非晶相の特性である高いＶＴと高抵抗は、抵抗回復時間、すなわち、約３０ｎｓの読み出し動作遅延後にのみＰＣＭデバイスにより示される。回復時間は読み出しに使用できない「時間の暗領域」であり、それは、リセットビットとセットビットが共に低抵抗性（高伝導性）であることに注意すれば、リセットビットをセットビットから確実に区別することができないためである。

図３は、正のバイアス印加と負のバイアス印加の両方に対する回復時間を示す。図は、正電圧で行われるメモリセル・リセット動作後の、負の読み出し電圧と正の読み出し電圧の両方に対する閾値電位ＶＴの漸進的変化を示す。ここで、「正」及び「負」は、接地ノードとしての記憶素子の底面電極を基準とする。本発明に従って、プログラミング後にセレクタ・デバイスに反転極性を印加すれば、回復時間は劇的に短縮されることに注意されたい。

図４は、正のプログラミングのためのバイアスをかけたセレクタ・デバイスと結合した記憶物質を含むメモリセルを示す。このバイアス印加は、セレクタ・デバイスの閾値電圧を上昇させて電流駆動機能を低下させることになるＭＯＳＦＥＴのボディ効果を防止する。記憶物質内を流れてビットをリセットする電流Ｉ_RESETは通常大きく、ある場合には１ｍＡにも達するので、正電圧で記憶素子をリセットすることが好ましい。

一方、読み出し中に流れる電流は通常はより低い電流であり、約１００μＡの値を有することができ、従って極性は、セレクタ・デバイスのボディ効果に悪影響を及ぼすことなく反転させることができる。図５は負の読み出しのためのメモリセルのバイアス印加を示す。各ソース線はワード線に垂直に走り、読み出し動作中に単一ビットを選択するために他のワード線から離されている。

セレクタ・デバイスは整流器、例えばダイオード、ではないことに注意されたい。何故なら、電流は、プログラミング中は一方向に流れ、読み出し中は逆方向に流れるからである。図４及び図５に示すＮ型チャネルのＭＯＳＥＦＴデバイスは、相互入替え可能なソース端子とドレーン端子により、どちらの方向へも電流を流すことができる。また、結晶性ビットの読み出し動作は、結晶性ビットが回復時間に影響されないので、どちらの極性でも実行可能であることにも注意されたい。

図６は、各々のメモリセル位置において、セレクタ・デバイスとメモリ記憶素子とを含んで１ビット又はそれ以上のビット情報を格納する、３ｘ３のメモリ・アレイ構成を示す。３ｘ３のアレイは過度に単純化されたメモリ・アレイを与えるが、本発明の範囲はこの点において限定されないことに注意されたい。アレイの特定の行にあるセレクタ・デバイスのゲートは、種々の行においてＷＬ_m-1，ＷＬ_m，及びＷＬ_m+1で表されるセレクタ電圧を受け取る。その列の位置にある記憶素子をアドレス指定するプログラム線は、ＢＰＬ_n-1、ＢＰＬ_n、及びＢＰＬ_n+1で表されるビット・プログラム線（ＢＰＬ）である。メモリセル位置の列にそったセレクタ・デバイスの伝導端子をアドレス指定する読み出し線は、ＢＲＬ_n-1、ＢＲＬ_n、及びＢＲＬ_n+1で表されるビット読み出し線（ＢＲＬ）である。

図７は、選択されたメモリセルを非晶相にプログラミングするためにバイアスをかけられた、図６に示したメモリ・アレイ構成を示す。リセット状態（又はセット状態）へのプログラミング中、１ボルト乃至５ボルトの電圧範囲内の正の電圧Ｖ_RESET（又はＶ_SET）が、選択されたビット・プログラム線（ＢＰＬ）に加えられ、全ての他のＢＰＬ及びビット読み出し線、すなわちソース線は接地電位（ＧＮＤ）に保持される。所望のセレクタ・デバイスをオンにするために、選択されたワード線Ｖ_WLが１ボルト乃至５ボルトの範囲内の電圧でバイアスをかけられる。加えられた電圧が相変化物質の閾値電圧よりも大きいとき、電流Ｉ_RESETが相変化物質中を流れる。一旦、加えられたバイアスが閾値電圧よりも大きくなって、電流Ｉ_RESETが記憶物質を加熱すると、閾値の切り替えが起って物質は動的なオン状態に変化する。

図８は、本発明に従って、負の読み出しを実行するためにバイアスをかけられた、図６に示したメモリ・アレイ構成を示す。読み出し動作中、０．２ボルト乃至０．４ボルトの電圧範囲内の正の読み出し電圧Ｖ_READが選択されたビット読み出し線（ＢＲＬ）に加えられ、全ての他のＢＲＬ及び全てのＢＰＬは接地電位に保持される。ワード線Ｖ_WLに、１ボルト乃至５ボルトの電圧範囲内でバイアスをかけて、所望のセレクタ・デバイスを選択することができる。記憶物質内を流れる電流Ｉ_READが検知されて選択されたビットの相が決定される。

この図はＭＯＳＦＥＴセレクタを示すが、任意の双方向セレクタ・デバイスを使用できることに注意すべきである。双方向セレクタ・デバイスの一例は、対称的なＩ−Ｖ特性を有するオボニック閾値スイッチ（ＯＳＴ）である。リセット及びセットを、それぞれ非晶状態及び結晶状態に関連付けることは一つの慣例であり、少なくとも逆の慣例を採用することもできることを理解されたい。

ここまでで既に、本発明の実施形態はカルコゲニド物質に接続されたＭＯＳＦＥＴデバイスを含み、その場合メモリセルに加えられる電位は、プログラム動作後に極性が反転されて回復時間を短縮し、読み出し動作のためのデバイスの安定性をもたらすことが明らかとなったはずである。プログラム動作において、選択されたメモリセルはカルコゲニド物質側で正電圧Ｖ_RESETを受け取り、セレクタ・デバイス側で接地電位を受け取るのに対して、読み出し動作中には逆の極性が与えられ、その結果カルコゲニド物質が接地電位を受け取りセレクタ・デバイスが正電圧Ｖ_READを受け取るようになる。

本発明の特定の特徴が、本明細書に示され説明されてきたが、当業者であれば、多くの修正、置換、変更及び均等物を思い付くであろう。従って、添付の特許請求の範囲は、本発明の真の精神の範囲内に含まれるこうした修正及び変更の全てをカバーするように意図されることを理解すべきである。

１０：通信デバイス
１２：無線トランシーバ
１４：アンテナ構造体
１６、１８：プロセッサ・コア
２０：システム・メモリ
２２、３２：不揮発性メモリ

Claims (19)

1. メモリ・アレイの列内にあってプログラム線に共通に接続され、各々がセレクタ・デバイスと読み出し線に共通に接続された導電端子を有して第１及び第２の電位を受け取る記憶デバイスとを有するメモリセルを備えることを特徴とする記憶システム。
2. 前記読み出し線により受け取られる前記第１の電位は、前記記憶システムのプログラム動作中は接地電位であることを特徴とする、請求項１に記載の記憶システム。
3. 前記読み出し線により受け取られる前記第２の電位は、前記記憶システムの読み出し動作中は前記接地電位よりも高い電位であることを特徴とする、請求項１に記載の記憶システム。
4. 前記読み出し線により受け取られる前記第２の電位は、前記記憶システムの読み出し動作中は０．２乃至０．４ボルトの範囲内にあることを特徴とする、請求項３に記載の記憶システム。
5. 前記第２の電位は前記第１の電位の後に受け取られて、プログラミング後に前記セレクタ・デバイスに反転極性を印加することにより回復時間を短縮することを特徴とする、請求項１に記載の記憶システム。
6. 記憶要素の第１の端子に結合された第１の導電端子を有するセレクタ・デバイスを備え、前記記憶要素の第２の端子は、プログラム動作中には第１の正電位を受け取り、読み出し動作中には接地電位を受け取り、前記セレクタ・デバイスの第２の導電端子は、前記プログラム動作中には前記接地電位を受け取り、前記読み出し動作中には第２の正電位を受け取ることを特徴とする記憶素子。
7. 前記第２の正電位は、プログラミング動作の後に受け取られて前記記憶素子の回復時間を短縮することを特徴とする、請求項６に記載の記憶素子。
8. 前記第２の正電位は、プログラミング後に前記セレクタ・デバイスに反転極性を印加することを特徴とする、請求項６に記載の記憶素子。
9. 前記セレクタ・デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであることを特徴とする、請求項６に記載の記憶素子。
10. 前記セレクタ・デバイスは、オボニック閾値スイッチ（ＯＴＳ）であることを特徴とする、請求項６に記載の記憶素子。
11. 前記記憶要素は、相変化メモリ（ＰＣＭ）内に使用されるカルコゲニド物質であることを特徴とする、請求項６に記載の記憶素子。
12. セレクタ・デバイスのソースに接続された第１の端子と、カルコゲニド物質に接続された第２の端子とを有するメモリセルを備え、前記第１の端子及び第２の端子に供給される電位は、プログラム動作後に極性を反転されて回復時間を短縮させ、読み出し動作のための安定性をもたらすことを特徴とする相変化メモリ（ＰＣＭ）。
13. 前記第１の端子は、前記ＰＣＭのプログラム動作中には接地電位を受け取り、前記第２の端子は正電位を受け取ることを特徴とする、請求項１２に記載のＰＣＭ。
14. 前記第１の端子は、前記ＰＣＭの読み出し動作中には正電位を受け取り、前記第２の端子は接地電位を受け取ることを特徴とする、請求項１２に記載のＰＣＭ。
15. トランシーバと、
    前記トランシーバに結合された第１及び第２のプロセッサ・コアと、
    を備え、
    前記第１のプロセッサ・コアは、セレクタ・デバイスと読み出し動作においては極性を反転される第１の電位をプログラミング動作中に受け取る第１の端子及び第２の端子の間に結合されたカルコゲニド物質とを含むメモリセルを有する内蔵型相変化メモリ（ＰＣＭ）内に情報を格納する、
    ことを特徴とする無線通信システム。
16. 前記第１の端子は、前記ＰＣＭの前記プログラミング動作中には接地電位を受け取り、前記第２の端子は正電位を受け取ることを特徴とする、請求項１５に記載の無線通信システム。
17. 前記第２の端子は、前記ＰＣＭの前記プログラミング動作中には１．０乃至５．０ボルトの範囲内の第１の電位を受け取ることを特徴とする、請求項１６に記載の無線通信システム。
18. 前記第１の端子は、前記ＰＣＭの前記読み出し動作中には正電位を受け取り、前記第２の端子は前記接地電位を受け取ることを特徴とする、請求項１５に記載の無線通信システム。
19. 前記第１の端子は、前記ＰＣＭの前記読み出し動作中には０．２乃至０．４ボルトの範囲内の正電位を受け取ることを特徴とする、請求項１８に記載の無線通信システム。

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