KR20130094868A - 프로그래밍 후 복구 지연을 감소시키기 위한 상-변화 셀 판독용 포텐셜 극성 반전 - Google Patents

Abstract

상 변화 메모리(PCM)에서 선택된 셀에 인가된 포텐셜은 복구 시간을 억제하고 판독 연산을 위한 장치 안정화를 제공하기 위해서 프로그램 연산 후에 극성이 반전된다.

Description

프로그래밍 후 복구 지연을 감소시키기 위한 상-변화 셀 판독용 포텐셜 극성 반전{REVERSING A POTENTIAL POLARITY FOR READING PHASE-CHANGE CELLS TO SHORTEN A RECOVERY DELAY AFTER PROGRAMMING}

본 발명은 프로그래밍 후 복구 지연을 감소시키기 위한 상 변화 셀 판독용 포텐셜 극성 반전에 관한 것이다.

PCM(Phase Change Memory; 상 변화 메모리)은 알맞은 쓰기 속도, 작은 셀(cell) 사이즈, 보다 심플한 회로, 및 CMOS(Complementary Metal-Oxide-Semiconductor) 공정과의 제조 호환성 덕분에 유망한 차세대 비휘발성 메모리 기술이다.

PCM은 칼코게나이드 물질의 상 전이(phase transition)를 기초로 하는데, 이것은 메모리 셀을 높은 저항 상태 또는 낮은 저항 상태로 전이시키는 전류 펄스를 가지고 저항성 가열을 함으로써 프로그램될 수 있다. 상이한 저항으로부터 저장된 데이터 판독에서의 지연을 감소시키기 위한 개선이 요구된다.

본 발명은 프로그래밍 후 복구 지연을 감소시키기 위한 상 변화 셀 판독용 포텐셜 극성 반전에 관한 기술을 제공하는 것을 목적으로 한다.

본 발명의 일 관점에 따르면 본 발명은 스토리지 시스템으로서, 본 발명에 따른 스토리지 시스템은 메모리 어레이의 칼럼(column)에서 프로그램 라인에 공통으로 연결된 메모리 셀들을 포함하고, 각각의 메모리 셀은 제1 전압 포텐셜 및 제2 전압 포텐셜을 수신하기 위해서 판독 라인에 공통으로 연결된 전도 터미널을 갖는 스토리지 장치 및 선택 장치를 가진다.

본 발명의 일 관점에 따르면 본 발명은 스토리지 셀로서, 본 발명에 따른 스토리지 셀은 스토리지 소자의 제1 터미널에 결합된 제1 전도 터미널을 갖는 선택 장치를 포함하고, 스토리지 소자의 제2 터미널은 프로그램 연산 동안 제1 포지티브 포텐셜을 수신하며 판독 연산 동안 그라운드 포텐셜을 수신하고, 선택 장치의 제2 전도 터미널은 프로그램 연산 동안 그라운드 포텐셜을 수신하며 판독 연산 동안 제2 포지티브 포텐셜을 수신한다.

본 발명의 일 관점에 따르면 본 발명은 PCM(상 변화 메모리)으로서, 본 발명에 따른 PCM은 선택 장치의 소스에 연결된 제1 터미널 및 칼코게나이드 물질에 연결된 제2 터미널을 갖는 메모리 셀을 포함하고, 제1 터미널 및 제2 터미널에 공급되는 포텐셜은 복구 시간을 억제하고 판독 연산을 위한 안정화를 제공하기 위해서 프로그램 연산에 이어서 극성이 반전된다.

본 발명의 일 관점에 따르면 본 발명은 무선 통신 시스템으로서, 본 발명에 따른 무선 통신 시스템은 트랜시버, 트랜시버에 결합된 제1 프로세서 코어 및 제2 프로세서 코어를 포함하고, 제1 프로세서 코어는 판독 연산에서 극성이 반전되는 프로그래밍 연산에서의 제1 포텐션을 수신하는 제1 및 제2 터미널들 사이에 결합된 칼코게나이드 물질 및 선택 장치를 포함하는 메모리 셀을 갖는 내장된 PCM(상 변화 메모리)에 정보를 저장한다.

도 1은 본 발명에 따른 극성 반전을 가진 상 변화 메모리(PCM)를 통합시킨 무선 아키텍처를 도시한다.
도 2는 PCM 물질을 비결정(amorphous)으로 만드는 프로그래밍 연산에 이어지는 PCM 장치의 저항 복구를 보여주는 문턱 전압 VT(t)의 시간-분해(time-resolved) 분석을 도시한다.
도 3은 포지티브(positive) 인가 바이어스와 네거티브(negative) 인가 바이어스 양쪽 모두에 대한 복구 시간을 도시한다.
도 4는 포지티브 프로그래밍(positive programming)을 위해서 바이어스된 선택 장치와 결합한 스토리지 물질을 포함하는 메모리 셀을 도시한다.
도 5는 네거티브 판독(negative reading)을 위해서 메모리 셀을 바이어스하는 것을 도시한다.
도 6은 각각의 메모리 셀 위치에서 한 비트 이상의 정보를 저장하기 위해서 메모리 스토리지 소자와 선택장치를 포함하는 메모리 어레이 구성을 도시한다.
도 7은 비결정 상으로 프로그래밍하도록 바이어스된 메모리 어레이 구성을 도시한다.
도 8은 본 발명에 따라서 네거티브 판독을 구현하도록 바이어스된 메모리 어레이 구성을 도시한다.

본 발명으로 여겨지는 주제물(subject matter)은 명세서의 결론 부분에서 특별히 지적되고 명확하게 청구된다. 하지만, 본 발명은 그 목적, 특징, 및 이점과 함께 구성 및 동작 방법과 관련해서 이하의 상세한 설명을 참조하여 첨부 도면과 함께 읽을 때 가장 잘 이해될 수 있다.

설명의 단순화 및 명확화를 위해서, 도면들에서 도시된 구성요소들이 스케일에 맞추어 도시된 것만은 아니라는 것이 이해될 것이다. 예를 들어, 일부 구성요소들의 치수는 명확성을 위해서 다른 구성요소들에 비해 과장될 수 있다. 나아가, 적절하다고 여겨지는 곳에서는, 참조 번호들이 대응하거나 유사한 구성요소들을 가리키기 위해서 도면들 간에 반복된다.

이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해서 많은 구체적인 사항들이 제시된다. 하지만, 본 발명은 이러한 구체적인 사항들 없이도 본 발명이 실행될 수 있다는 것이 당업자에 의해서 이해될 것이다. 다른 예들에서, 공지된 방법들, 절차들, 부품들, 및 회로들은 본 발명을 모호하게 하지 않게 하기 위해서 상세하게 설명되지는 않는다.

도 1에 도시된 실시 예는 무선 아키텍처 내에서 본 발명에 따라서 극성 반전(polarity reversing) 능력을 가진 비휘발성 메모리를 포함할 수 있는 통신 장치(10)를 도시한다(극성 반전은 이후의 도면들에서 설명된다). 통신 장치(10)는 무선 통신 장치가 다른 오버-더-에어(over-the-air) 통신 장치와 통신하는 것을 허용하는 하나 이상의 안테나 구조(14)를 포함할 수 있다. 이와 같이, 통신 장치(10)는 셀룰러 장치 또는 예컨대, IEEE 802.11 규격을 기초로 하는 WLAN(Wireless Local Area Network), IEEE 802.16-2005을 기초로 하는 WiMax와 모바일 WiMax, WCDMA(Wideband Code Division Multiple Access), 및 GSM(Global System for Mobile Communications) 네트워크의 기초 기술을 제공하는 와이 파이(Wireless Fidelity; Wi-Fi)와 같은 무선 네트워크에서 동작하는 장치로서 동작할 수 있으며, 본 발명이 이러한 네트워크에서만 동작하는 것으로 한정되지 않는다. 통신 장치(10)의 동일한 플랫폼에서 함께 사용되는 무선 통신 장치의 서브시스템들은 RF/위치공간에서 상이한 주파수 밴드로 네트워크에서의 다른 장치들과 통신하는 능력을 제공한다.

실시 예는 변조/복조를 수용하기 위해서 트랜시버(transceiver)(12)에 안테나 구조(14)를 결합하는 것을 보여준다. 일반적으로, 아날로그 프론트 엔드(front end) 트랜시버(12)는 독립형(stand-alone) RF(Radio Frequency; 무선 주파수) 이산 또는 집적 아날로그 회로일 수 있고, 트랜시버(12)는 하나 이상의 프로세서 코어(16 및 18)를 가진 프로세서를 가지고 내장될 수 있다. 복수의 코어들은 처리 부하가 코어들을 통해서 공유되는 것을 허용하고, 베이스밴드 기능과 어플리케이션 기능을 처리한다. 데이터 및 명령어들은 시스템 메모리(20)에서의 메모리 스토리지와 프로세서 사이의 인터페이스를 통해서 전송될 수 있다.

시스템 메모리(20)는 상 변화 물질을 가지는 비휘발성 메모리(22)와 휘발성 메모리 양자 모두를 포함할 수 있다. 비휘발성 메모리(22)는 상 변화 메모리(PCM), 상 변화 RAM(PRAM 또는 PCRAM), OUM(Ovonic Unified Memory), 또는 칼코게나이드 RAM(C-RAM)으로 지칭될 수 있다. 휘발성 및 비휘발성 메모리들은 보드 상에서 풋프린트(footprint)를 감소시키기 위해서 적층 공정에서 결합될 수 있으며, 개별적으로 패키지될 수 있으며, 또는 프로세서의 위에 배치된 메모리 부품들과 함께 멀티-칩 패키지로 배치될 수 있다. 실시 예는 또한 비휘발성 메모리(32)가 프로세서 코어들 중의 하나와 함께 내장될 수 있다는 것을 보여준다.

PCM 셀은 주기율표의 VI족 원소들, 예컨대 칼코게나이드 또는 칼코겐 물질로 지칭되는 Te 또는 Se와 같은 원소들의 합금을 포함할 수 있다. 칼코게나이드는 데이터 보유를 제공하기 위해서 상 변화 메모리 셀에서 유리하게 사용될 수 있으며, 비휘발성 메모리로부터 파워가 제거된 후에도 안정적으로 남아 있을 수 있다. 상 변화 물질을 예컨대 Ge₂Sb₂Te₅라고 하면, 메모리 스토리지를 위해 유용한 구별되는 전기적 특성을 가진 두 개의 상, 즉 높은 저항을 나타내는 비결정 상(amorphous phase)(리셋 상태)과 낮은 저항을 나타내는 결정 상(crystalline phase)(셋 상태)이 나타난다.

메모리 셀의 반응 시간과 동작 전압을 결정하는 데 있어서, 상 변화 메모리(PCM)에서 사용된 칼코게나이드 물질의 전자적 거동이 핵심이 된다. 비결정 칼코게나이드 물질의 전자적 스위칭을 위한 문턱 전압은 프로그래밍 연산과 독출 연산 사이에 존재하는 경계의 지표이다. 예를 들어, 프로그래밍 연산이 메모리 셀을 결정 상에서 비결정 상으로 스위칭할 때, 칼코게나이드 물질의 전형적인 전자적 현상으로서 저항이 안정화되기 위한 복구 시간 기간이 존재한다.

도 2는 PCM 물질을 비결정으로 만드는 프로그래밍 연산에 이어지는 PCM 장치의 저항 복구를 보여주는 문턱 전압 VT(t)의 시간-분해 분석을 도시한다. 결정 상에서부터 시작하면, 칼코게나이드 물질로 공급된 충분한 에너지는 국부의 온도를 녹는 온도(Tm) 위로 올린다. 이 합금의 여기된 원자들은 랜덤 배열로 움직이고, 여기서 에너질 펄스의 갑작스러운 중단은 원자들을 랜덤, 비결정, 또는 반(semi)-비결정 "리셋" 상태로 얼리는 신속한 퀀칭(quenching)을 제공한다.

상술한 바와 같이, 도면은 프로그래밍 연산에 이어지는 시간을 도시한다. "저항 복구 시간 기간"이라고 표시된 시간 기간은 그 비트의 낮은 저항 및 낮은 문턱 전압에 의해서 특징지어진다. 그러므로, 비결정 상으로 이제 막 프로그램된 PCM 장치는 저항 복구 시간 기간 동안 결정(셋) 상인 PCM 장치의 특성과 손쉽게 구별될 수 없다는 점에 주목해야 한다. 비결정 상의 특성인 높은 VT 및 높은 저항은 저항 복구 시간 기간인 약 30 ns의 판독 연산 지연 후에만 PCM 장치에 의해서 드러난다. 리셋(reset) 비트와 셋(set) 비트 양쪽 모두의 낮은 저항성(높은 전도성)에 주목하면 리셋(reset) 비트가 셋(set) 비트와 손쉽게 구별되지 않기 때문에, 복구 시간은 판독을 위해서 이용할 수 없는 "시간의 어두운 영역(dark region of time)"이다.

도 3은 포지티브(positive) 인가 바이어스와 네거티브(negative) 인가 바이어스 양쪽 모두에 대한 복구 시간을 도시한다. 도면은 포지티브 전압을 가지고 수행된 메모리 셀 리셋 연산 후에 "네거티브" 및 "포지티브" 판독 전압에 대한 문턱 전압 VT의 전개를 도시하는 데, 여기서 "네거티브" 및 "포지티브"는 그라운드 노드로서 스토리지 소자의 바닥 전극을 참조한다. 만약, 본 발명에 따른 프로그래밍 후에 반전 극성(reverse polarity)이 선택장치에 인가된다면 복구 시간이 현저하게 감소한다는 점에 주목하라.

도 4는 포지티브 프로그래밍을 위해서 바이어스된 선택 장치와 결합한 스토리지 물질을 포함하는 메모리 셀을 도시한다. 이 바이어싱(biasing)은 선택 장치의 문턱 전압을 증가시키고 그 전류 구동 능력을 감소시키는 MOSFET 바디 효과(body effect)를 회피한다. 비트를 리셋하기 위해서 스토리지 물질에서 흐르는 전류 I_RESET가 보통 높기 때문에, 어떤 경우에는 1 mA 만큼이나 높은데, 포지티브 전압을 가지고 스토리지 소자를 리셋하는 것이 바람직하다.

한편, 판독 동안 흐르는 전류는 전형적으로 보다 낮은 전류이고, 약 100uA의 값을 가질 수 있어서, 극성은 선택 장치의 바디 효과에 거스르는 영향을 주지않고 반전될 수 있다. 도 5는 네거티브 판독(negative reading)을 위해서 메모리 셀을 바이어스하는 것을 도시한다. 각각의 소스 라인(source line)은 워드 라인들에 수직으로 이어지고, 판독 연산 동안 하나의 단일 비트를 선택하기 위해서 다른 워드 라인들과 분리되게 유지된다.

선택 장치가 정류기, 예컨대 다이오드가 아니라는 점에 주목해야 하는데, 전류는 프로그래밍 동안 한 방향으로 흐르고, 판독 동안 반대 방향으로 흐르기 때문이다. 도 4 및 5에서 도시된 N-채널 MOSFET 장치는 교체 가능한 소스 및 드레인 터미널들을 가지고 양 방향으로 전류가 흐르는 것을 허용한다. 결정 비트(crystalline bit)는 복구 시간을 겪지 않기 때문에, 결정 비트의 판독 연산은 어느 극성을 가지고도 수행될 수 있다는 점 또한 주목해야 한다.

도 6은 각각의 메모리 셀 위치에 한 비트 이상의 정보를 저장하기 위해서 메모리 스토리지 소자와 선택장치를 포함하는 3×3 메모리 어레이 구성을 도시한다. 3×3 어레이는 단순화한 메모리 어레이를 제공한 것이고, 본 발명의 범위는 이러한 관점에서 한정되지 않는다는 점에 주목하라. 어레이의 특정 로(row)에 위치한 선택 장치의 게이트들은 다양한 로(row)에서 WL_{m -1}, WL_m, 및 WL_{m +1}로서 표기된 선택기 전압을 수신한다. 칼럼(column) 위치에서 스토리지 소자를 어드레싱(addressing)하는 프로그램 라인들은 BPL_{n -1}, BPL_n, 및 BPL_{n +1}로 표기된 비트 프로그램 라인들(Bit Program Lines; BPLs)이다. 메모리 셀 위치의 칼럼(column)을 따라서 선택 장치 전도 터미널을 어드레싱 하는 판독 라인들은 BRL_{n -1}, BRL_n, 및 BRL_{n +1}로 표기된 비트 판독 라인들(Bit Read Lines; BRLs)이다.

도 7은 선택된 메모리 셀을 비결정 상으로 프로그래밍하도록 바이어스된 도 6에서 도시된 메모리 어레이 구성을 도시한다. 리셋 상태(또는 셋 상태)로 프로그래밍하는 동안, 1 볼트 내지 5 볼트의 전압 범위에 있는 포지티브 전압 V_RESET (또는 V_SET)이 선택된 비트 프로그램 라인(BPL)에 인가되고, 모든 다른 BPL들 및 다른 비트 판독 라인들, 즉 소스 라인들을 그라운드 포텐셜(GND)로 유지한다. 선택된 워드 라인 V_WL은 원하는 선택 장치를 턴 온(turn on)하기 위해서 1 볼트 내지 5 볼트의 전압 범위에서 바이어스된다. 전류 I_RESET은 인가된 전압 포텐셜이 상 변화 물질의 문턱 전압보다 클 때 상 변화 물질을 통해서 흐른다. 일단 인가된 바이어스가 문턱 전압보다 크고, 전류 I_RESET이 스토리지 물질을 가열하면, 문턱 스위칭이 발생하고, 상기 물질은 동적 온(on) 상태로 된다.

도 8은 본 발명에 따라서 네거티브 판독을 구현하도록 바이어스된 도 6에서 설명된 메모리 어레이 구성을 도시한다. 판독 연산 동안, 0.2 볼트 내지 0.4 볼트의 전압 범위에서 포지티브 판독 전압 V_READ가 선택된 비트 판독 라인(BRL)에 인가되고, 모든 다른 BRL들 및 모든 BPL들을 그라운드로 유지한다. 워드 라인 V_WL은 원하는 선택 장치를 선택하기 위해서 1 볼트 내지 5 볼트의 전압 범위에서 바이어스될 수 있다. 스토리지 물질에서 흐르는 전류 I_READ는 선택된 비트의 상을 결정하기 위해서 감지된다.

도면들은 MOSFET 선택기를 도시하지만, 임의의 양-방향 선택 장치가 사용될 수 있다는 점에 주목해야 한다. 이러한 양-방향 선택 장치의 일 예가 대칭적인 I-V 특성을 가지는 OTS(Ovonic Threshold Switch)이다. 비결정 상태 및 결정 상태 각각을 리셋 및 셋에 연관시키는 것은 하나의 규약이고, 적어도 반대 규약이 채택될 수도 있다는 점이 이해될 것이다.

지금까지, 본 발명의 실시예는 칼코게나이드 물질과 연결된 MOSFET 장치를 포함하고, 여기서 복구 시간을 억제하고 판독 연산을 위한 장치 안정화를 제공하기 위해서 메모리 셀에 공급된 포텐셜은 프로그램 연산에 이어 극성이 반전된다. 프로그램 연산에서, 선택된 메모리 셀은 칼코게나이드 물질 쪽에서 포지티브 전압 V_RESET를 수신하고 선택 장치 쪽에서 그라운드 포텐셜을 수신하는 반면에, 판독 연산 동안은 칼코게나이드 물질이 그라운드 포텐셜을 수신하고 선택 장치가 포지티브 전압 V_READ를 수신하도록 반전된 극성이 공급된다.

본 발명의 일정한 특징들이 본 명세서에서 도시되고 설명되었지만, 이제 많은 변형들, 교체들, 변경들, 및 등가물들이 당업자에게 생각날 것이다. 그러므로, 첨부된 청구항들은 본 발명의 진정한 사상의 범위에 속하는 이러한 변형들 및 변경들을 모두 포함하도록 의도된 것이라고 이해되어야 한다.

Claims (19)

1. 스토리지 시스템으로서:
   메모리 어레이의 칼럼(column)에서 프로그램 라인에 공통으로 연결된 메모리 셀들을 포함하고, 각각의 메모리 셀은 제1 전압 포텐셜 및 제2 전압 포텐셜을 수신하기 위해서 판독 라인에 공통으로 연결된 전도 터미널을 갖는 스토리지 장치 및 선택 장치를 가지는 것을 특징으로 하는 스토리지 시스템.
2. 제 1 항에 있어서, 스토리지 시스템의 프로그램 연산 동안 판독 라인에 의해서 수신된 제1 전압 포텐셜은 그라운드 포텐셜인 것을 특징으로 하는 스토리지 시스템.
3. 제 1 항에 있어서, 스토리지 시스템의 판독 연산 동안 판독 라인에 의해서 수신된 제2 전압 포텐셜은 그라운드 포텐셜보다 큰 포텐셜인 것을 특징으로 하는 스토리지 시스템.
4. 제 3 항에 있어서, 스토리지 시스템의 판독 연산 동안 판독 라인에 의해서 수신된 제2 전압 포텐셜은 0.2 내지 0.4 볼트의 범위에 있는 것을 특징으로 하는 스토리지 시스템.
5. 제 1 항에 있어서, 프로그래밍 후 선택 장치에 반전 극성을 제공함으로써 복구 시간을 감소시키기 위해서 제1 전압 포텐셜에 이어서 제2 전압 포텐셜이 수신되는 것을 특징으로 하는 스토리지 시스템.
6. 스토리지 셀로서:
   스토리지 소자의 제1 터미널에 결합된 제1 전도 터미널을 갖는 선택 장치를 포함하고, 스토리지 소자의 제2 터미널은 프로그램 연산 동안 제1 포지티브 포텐셜을 수신하며 판독 연산 동안 그라운드 포텐셜을 수신하고, 선택 장치의 제2 전도 터미널은 프로그램 연산 동안 그라운드 포텐셜을 수신하며 판독 연산 동안 제2 포지티브 포텐셜을 수신하는 것을 특징으로 하는 스토리지 셀.
7. 제 6 항에 있어서, 제2 포지티브 포텐셜은 스토리지 셀의 복구 시간을 감소시키기 위해서 프로그래밍 연산에 이어서 수신되는 것을 특징으로 하는 스토리지 셀.
8. 제 6 항에 있어서, 제2 포지티브 포텐셜은 프로그래밍 후 선택 장치로 반전 극성을 제공하는 것을 특징으로 하는 스토리지 셀.
9. 제 6 항에 있어서, 선택 장치는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 장치인 것을 특징으로 하는 스토리지 셀.
10. 제 6 항에 있어서, 선택 장치는 OTS(Ovonic Threshold Switch)인 것을 특징으로 하는 스토리지 셀.
11. 제 6 항에 있어서, 스토리지 소자는 PCM(상 변화 메모리)에서 사용되는 칼코게나이드 물질인 것을 특징으로 하는 스토리지 셀.
12. PCM(상 변화 메모리)으로서:
    선택 장치의 소스에 연결된 제1 터미널 및 칼코게나이드 물질에 연결된 제2 터미널을 갖는 메모리 셀을 포함하고, 제1 터미널 및 제2 터미널에 공급되는 포텐셜은 복구 시간을 억제하고 판독 연산을 위한 안정화를 제공하기 위해서 프로그램 연산에 이어서 극성이 반전되는 것을 특징으로 하는 PCM.
13. 제 12 항에 있어서, 제1 터미널은 PCM의 프로그램 연산 동안 그라운드 포텐셜을 수신하고, 제2 터미널은 포지티브 포텐셜을 수신하는 것을 특징으로 하는 PCM.
14. 제 12 항에 있어서, 제1 터미널은 PCM의 판독 연산 동안 포지티브 포텐셜을 수신하고, 제2 터미널은 그라운드 포텐셜을 수신하는 것을 특징으로 하는 PCM.
15. 무선 통신 시스템으로서:
    트랜시버;
    트랜시버에 결합된 제1 프로세서 코어 및 제2 프로세서 코어를 포함하고, 제1 프로세서 코어는 판독 연산에서 극성이 반전되는 프로그래밍 연산에서의 제1 포텐션을 수신하는 제1 및 제2 터미널들 사이에 결합된 칼코게나이드 물질 및 선택 장치를 포함하는 메모리 셀을 갖는 내장된 PCM(상 변화 메모리)에 정보를 저장하는 것을 특징으로 하는 무선 통신 시스템.
16. 제 15 항에 있어서, 제1 터미널은 PCM의 프로그래밍 연산 동안 그라운드 포텐셜을 수신하고, 제2 터미널은 포지티브 포텐셜을 수신하는 것을 특징으로 하는 무선 통신 시스템.
17. 제 16 항에 있어서, 제2 터미널은 PCM의 프로그래밍 연산 동안 1.0 내지 5.0 볼트 범위의 제1 포텐셜을 수신하는 것을 특징으로 하는 무선 통신 시스템.
18. 제 15 항에 있어서, 제1 터미널은 PCM의 판독 연산 동안 포지티브 포텐셜을 수신하고, 제2 터미널은 그라운드 포텐셜을 수신하는 것을 특징으로 하는 무선 통신 시스템.
19. 제 18 항에 있어서, 제1 터미널은 PCM의 판독 연산 동안 0.2 내지 0.4 볼트 범위의 포지티브 포텐셜을 수신하는 것을 특징으로 하는 무선 통신 시스템.

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