JP5172836B2 - 相変化メモリデバイス - Google Patents

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Description

本発明は、相変化メモリデバイスに関する。特に、オボニック閾値スイッチセレクターを用いた相変化メモリデバイスに関する。
既知であるように、相変化メモリは、２つの異なる結晶構造の物質に関連し、違った電気特性である２つの相の間、さらに正確には、アモルファス（非晶質）である不規則な相と結晶質又は多結晶質である規則的な相との間のスイッチングの特性を備えた物質群を使用する。２つの相は、著しく異なる抵抗率に関連する。
現在、カルコゲニド物質又はカルコゲン物質と呼ばれるＴｅやＳｅなどのような周期表のグループＶＩにおける要素の合金は、相変化メモリセルにおいて有利に用いることが可能である。期待されているカルコゲニドのほとんどは現在、Ｇｅ、Ｓｂ、Ｔｅ（Ｇｅ2Ｓｂ2Ｔｅ5）の合金から形成される。その合金は現在、上書き可能ディスク上で情報を記憶するために用いられ、また、マスストレージのために提案されている。
カルコゲニドにおいて、物質が、非晶質相（より抵抗率が高い）から結晶質相（より伝導性が高い）に、またはその反対にわたっている場合、抵抗率は、２又はそれ以上のオーダーの大きさで変化する。
相変化は、局所的な温度上昇によって得ることができる。１５０℃より低いと、両方の相は安定する。非晶質状態から始まり、温度が２００℃より高く上昇すると、急減な微結晶核生成が起こる。そして、十分長い時間、物質が結晶化温度で維持される場合、相変化を受け、結晶質となる。カルコゲニドを非晶質状態に戻すには、融解温度（約６００℃）より高い温度に上昇させ、そして、カルコゲニドを急激に冷やす必要がある。
カルコゲン物質の特性を利用するメモリデバイス（または、相変化メモリデバイスと呼ばれる）は、既に計画されつつある。
ストレージ要素としてカルコゲン要素を含む相変化メモリにおいて、メモリセルは、行と列に配置され、図１に示すようなアレイを形成する。図１のメモリアレイ１は、複数のメモリセル２を具備し、それぞれ、相変化タイプのメモリ要素３、そして、選択要素４を具備する。メモリセル２は、行６（また、ワードラインと呼ばれる）と列５（また、ビットラインと呼ばれる）の間の交差点に配置される。
各メモリセル２において、メモリ要素３は、それ自体のワードライン６に接続されている第１ターミナル、それ自体の選択要素４の第１ターミナルに接続されている第２ターミナルを有する。選択要素４は、ビットライン５に接続される第２ターミナルを有する。別の解決方法において、セル２それぞれのメモリ要素３及び選択要素４は、配置を入れ替えることが可能である。
カルコゲニドの構成は、相変化メモリデバイスの使用に適している。相変化メモリセルの考えられる構造は、多くの文献に開示されている（例えば、ＵＳ−Ａ−５，８２５，０４６参照）。
相変化メモリセルは、カルコゲン物質（適切なストレージ要素を形成する）及びヒーターと呼ばれる抵抗電極（resistive electrode）を含む（ＵＳ−Ａ−２００３／０１８５０４７に対応するＥＰ−Ａ−１３２６２５４を参照）。
電気に関する観点からすれば、カルコゲン物質と接触又は近接させることで抵抗電極に電流を流し、そして、ジュール効果でカルコゲン物質を加熱することによって、結晶化温度及び融解温度を得ることが可能となる。
特に、カルコゲン物質が高い抵抗率の状態（また、リセット状態とも呼ばれる）である非晶質にある場合、適切な長さ及び振幅の電圧パルス／電流パルスを与えて、そして、カルコゲン物質をゆっくりと冷やすことを可能にする必要がある。この状況では、カルコゲン物質は、それの状態を変化させ、高い抵抗率の状態から低い抵抗率の状態（また、セット状態とも呼ばれる）へスイッチする。
その逆も同様に、カルコゲン物質がセット状態にある場合、カルコゲン物質を非晶質相にスイッチさせるために、適切な長さ及び高振幅の電圧パルス／電流パルスを与える必要がある。
選択要素は、ＰＮダイオード、バイポーラ接合トランジスタ、又は、ＭＯＳトランジスタなどのようなスイッチングデバイスによって実装される。
例えば、ＵＳ−Ａ−５，９１２，８３９は、カルコゲニドを用い、さらに、スイッチング要素としてダイオードを具備したユニバーサルメモリ要素を開示している。ダイオードは、多結晶シリコン又はその他の物質のような薄膜を含めることが可能である。
ＧＢ−Ａ１２９６７１２及びＵＳ−Ａ−３，５７３，７５７は、「オボニックメモリスイッチ」と呼ばれる相変化メモリ（phase change memory）要素であるＰＣＭと直列に接続される「オボニック閾値スイッチ」（ovonic threshold switch）（以下、またはＯＴＳとする）と呼ばれるスイッチ要素を含む多くのセルによって形成されるバイナリメモリを開示している。ＯＴＳ及びＰＣＭは、絶縁基板上で互いに隣接して形成され、導電ストリップを通じて互いに接続される。図２ａは、メモリ要素３及びオボニックスイッチ４を用いたメモリセル２と電気的に同等な技術を示す。
ＰＣＭは、異なる抵抗率に関連した２つの異なる準安定状態（結晶質及び非晶質）を有するカルコゲン半導体物質によって形成される。一方、ＯＴＳは、異なる抵抗率に関連した２つの異なる動作領域を用いた一つの単一相（通常は非晶質で、時おり結晶質となる）を有するカルコゲン半導体物質で構成される。ＯＴＳ及びＰＣＭが、実質的に異なる大きな抵抗を有する場合、さらに詳細には、ＯＴＳがＰＣＭより大きな抵抗を有する状態で、メモリセルが読み取りを行う際、後者が高抵抗状態（デジタル的には「０」の状態に相当する）にあるとき、電圧降下がセルに生じ、そのセルは、ＰＣＭを始動させるのに十分ではない状態となるが、ＰＣＭが既に低抵抗状態（デジタル的には「１」の状態に相当する）にあるときＯＴＳを低抵抗状態に駆動させるのに十分となる。
ＯＴＳ（相変化タイプのメモリ要素に関連してＯＴＳの利用を開示するＵＳ−Ａ−３，２７１，５９１及びＵＳ２００６０７３６５２を参照）は、図２ｂに示されている特性を有する。図２ｃは、リセットメモリ要素ＰＣＭ（実線）の特性とセットＰＣＭ（破線）の特性を示す。
図２ｂに示す通り、ＯＴＳは、閾値Ｖth,otsより小さい電圧に関して大きな抵抗を有し、印加されている電圧が閾値Ｖth,otsを超える場合、スイッチは、実質的に一定である低い電圧で導電を開始し、ＯＴＳは、低インピーダンスを有する。この状況において、図２ｃから分かるように、ＰＣＭがセットである場合、メモリセルはオンとなり、ＰＣＭがリセットである場合、メモリはオフとなる。
ＯＴＳを通る電流が保持電流Ｉhを下回ったとき、ＯＴＳは、高インピーダンス状態に戻る。この挙動は、対象性を有し、また、負電圧及び負電流（図示せず）を生じさせる。
図２ｃに示すように、非晶質状態（リセット）において、ＰＣＭは、ＯＴＳのグラフと同じようなグラフを有し、結晶質である場合、ＰＣＭは、下方部分の特性においてより高い導電性を有し、そして、上方部分において、リセットセルとほぼ同じ挙動を有する。
ＯＴＳにおいて、閾値Ｖthは、ドリフトに影響を受け易い。閾値電圧ドリフトは、ＯＴＳ選択メモリアレイに影響を及ぼす、なぜならば、それが、カルコゲン物質のストレージ要素に正確な読み取りをさせないようにするからである。
実際、図２ｂ及び図２ｃの比較観察から直接分かるように、セレクターの閾値電圧Ｖthが、十分な精度で識別されず、カルコゲンストレージ要素が結晶質である（論理「１」を記憶する）場合、読み取り電圧で論理「０」として読み取られる可能性があるから、セレクターはまだ導電状態にスイッチされない。同様に、読み取りエラーが生じ、カルコゲンストレージ要素が非晶質（論理「０」を記憶する）である場合でも、読み取り電圧において、要素は既に、図２ｃの上方部の曲線内にある。
言い換えれば、望ましい読み取り電圧は、ＯＴＳの（Ｖth,OTS）の閾値電圧と両方の閾値電圧の合計（Ｖth,OTS＋Ｖth,PCM）との間に制限される。よって、読み取り時間を最大にするために、Ｖth,OTSの正確な情報は重要である。
一般的に、セレクタースイッチの閾値が分からない場合、記憶されているビットの値を決定することは不可能であると考えられる。
この問題を解決するために、ドリフトを示さない特別なカルコゲニド物質がテストされている。別の解決策又は追加の解決策において、この問題を解決することが可能な電極物質の利用が適している。しかしながら、現在、相変化メモリデバイスの利用に適した全ての物質は、閾値ドリフトによって影響を受けている。
さらに、ＰＣＭは時間が経つにつれてリセット抵抗（Ｒreset）におけるドリフトの影響を受けることが指摘されている。そのドリフトは、図２ｃにおける曲線の傾きに変動を生じさせる。リセット抵抗におけるドリフトは、相変化メモリに基づく多レベルストレージに関して、いくつかの問題を有する。なぜならば、異なるレベルの抵抗に相当する結晶化の中間体レベルは、異なるビットを記憶するのに用いられてしまうからである。したがって、抵抗ドリフトは、読み取りエラーを生じさせる可能性がある。
本発明の目的は、カルコゲニド物質のドリフト問題を解決することである。
本発明によって、特許請求の範囲の請求項１、請求項１６、請求項２１に定義されるような相変化メモリデバイス、それに関する読み取り方法及びプログラミング方法を提供する。
実際には、ドリフトの問題を解決するために、読み取り対象のメモリセルのグループ（例えば、同一行に配置されているメモリセル全て）それぞれは、一又は二以上の基準セル（また、ＳＬＣ（単一セルのための単一レベルセル）及びＭＬＣ（複数の基準セルのための多レベルセル）と呼ばれる）に関連する。その基準セルは、関連するメモリセルと同じ構造を有する。基準セルは、それぞれのメモリセルに近接して構成することが可能である。
したがって、基準セルは、閾値電圧ＶTH及び抵抗においてメモリセルと同じドリフトを有することとなる。
プログラミングの間、同一のグループに属する全てのメモリセルは、それらの基準セルを用いて一緒（同時、直前、又は、直後）にプログラムされる。全てのプログラミング動作が１マイクロ秒乃至１０マイクロ秒の時間内で実行される場合、全てのメモリセル及びそれらの基準セルの電気特性（閾値電圧又は閾値抵抗）の整合性を確保することができる。
読み取りの間、メモリセルは、それらの基準セルと比較される。これにより、メモリセルの電気量（閾値電圧又は閾値抵抗）に影響を及ぼすドリフトが基準セルと共有されることを確実にし、基準セルに関連する全てのメモリセルの信頼できる読み取りを確実にする。
特に、ＯＴＳ選択要素の閾値電圧のドリフトに関連する問題を、それ自体に（以下で示す閾値基準セルにおける）閾値スイッチを有する基準セルを用いて解決することを可能にし、閾値基準セルは、セット状態にプログラムされることを可能とする。これにより、それは、ここに加えられた電圧が閾値電圧Ｖth,OTSに到達したとき、スイッチをオンにする。
さらに、読み取り対象のセル及び閾値基準セルを同一行に沿って配置することによって、閾値基準セルのスイッチングは、読み取り対象のセル全てのために用いられ、これにより、それに関して同時に読み取りが行われる。
抵抗ドリフトの問題解決に関して、オボニック閾値スイッチを有する基準セルを利用する必要は無いが、そのスイッチは、バイポーラトランジスタ又はＭＯＳトランジスタなどのような任意のタイプとすることが可能である。この場合、基準セルは、読み取りの間、メモリセルと比較される基準値を生成する。
本発明の理解のために、添付の図面に関連して好ましい実施例をここに開示する。それらは、実施例を制限することを意図していない。
メモリアレイのアーキテクチャを示す。 オボニックスイッチを用いたメモリセルと電気的な同等技術を示す。 オボニックスイッチ及び相変化メモリ要素における電流に対する電圧の特性を示したグラフ。 オボニックスイッチ及び相変化メモリ要素における電流に対する電圧の特性を示したグラフ。 オボニックスイッチを具備する相変化メモリセルを平面に沿って抜き出した断面。 オボニックスイッチを具備する相変化メモリセルを平面に沿って抜き出した断面。 本発明である相変化メモリデバイスの実施例の構造を示す。 第１の実施例によるデバイスを検知する相変化メモリの回路図を示す。 多レベルプログラミングのために読み取られる電流の供給を示すグラフ。 第２の実施例によるデバイスを検知する相変化メモリの回路図を示す。 本発明の一実施例によるシステム説明。
図３及び図４は、オボニックスイッチを具備する相変化メモリセルの典型的な構造を示す。
詳細には、半導体基板（図示せず）は、絶縁層１２で覆われている。銅などのような行のライン１３は、絶縁層１２の上端部まで伸び、第１誘電層１４によって、それぞれが絶縁されている。保護領域２２及び第１酸化被膜１９は、ＴｉＳｉＮなどのようなヒーター構造２３を保護する。そのヒーター構造２３は、コップのような形状を有し、内部がシリコン窒化物などのような鞘層２４によって覆われ、さらに、第２酸化被膜２５によってふさがれている。
メモリセルは、ＰＣＭ／ＯＴＳ（オボニックメモリスイッチ／オボニック閾値スイッチ）スタック又はドット３１を備え、それぞれ、ストレージ領域２７（例えば、Ｇｅ2Ｓｂ2Ｔｅ5）、第１バリア領域２８（例えば、ＴｉＡｌＮ）、スイッチング領域２９（例えば、Ａｓ2Ｓｅ3）、そして、第２バリア領域３０（例えば、ＴｉＡｌＮ）を具備し、ヒーター構造２３の壁２３ａまで延びて接する。図３は、アレイ１の列５（図１参照）と実質的に平行に整列して伸びている２つのドット３１を示す。一方、図４は、アレイの行６と実質的に平行に整列して伸びている一つのドット及びドットの半分３１を示す。ドット３１は、シリコン窒化物などのようなシーリング層３２及び二酸化ケイ素などのような金属間層３３によって閉ざされ、絶縁されている。
ビア開口部３５は、金属間層３３、シーリング層３２、第１酸化被膜１９、及び、保護領域２２を介して行のライン１３に至るまで伸び、一方、溝３６ａ、３６ｂは、金属間層３３を介して行のドット３１又はビア開口部３５の上端部に至るまで伸びる。ビア４０、列のライン４１ａ、及び、行のラインの接続部４１ｂは、ビア開口部３５及び溝３６ａ、３６ｂ内に形成される。列のライン４１ａは、図１のビットライン５に対応し、一方、行のライン１３は、図１のワードライン６に対応する。したがって、各ドット３１は、行のライン１３と列のライン４１ａとの間の交差部で形成される。
図５は、本発明によるメモリアレイ１０の実施例を示す。メモリアレイ１０は、複数のワードライン６及び複数のデータビットライン５を具備する。メモリセル２は、ワードライン６とビットライン５の交差点に配置される。同一のワードライン６に沿った８つのメモリセル２のグループ７は、ワード（一つのデータ単位）を形成し、それ自体の閾値基準セル２ａと関連する。閾値基準セル２ａそれぞれは、メモリセル２の関連するグループ７の隣に形成され、関連するグループの同一ワードライン６に接続される。閾値基準セル２ａは、基準ビットライン５ａと呼ばれるそれ自体のビットラインに接続される。
読み取りの間、読み取り対象のワードに属している全てのメモリセル２のデータビットライン５は、バイアス電圧を受ける。そのバイアス電圧は通常、ランプ電圧（ramp voltage）などのように電圧を上昇させる。また、基準ビットライン５ａは、同時にバイアス電圧を受ける。閾値基準セル２ａのスイッチングが検出されたとき、事前に定義されているわずかな遅延の後、ワードライン６のランプ電圧を停止することが可能となり、読み取られる全てのメモリセル２の電流を検出することができる。
したがって、対象のメモリセル２の内容が読み取られるとき、また、仮に閾値電圧がドリフトしたとしても、それらの基準セル２ａは、そのような閾値電圧のドリフトを受けることから、全てのＯＴＳ４が、スイッチがオンとなることを保証する。
プログラミングの間、閾値基準セル２ａのメモリ要素は、長くて信頼できる電圧パルスを加えることによってセットにすることが可能であり、よって、それについてのオボニックスイッチを始動する。そして、セットとなっている閾値基準セル２ａだけに関連するメモリセル２は、適切な振幅及び長さの電圧パルス／電流パルスを加えることによってプログラムされる（セットまたはリセット）。メモリセル２は、閾値基準セル２ａがプログラミングされた直前又は直後にプログラムされることが望ましい。
図６は、上記に示したメモリアーキテクチャとともに用いることが可能な読み取り回路５０の実装を示す
図６において、行デコーダ５５の最終ドライバ５６に接続されているワードライン６が示されている。ビットライン５及び５ａは、ＮＭＯＳタイプのカスコードトランジスタ５８に接続されている。そのカスコードトランジスタは、ビットライン５、５ａ上の電圧を調節し、特に、ランプ電圧をそこに加える。
カスコードトランジスタ５８は、部分的にしか示していない列デコーダ５９及び個別のスイッチ６０を介して個別のデータロード６５及び基準ロード６５ａに接続され、ＰＭＯＳトランジスタによって形成される。特に、データロード６５は、データビットライン５に接続可能なドレインターミナルを有する。一方、基準ロード６５ａは、基準ビットライン５ａに接続可能なドレインターミナルを有する。ロード６５、６５ａは、電圧ＶAの供給源に接続されているソースターミナルを有し、鏡のような構成において相互に接続される。それらは、相互に接続されているゲートターミナルを有し、基準ロード６５ａは、ゲートターミナルとドレインターミナルをショートさせる。基準ロード６５ａは、データロード６５よりｎ倍大きいアスペクト比（ロードトランジスタの幅と長さとの間の比）を有するのが望ましい。したがって、基準ブランチ上で読み取られる電流は、ｎで除算されるデータブランチに反映される。実際の比率は、特定の利用に最適化することができる。よって、ロード６５、６５ａは、電流コンバータ／電圧コンバータ６４を形成する。
スイッチング検出器６６は、基準ロード６５ａと基準ビットライン５ａに接続されている列デコーダトランジスタとの間で接続される。また、スイッチング検出器６６はまた、列デーコーダ５９と基準ビットライン５ａとの間で、又は、任意の適切な位置で配置され得る。基準ビットライン５ａを通る電流が事前に設定されている基準値を超えたとき、スイッチング検出器６６は、検出可能な適切な回路となり、閾値基準セル２ａにおけるＯＴＳ４のスイッチを入れることを検出する。例えば、スイッチング検出器６６は、基準ビットライン５ａに接続されている第１インプット、基準値に接続されている第２インプット、及び、アウトプットを有するコンパレータを用いて実装することが可能となる。そのアウトプットは、２つのインプットの比較に基づいて信号を供給する。スイッチング検出器６６は、ＮＭＯＳカスコードトランジスタ５８のゲートに接続されている電圧ジェネレータ６７のための制御信号を生成する。これにより、ランプ電圧を停止する。
コンパレータ６８は、データロード６５（電流コンバータ／電圧コンバータ６４のアウトプット）のドレインターミナルで電圧を基準値ＶREFと比較する。コンパレータ６８のアウトプットは、データビットＤ0乃至Ｄ7を表す。
スイッチ６０は、読み取りの間、閉じられるが、プログラミングの間は開かれる。したがって、ロード６５、６５ａからメモリセル２、２ａは切り離される。この段階において、メモリセル２、２ａは、電流制御タイプ又は電圧制御タイプである専用のポンプに既知の方法で接続される。
上記の通り、一つのストリング又はワードにおける全てのメモリセル（データ基準セル及び閾値基準セルの両方）が、常に同期化されている循環寿命を有することは明らかである。それらでは、常に相互にプログラミングが行われ、循環することに起因するそれらの閾値電圧Ｖｔｈについて生じ得るドリフトを補うからである。
図７は、ＰＣＭセルの４つの状態に関して確率密度に対する電流のグラフを示す（技術的に既知であるように電流の範囲をさらに細かく分割することによって追加の状態を加えることが可能である）。ここで、「００」は、リセットビットに関連する非晶質状態に相当する。レベル「１１」は、セットビットに関連する結晶質状態に相当する。中間体レベル「０１」及び「１０」は、部分的な結晶質状態に相当する。
リセット状態は通常、カルコゲニド物質を約６００℃の融解点に近づけ、その後、急速にそれを冷やす単一方形波（例えば、５０ナノ秒）を用いて得られる。
セット状態は通常、カルコゲニド物質を結晶化温度（例えば、４００℃）にまで近づけ、長期にわたる良好な状態が再構築されるまでそれを維持する単一方形波を用いて得られる。他には、セット状態は、カルコゲニド物質を融解点に近づけ、結晶が再形成するよう十分にゆっくり冷やすことによって得られる。
中間体状態「０１」、「１０」は、追加のプログラミングパルス、そして、２００５年６月３日に出願された欧州特許出願番号０５１０４８７７．５などで開示されている浸透経路の技術を必要としてもよい。
ｒｅｆ01、ｒｅｆ10、及びｒｅｆ11は、中間体レベルでの基準電流である。その基準電流は、メモリセル２と同様なプログラミング動作においてプログラムされる基準セルによって、さらに、メモリセル２の状態を検知するために読み取り中に用いられる基準セルによって生成される。ｒｅｆ01、ｒｅｆ10、及びｒｅｆ11は、メモリセルのドリフトを探知することができない絶対基準値に取って代わる。
抵抗のドリフトが、ストレージ領域２７（図３参照）の非晶質部分に比例することから、中間体レベル（この実施例では「０１」及び「１０」）を「１１」（すなわち、完全な結晶質状態）に近づけることに有利に働く。
読み取りの間、基準セルの抵抗ドリフトは、中間体レベルと関連する期間（window）を探知することを可能にする。
この場合、ＯＴＳセレクターの存在を必要としない。なぜならば、その技術は、ＰＣＭに関連する任意の種類のセレクターを用いて適用されるからである。
そのような解決策は、基準ビットに関わるビットライン上でスイッチング検出器を必要とせず、基準ビットと比較してそれらを一つずつ用いながらメモリセル内に記憶されているビットを単純に確認することを可能にする。
図８は、抵抗ドリフトを探知するために用いることが可能な読み取り回路５０’の実施例を示す。図８において、同一の参照番号は、図６の読み取り回路５０と同じ要素のために用いており、以下の説明では、読み取り回路と５０と読み取り回路と５０’との間の相違のみについて言及する。
詳細には、図８の読み取り回路５０’は、複数の基準ビットライン５ａ、５ｂ、及び５ｃを備える（ここでは、３つであり、メモリセル２の考えられ得る状態を識別するよう用いられる基準レベルと同じ数である）。ここで、選択要素４は、一般的なタイプのものである。基準ビットライン５ａ、５ｂ、及び、５ｃそれぞれは、それ自体の基準セル２ａ、２ｂ、及び、２ｃに、それ自体のカスコード５８に、それ自体のスイッチ６０ａ、６０ｂ、及び、６０ｃに、そして、それ自体の基準ロード６５ａ、６５ｂ、及び、６５ｃに接続されている。基準ロード６５ａ、６５ｂ、及び、６５ｃは、データロード６５のアスペクト比と等しい同一のアスペクト比Ｗ／Ｌを有する。スイッチング検出器６６は備えていない。
プログラミングの間、基準セル２ａ、２ｂ、及び、２ｃは、それ自体の閾値電圧それぞれでプログラムされ、図７の基準値ｒｅｆ01、ｒｅｆ10、及びｒｅｆ11にそれぞれ対応する。
読み取りの間、スイッチ６０ａが順に閉じられる。これにより、基準セル５ａ、５ｂ、及び、５ｃに一度に同時に流れる電流と等しい電流をデータライン５に与え、コンパレータ６８は、３つの異なるバイアス電流（上記３つの基準値に相当）のために、基準値ＶREFと電流コンバータ／電圧コンバータ６４のアウトプット電圧を毎回比較する。コンパレータ６８のアウトプットは、ハードウエア段階又はソフトウエア段階（図示せず）で用いられ、それら段階は、多レベルのメモリとして既知であるように、完全かつ正しいデータを導くよう構成されている。
基本的にはワードのグループ７の各メモリセルに関して、メモリセル２は、電流コンバータ／電圧コンバータ６４を介して第１基準セル２ａに接続され、メモリセル２の第１電気量（電流）が読み取られ、次に、メモリセル２は、電流コンバータ／電圧コンバータ６４を介して第２基準セル２ｂに接続され、第２電気量（電流）が読み取られる。このプロセスは、準備されている中間体レベル全てに繰り返される。図８の実施例において、第３基準セル２ｃは接続されて、コンバータのアウトプット電圧が基準値と比較される。そして、メモリセル２の状態及び記憶されているビットが電気量の読み取りに基づいて検出される。
明らかなように、同じようなアプローチ及び同じような読み取り回路は、例えば、３つのレベルのみ、又は、４以上のレベルなどのような、メモリセル２内に記憶される様々な数のレベルの場合に用いることが可能である。この場合、基準セル２ａ乃至２ｃの数は、記憶されているレベルの数に依存することは明らかであり、所望のレベルから１を差し引いた数と基準セルの数が等しくなる。
基準セルのための他の順序の選択はまた、多レベルのメモリとして既知である技術間で選択される読み取りアルゴリズムに基づいて用いることが可能である。
図９は、本発明の実施例によるシステム５００の一部を示す。システム５００は、無線デバイスに用いることが可能である。その無線デバイスは、携帯情報端末（ＰＤＡ）や、無線機能を有するデスクトップコンピュータ又はポータブルコンピュータ、ウエブタブレット、無線電話、ポケベル、インスタントメッセージデバイス、デジタル音楽プレーヤー、デジタルカメラ、その他無線で情報を送受信するよう適用可能なデバイスなどである。システム５００は、以下の任意のシステムにおいて用いることが可能である。それは、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、個人用無線ネットワーク（ＷＰＡＮ）システム、携帯電話ネットワークなどであるが、本発明は、これらのものに限定しない。
システム５００は、コントローラ５１０、インプット／アウトプット（Ｉ／Ｏ）デバイス５２０（例えば、キーパッド、ディスプレイなど）、メモリ５３０、無線インターフェース５４０、デジタルカメラ５５０、静的なランダムアクセスメモリ（ＳＲＡＭ）５６０を備えることができ、それぞれは互いにバス５５０を介して接続されていてもよい。一実施例において、バッテリ５８０は、電力をシステム５００に提供する。本発明の範囲は、これらコンポーネントのいくつか又は全てを有する実施例に限定されないことに留意すべきである。
コントローラ５１０は、例えば、一又は二以上のマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラなどを具備してもよい。メモリ５３０は、システム５００に送信、又は、システム５００によって送信されるメッセージを記憶するよう用いてもよい。さらに、メモリ５３０は、システム５００の動作中コントローラ５１０が実行する命令を記憶するよう用いてもよく、また、ユーザデータを記憶するよう用いてもよい。命令は、ここに開示するように、デジタル情報及びユーザデータとして記憶され、デジタルデータとしてメモリのあるセクション、そして、アナログメモリとして別のセクションに記憶してもよい。別の例として、所定のセクションを一度、そのように分類してデジタル情報を記憶してもよく、その後、アナログ情報を記憶するよう再分類及び再構成してもよい。メモリ５３０は、一又は二以上の異なるタイプのメモリを具備することが可能である。例えば、メモリ５３０は、揮発性メモリ（任意のタイプのランダムアクセスメモリ）、フラッシュメモリなどのような不揮発性メモリ、そして、図５乃至図８に関連して開示されたアーキテクチャが組み込まれている図１に示したメモリ１を具備してもよい。
Ｉ／Ｏデバイス５２０は、メッセージを生成するよう用いてもよい。システム５００は、無線周波数（ＲＦ）信号を用いてメッセージを無線通信ネットワークと送受信するよう無線インターフェース５４０を使用してもよい。無線インターフェース５４０の例は、アンテナ、又は、ダイポールアンテナのような無線送受信機を具備してもよい。また、Ｉ／Ｏデバイス５２０は、デジタルアウトプット（デジタル情報として記憶されている場合）又はアナログ情報（アナログ情報として記憶されている場合）として記憶されているどちらかを反映した電圧を供給する。
上述した無線アプリケーションの例に対して、本発明の実施例は、非無線アプリケーションにおいて同じように用いてもよい。
最後に、多くの変形及び変更は、ここに説明及び図示した相変化メモリデバイス、そして、読み取り及びプログラミングの方法に応じて構成できることは明らかであり、添付の特許請求の範囲に定義されているように全て本発明の範囲に含まれる。

Claims (4)

  1. 相変化メモリデバイスにおいて、
    メモリセル（２）の複数のグループ（７）によって形成されるメモリアレイ（１）を備え、前記メモリセルは、行と列に配置され、ワードライン（６）とデータビットライン（５）の交差点で接続され、各メモリセルは、相変化メモリ要素（３）及び選択スイッチ（４）を具備し、
    さらに、前記相変化メモリデバイスは、
    複数の基準セル（２ａ乃至２ｃ）を具備し、各基準セル（２ａ乃至２ｃ）が、基準相変化メモリ要素（３ａ乃至３ｃ）及び基準選択スイッチ（４ａ乃至４ｃ）を具備し、前記複数の基準セルそれぞれは、前記メモリセルの複数のグループの少なくとも一つに接続されており、
    さらに、前記相変化メモリデバイスは、
    前記メモリアレイに接続されている読み取り段であって、データビットラインスイッチ及び基準ビットラインスイッチそれぞれを介して前記データビットライン及び基準ビットラインに接続可能な電流コンバータ／電圧コンバータを具備する読み取り段を備え、前記基準ビットラインスイッチは、読み取り動作の間、電流を前記複数の基準セルの一つからそれぞれ前記データビットラインの一つに供給する順で有効となるよう構成されており、前記メモリセルの複数のグループの電気量は、読み取り動作の間、前記基準セルの電気量と比較され、前記メモリセルのグループにおいて、ドリフトが補償されることを特徴とする相変化メモリデバイス。
  2. 前記メモリセル（２）の複数のグループ（７）のそれぞれ及び関連する前記複数の基準セル（２ａ乃至２ｃ）の一つが、同一のワードライン（６）に沿って伸びており、前記複数の基準セル（２ａ）が、前記基準ビットライン（５ａ乃至５ｃ）に接続されていることを特徴とする請求項１に記載の相変化メモリデバイス。
  3. システムであって、
    プロセッサー（５１０）と、
    前記プロセッサーに接続されているインプット／アウトプットデバイス（５２０）と、 前記プロセッサーに接続されているメモリ（５３０）であって、請求項１に記載の相変化メモリデバイスを具備するメモリと、
    を備えることを特徴とするシステム。
  4. 相変化メモリデバイスを読み取るための方法において、
    その相変化メモリデバイスが、
    メモリセル（２）の複数のグループ（７）によって形成されるメモリアレイ（１）を備え、前記メモリセルは、行と列に配置され、ワードライン（６）とデータビットライン（５）の交差点で接続され、各メモリセル（２）は、相変化メモリ要素（３）と選択スイッチ（４）を具備し、
    さらに、前記メモリデバイスは、複数の基準セル（５ａ）を備え、当該複数の基準セル（５ａ）それぞれは、基準相変化メモリ要素（３）及び基準選択スイッチ（４）を具備し、前記複数の基準セルは、前記メモリセルの複数のグループの少なくとも一つに関連し、基準ビットラインに接続されており、方法が、
    前記複数の基準セルのそれぞれを電流コンバータ／電圧コンバータに順に接続し、電流を前記複数の基準セルの一つからそれぞれ前記データビットラインの一つに供給するステップと、
    前記メモリセル（２）と前記複数の基準セル（２ａ乃至２ｃ）のうち接続されている一つとの電気的な挙動を比較するステップとを含み、
    前記メモリセルの複数のグループの電気量は、読み取り動作の間、前記基準セルの電気量と比較され、前記メモリセルのグループにおいて、ドリフトが補償されることを特徴とする方法。
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