JP3629099B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置、特に強誘電体薄膜をキャパシタとして用いた半導体記憶装置に関する。
【0002】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置(強誘電体メモリ)の開発が行なわれており、一部にはすでに実用化も行なわれている。この強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない。また、膜厚が十分薄い場合には、自発分極の反転が速く、DRAM並みに高速の書き込み、読み出しが可能である。さらに、1ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで形成できるため、大容量化にも適している。
【0003】
強誘電体メモリに適した強誘電体薄膜の条件としては、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること(リテンション)等があげられる。
【0004】
現在強誘電体材料としては、主としてジルコン酸チタン酸鉛(PZT)が用いられている。PZTはジルコン酸鉛とチタン酸鉛の固溶体であるが、両者がほぼ1:1のモル比で固溶したものが、自発分極が大きく、低い電界でも反転することができることから、記憶媒体として優れていると考えられている。PZTは、強誘電体相と常誘電体相との転移温度(キュリー温度)が300℃以上と比較的高いため、通常の電子回路が使用される温度範囲(120℃以下)では、記憶された内容が熱によって失われる心配は少ない。
【0005】
しかしながら、PZTの良質な薄膜は作成が難しいことが知られている。その理由として、第1に、PZTの主成分である鉛は500℃以上で蒸発しやすいため、スパッタ時やその後の熱処理時における組成の正確な制御が難しい点があげられる。第2に、PZTがペロブスカイト型結晶構造を形成したときに初めて強誘電性が現れるが、このペロブスカイト型結晶を持つPZTが得にくく、パイロクロアと呼ばれる結晶構造の方が容易に得られやすいという点があげられる。また、PZTをシリコンデバイスに応用した場合には、主成分である鉛のシリコン中への拡散を防ぐことが難しいという問題や、デバイスプロセスにおける還元性雰囲気により容易に還元されて強誘電性を失うという問題もある。
【0006】
PZT以外では、チタン酸バリウム(BaTiO3 )が代表的な強誘電体として知られている。チタン酸バリウムはPZTと同様にペロブスカイト型結晶を持ち、キュリー温度は約120℃である。このチタン酸バリウムを構成するバリウムは鉛に比べて蒸発しにくいので、チタン酸バリウムの薄膜形成においては、組成の制御が比較的容易である。また、チタン酸バリウムが結晶化した場合は、ペロブスカイト型以外の結晶構造をとることはほとんどない。
【0007】
しかしながら、このような長所を有しているにもかかわらず、チタン酸バリウムを用いた薄膜キャパシタが強誘電体メモリの記憶媒体としてあまり検討されていない理由として、チタン酸バリウムはPZTに比べて残留分極が小さく、しかも残留分極の温度依存性が大きいことがあげられる。この原因は、チタン酸バリウムのキュリー温度が120℃と低いことにある。そのため、チタン酸バリウムを用いて強誘電体メモリを作成した場合、100℃以上の高温にさらされたときにその記憶内容が失われる恐れがあるばかりでなく、通常電子回路が使用される温度範囲(85℃以下)でも残留分極の温度依存性が大きく、動作が不安定となる。
したがって、チタン酸バリウムの強誘電体薄膜を用いた薄膜キャパシタは、強誘電体メモリの記憶媒体としての用途に適さないものと考えられてきた。
【0008】
【発明が解決しようとする課題】
本願発明者らは、新しい強誘電体薄膜として下部電極(例えば、Ptの(100)面の格子定数よりもやや大きな格子定数を持つ誘電材料(例えば、チタン酸バリウムストロンチウム(Bax Sr1−x TiO3 )、以下BSTと呼ぶ。)を選択した。そして、成膜過程でミスフィット転位が比較的入りにくいRFマグネトロンスパッタ法という成膜方法を採用し、分極軸であるc軸方向にエピタキシャル成長をさせた。その結果、膜厚200nm以上という比較的厚い膜厚を有する薄膜においても、エピタキシャル効果により、誘電体の本来の格子定数よりも膜厚方向(c軸方向)に格子定数が伸び面内方向(a軸方向)に格子定数が縮んだ状態を保持できることを見出した。
【0009】
そして、強誘電キュリー温度が高温側にシフトし、また室温領域で大きな残留分極を示し、さらに85℃程度まで温度を上げても十分大きな残留分極を保持することのできる強誘電体薄膜が実現可能であることを確認している。例えば、下部電極として酸化されにくいPt(格子定数a:0.39231)を使用し、BST(Bax Sr1−x TiO3 )の組成領域を「x=0.30〜0.90」とすることにより、室温では本来強誘電性を示さないはずの組成領域(x≦0.7)でも強誘電性が発現し、もともと室温で強誘電性を示す組成領域(x>0.7)においては本来室温以上にあるキュリー温度がさらに上昇するという、実用上好ましい強誘電体特性を実現できることを実験的に確認している。
【0010】
ところが、本願発明者らのその後の実験から、上記の系、すなわち下部電極としてPtを用いるとともに強誘電体としてBSTエピタキシャル膜を用いることにより強誘電性を発現あるいは強誘電性を強化した強誘電体薄膜においては、これを不揮発性メモリの記憶媒体として用いる場合につぎのような問題点があることがわかった。
【0011】
すなわち、このような強誘電体薄膜を用いた場合、室温で0.2C/m2 という大きな残留分極が得られ、ヒステリシスの形状も角形に比較的近いものが得られるものの、ヒステリシスの中心が正電圧側(キャパシタの上部電極を正とする。)に大きくずれてしまうことがわかった(図4参照)。このような強誘電体薄膜を不揮発性メモリに用いた場合には、一方向の分極だけが極度に安定し、他方向の分極を長時間安定して保持することが困難であり、不揮発性メモリの安定した動作が難しくなる。
【0012】
本発明の目的は、上記のように強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタを用いてメモリセルを構成した場合に、メモリセルに記憶された情報を安定して保持することが可能な半導体記憶装置を提供することにある。
【0013】
【課題を解決するための手段】
本願発明者らは、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜又はエピタキシャル効果により強誘電性が強化された強誘電体薄膜を用いた強誘電体キャパシタに対し、強誘電ヒステリシス曲線の中心電圧のずれ(変位)に相当する補正電圧をキャパシタの両電極間に印加し続けることにより、正負両方向の残留分極が安定に保持されることを新たに見出した。本発明は、このような事実に基づいてなされたものである。
【0014】
すなわち、本発明における半導体記憶装置は、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタ及びこのキャパシタに接続されたトランジスタによって構成されたメモリセルをマトリクス状に複数設け、上記メモリセルに対して書込み又は読出しを行なわないときには上記キャパシタの両電極間の電位差を0でない一定範囲に保持するものである。
【0015】
より具体的には、上記メモリセルに対して書込み又は読出しを行なわないときには上記キャパシタの両電極間の電位差を上記ヒステリシス特性の中心軸の変位に応じた一定範囲に保持するものである。
【0016】
上記構成によれば、キャパシタの両電極間の電位差を一定範囲に保持するので、強誘電ヒステリシス特性の中心軸の正方向又は負方向の変位に基づくヒステリシス特性の非対称性を擬似的に補正することができる。その結果、キャパシタの正負両方向の残留分極が安定に保持されるので、メモリセルに記憶された情報を安定して保持することが可能になる。
【0017】
上記半導体記憶装置において、書込み又は読出しを行なうI/Oモードと低消費電力であるスタンドバイモードとを設定し、メモリセルを構成するMOSトランジスタのソース又はドレインの一方とメモリセルを構成するキャパシタの一方の電極とを接続し、MOSトランジスタのゲートを第1配線(ワード線)に接続し、MOSトランジスタのソース又はドレインの他方を第2配線(ビット線)に接続し、キャパシタの他方の電極を第3配線(ドライブ線)に接続する、という構成を採用することができる。この場合、スタンドバイモードにおいてキャパシタの両電極間の電位差を一定範囲に保持するための方法として、以下の3種類の方法をあげることができる。
【0018】
(1)第1の方法は、MOSトランジスタをオン状態にし、第2配線(ビット線)と第3配線(ドライブ線)との間に補正電圧を印加して静的に保持する、というものである。この場合、MOSトランジスタは導通状態に保持されるので、キャパシタに補正電圧を印加し続けることができる。
【0019】
(2)第2の方法は、上記(1)の方法を準静的に行なうというものである。すなわち、MOSトランジスタを定期的にオン状態にするとともに、第2配線(ビット線)と第3配線(ドライブ線)との間に補正電圧を定期的に印加する。この場合、キャパシタの一方の電極はMOSトランジスタを介して第2配線(ビット線)の電位にチャージングされるとともに、キャパシタの他方の電極は第3配線(ドライブ線)の電位にチャージングされ、チャージング終了後のフローティング状態においてもキャパシタには補正電圧に近い電圧が印加される。
【0020】
(3)第3の方法は、MOSトランジスタをオフ状態にするとともに、第3配線(ドライブ線)と基板との間に補正電圧を印加して静的に保持する、というものである。この場合、キャパシタの両電極間のリーク電流がMOSトランジスタと基板との間のリーク電流(接合リーク)よりも小さければ、第3配線(ドライブ線)と基板との間に印加される電圧は主としてキャパシタに印加されるので、キャパシタに補正電圧を印加し続けることができる。
【0021】
以上の方法によれば、キャパシタの両電極間の電位差が静的あるいは準静的に保持され、DRAMのような短い周期のリフレッシュ動作を必要としないため、キャパシタの充放電電流がほとんどない。また、メモリセル内で消費される電流は、主としてキャパシタのリーク電流やMOSトランジスタの接合リークに基づく電流だけになる。そのため、DRAMよりも消費電力をはるかに少なくすることができるとともに、バックアップ電池による記憶保持が可能なSRAM並みの低消費電力化が可能となる。したがって、DRAM並みの高集積度及び動作速度を有するとともに、SRAM並みの低消費電力を有する新規な半導体記憶素子を実現することができる。
【0022】
【発明の実施の形態】
以下、本発明の実施形態について説明するが、具体的な実施形態について説明する前に、まず原理的な説明を行なう。
図1は、実施形態に係る記憶装置の回路構成の一例を示したものである。これは、一つのキャパシタと一つの転送ゲート用MOSトランジスタとを用いた一般的なFRAMとほぼ同様の構成を有している。
【0023】
アクティブセル1a(メモリセル)は、転送ゲート用のMOSトランジスタTR及び強誘電体薄膜を用いたキャパシタCPによって構成される。キャパシタCPは、すでに説明したように、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜又はエピタキシャル効果により強誘電性が強化された強誘電体薄膜を用いて構成されたものであり、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したものである。
【0024】
MOSトランジスタTRのソース又はドレインの一方とキャパシタCPの一方の電極とは共通に接続されている。また、MOSトランジスタTRのゲートはワード線WLに接続され、MOSトランジスタTRのソース又はドレインの他方はビット線BLに接続され、キャパシタCPの他方の電極はドライブ線DLに接続されている。ワード線WLはワード線駆動回路2に、ドライブ線DLはドライブ線駆動回路3に接続されており、また、ビット線BLの一方はプリチャージ回路4に他方はセンスアンプ5への接続端子を経由してI/O接続回路6に接続されている。
【0025】
なお、ダミーセル1b及びこれに関連する要素に関しても上記とほぼ同様の構成となっているため、説明は省略する。
上記記憶回路では、書込み又は読出しを行なうI/Oモードと低消費電力であるスタンドバイモードとが設定されるが、スタンドバイモードにおいてキャパシタCPの両電極間の電位差を一定範囲に保持するための方法として、以下の3種類の方法をあげることができる。
【0026】
(1)MOSトランジスタをオン状態にし(エンハンス型のMOSトランジスタの場合にはワード線WLにオン電圧を、デプレッション型のMOSトランジスタの場合にはオフ電圧を加える。)、ビット線とドライブ線との間に補正電圧を印加して静的に保持する。この場合、MOSトランジスタは導通状態に保持されるので、キャパシタに補正電圧を印加し続けることができる。
【0027】
(2)上記(1)の方法を準静的に行なう方法である。具体的には、ある時間間隔をおいて、ドライブ線に補正電位をビット線に0電位をそれぞれチャージングした後、フローティング状態に保持する。また、MOSトランジスタもある時間間隔をおいて定期的にオン状態にする。この場合、キャパシタの一方の端子はオン状態のMOSトランジスタを介してビット線の電位に、キャパシタの他方の端子はドライブ線の電位となり、フローティング状態においても補正電圧に近い電圧がキャパシタに印加される。
【0028】
(3)MOSトランジスタをオフ状態にし(エンハンス型のMOSトランジスタの場合にはワード線に0電圧を、デプレッション型のMOSトランジスタの場合にはオン電圧を加える。)、ドライブ線と基板との間に補正電圧を印加して静的に保持する。ただしこの場合、キャパシタの両電極間のリーク電流が、MOSトランジスタと基板との間のリーク電流(接合リーク)よりも小さい必要がある。このような状態であれば、ドライブ線と基板との間に印加される電圧は主としてキャパシタに印加されるので、キャパシタに補正電圧を印加し続けることができる。
【0029】
上記(1)の方法によるスタンドバイモードを採用した場合には、記憶保持という点からは最も信頼性が高く、またキャパシタの両電極間の電位差が静的に保持されるので消費電力が少ないという特徴があるが、全てのMOSトランジスタをオン状態にする必要がある。一方、入出力が可能なI/Oモードにおいては、指定されたアドレスに基づいて特定のワード線、ビット線及びドライブ線のみを選択し、選択されたワード線とビット線との交点にあるメモリセルについて書込み又は読出しを行なう必要がある。したがって、スタンドバイモードからI/Oモードに切り替える必要があり、I/Oモード中は、この方法は使用できないという問題がある。
【0030】
しかしながら、I/Oモードの間でも上記(2)又は(3)の方法を併用することは可能なので、I/Oモードのときには上記(2)又は(3)の方法によって記憶保持を行なうという方法や、DRAMのように書込み及び読出しの合間に各メモリセルについて順次書込み及び読出しリフレッシュ動作を行なって記憶保持を行なうという方法をとることもできる。
【0031】
また、スタンドバイモードとして上記(2)の方法を採用した場合には、定期的にMOSトランジスタをオン状態にすればよいので、I/Oモードになった場合においても書込み及び読出し動作と記憶保持動作とを交互に行なうことが可能である。
【0032】
スタンドバイモードとして上記(3)の方法を採用した場合には、全てのMOSトランジスタがオフ状態であるので、直接I/Oモードに移行することが可能である。
【0033】
なお、I/Oモードにおいても、書込み及び読出し動作を行なう際にビット線とドライブ線との間には、ヒステリシス特性のずれを補正するために、補正電圧を印加することが好ましい。
【0034】
つぎに、本発明の具体的な実施形態について説明する。
まず、図1に示したメモリセル1a、1b及びその関連要素について、図2及び図3を参照して、その製造工程の一例を説明する。
【0035】
図2(a)は、通常のデプレッション型MOSトランジスタの製造方法により、n型又はp型の一方の導電型(第1導電型)のシリコン基板11に対して、素子間分離用のフィールド酸化膜12、ゲート酸化膜13、ワード線14、層間絶縁膜15、n型又はp型の他方の導電型(第2導電型)の不純物拡散層16を形成したところである。
【0036】
つぎに、層間絶縁膜15にコンタクトホール15aを形成する。この場合、まずRIE法によって層間絶縁膜15の膜厚の80%程度の深さまでエッチングを行ない、その後フッ酸水溶液によってシリコン基板11の表面までエッチングを行ない、シリコンの(100)面を露出させる。続いて、シリコンの選択成長CVD技術により、コンタクトホール15のシリコン(100)面上に(100)方位の単結晶シリコンのコンタクトプラグ17を形成する。コンタクトプラグ17の形成は、ジクロルシランを原料ガスとしたLPCVD法により、成長温度800℃で行なう(図2(b))。
【0037】
つぎに、フッ酸を使用した湿式の選択エッチングによりコンタクトプラグ17をエッチバックして平坦化し、続いて、バリアメタルとなるTiN膜18を反応性スパッタ法により温度600℃で、キャパシタの下部電極となるルテニウム酸ストロンチウム薄膜19をスパッタ法により温度600℃で、BST薄膜20(Baのモル分率70%、膜厚50nm)をRFマグネトロンスパッタ法により温度600℃で、全て(100)方位にエピタキシャル成長させる。このときBST薄膜20としては、すでに説明したように、エピタキシャル効果によって強誘電性が発現あるいは強誘電性が強化されたものが形成されることになる(図2(c))。
【0038】
つぎに、フォトリソグラフィ及びイオンエッチングによりTiN膜18、ルテニウム酸ストロンチウム薄膜19及びBST薄膜20をパターニングし、バリアメタルパターン18a、下部電極パターン19a及び強誘電体薄膜パターン20aを形成する(図3(d))。
【0039】
つぎに、層間絶縁膜21を堆積した後、フォトリソグラフィ及びイオンエッチングによりこの層間絶縁膜21にコンタクトホール21aを形成する。続いて、ニッケル膜を形成した後これをパターニングしてキャパシタの上部電極22aを形成する(図3(e))。
【0040】
最後に、層間絶縁膜23を形成した後、フォトリソグラフィ及びイオンエッチングにより層間絶縁膜15、21及び23にコンタクトホール23aを形成し、ビット線24を形成する(図3(f))。
【0041】
以上のようにして形成された強誘電体薄膜キャパシタについて、その分極−電圧ヒステリシス特性の測定結果を図4に示す。残留分極量としてPr=0.27C/m2 と大きな値が得られ、抗電圧は2Vc=4.6Vであったが、ヒステリシスの中心電圧が1.8Vシフトしていた。
【0042】
上記強誘電体薄膜キャパシタについて、±5Vのパルス電圧を1μsの時間印加して書込みを行った後0Vに保持し、その後±5V(ただし、書込み時とは逆の方向)のパルス電圧を1μsの時間印加して読出しを行ない、分極保持特性を測定した。その結果、負方向の残留分極量については、10時間の測定時間内でほとんど変化が見られなかった。これに対して正方向の残留分極量については、1時間では初期値の80%とほぼ記憶状態が保持されるが、10時間では40%程度となり、長時間では良好な保持特性が得られなかった。
【0043】
つぎに、上記強誘電体薄膜キャパシタについて、1.8±3Vのパルス電圧を1μsの時間印加して書込みを行って1.8Vに保持した後、1.8±3V(ただし、書込み時とは逆の方向)のパルス電圧を1μsの時間印加して読出しを行ない、分極保持特性を測定した。すなわち、ヒステリシスの中心電圧のシフト量1.8Vを補正電圧として、書込み、保持及び読出しを行なった。その結果、正負両方向の残留分極量は、5時間の測定時間内でほとんど変化がなく、良好な保持特性が得られた。
【0044】
また、補正電圧1.8Vに保持したときのリーク電流を測定したところ、1000秒経過後に1nA/cm2 程度以下の非常に小さなリーク電流であることが確かめられた。
【0045】
以上のことから、上記強誘電体薄膜キャパシタは、不揮発性半導体記憶装置用のキャパシタとして十分安定に機能することが確かめられた。
なお、上記実施形態において強誘電体薄膜の材料としては、一般的にABO3 で表されるペロブスカイト型の結晶構造を有する強誘電体材料を用いることができる。この場合、Aとしては主としてBaからなり、その一部をSrあるいはCaのうち少なくとも1種類の元素で置換ても構わない。また、Bとしては、Ti、Sn、Zr、Hf等及びこれらの固溶系、さらにはMg1/3 Ta2/3 、Mg1/3 Nb2/3 、Zn1/3 Nb2/3 、Zn1/3 Ta2/3 等及びこれらの固溶系を用いることができる。
【0046】
また、上記実施形態において下部電極の材料としては、白金、金、パラジウム、イリジウム、ロジウム、レニウム、ルテニウム等の貴金属及びこれらの合金あるいはこれらの酸化物、さらにはルテニウム酸ストロンチウムやモリブデン酸ストロンチウム等のペロブスカイト型導電性酸化物等を用いることができる。
【0047】
つぎに、図1の記憶装置について、その動作モードに係る第1の例について説明する。ここでは、図1のメモリセル(アクティブセル1a及びダミーセル1b)を構成するキャパシタCPとしては図2及び図3に示した強誘電体薄膜キャパシタを用い、転送ゲート用のMOSトランジスタTRとしてはエンハンスメント型のものを用いるものとする。なお、以下の説明において、信号や信号線等の反転記号は“´”で表すものとする(例えば信号線“BL”の反転は“BL´”と表す。)。
【0048】
まず、キャパシタCPに記憶されたデジタル情報(論理値0又は1)を保持するスタンドバイモードについて説明する。
スタンドバイモードでは、ビット線BL及びBL´の電位はプリチャージ回路4によって0Vに保持される。また、ドライブ線DLの電位はドライブ線駆動回路3によって補正電位Vadj (ここでは1.8V)に保持される。一方、ワード線WL及びWL´の電位は、ワード線駆動回路2によって、すべてのMOSトランジスタTRをオン状態にするための電圧に保持される。その結果、キャパシタCPの一方の電極(図3では下部電極19a)の電位はMOSトランジスタTRを介してビット線BLあるいはBL´の電位(0V)に保持され、キャパシタCPの他方の電極(図3では上部電極22a)の電位はドライブ線DLの電位すなわちVadj (1.8V)に保持される。したがって、キャパシタCPには記憶保持に好適な電位差Vadj が印加されることになる。
【0049】
つぎに、I/OモードにおいてキャパシタCPにデジタル情報(論理値0又は1)を書込む方法について説明する。
まず、スタンドバイモードからI/Oモードに切り替えるため、全てのワード線WL及びWL´を0VにしてMOSトランジスタTRをオフ状態にする。
【0050】
ここで、入力線I/O及びI/O´には、予め外部から書込むべき信号に対応する互いに相補的な信号が与えられているものとする。ここでは、I/O線に3Vの電位が与えられ、I/O´線には相補的な電位0Vが与えられているものとする。
【0051】
また、ビット線対BL及びBL´はスタンドバイモード時にプリチャージ回路4によって0Vに保持されている。そして、書込み動作に移行する前に、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の行において、プリチャージ信号Φpre を解除して、ビット線対BL及びBL´をすべての電圧源から切り離された状態(フローティング状態)にする。このとき、その他の行のビット線対BL及びBL´については、プリチャージ状態を解除しない。
【0052】
しかる後、ビット線BLと入力線I/O及びビット線BL´と入力線I/O´をそれぞれ接続するために、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の行において、信号ΦI/O を活性化する。その結果、この特定の行において、ビット線BLと入力線I/Oとの電位は等しくなり、ビット線BL´と入力線I/O´との電位も等しくなる。すなわち、書込むべき情報に対応する電位がビット線対BL及びBL´に供給される。
【0053】
この段階で導入されたビット線対BL及びBL´の電位を安定化するために、このビット線対BL及びBL´に接続するセンスアンプ5を活性化する。その結果、ビット線BLの電位は、活性化されたセンスアンプにより、キャパシタCPの分極を反転させるのに十分な高い電圧Vwrite (ここでは3.0Vとする。)に固定される。
【0054】
つぎに、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の列において、ワード線にMOSトランジスTRをオン状態にするために必要な電圧を与え、オン状態となったMOSトランジスタを介してビット線とキャパシタとを接続状態にする。このとき、該当しない他の列では、ワード線にMOSトランジスタをオン状態にするための電圧を与えないので、ビット線とキャパシタとは電気的に切り離されたままの状態である。
【0055】
ドライブ線DLの電位は、初めはスタンドバイモードに引き続いて補正電位Vadj (1.8V)に固定されており、その後MOSトランジスタがオン状態になってから所定時間経過すると、キャパシタの分極反転に十分な高い電圧Vadj +Vwrite (1.8V+3.0V)となる。以下、この動作について詳細に説明する。
【0056】
まず、ドライブ線DLの電位が補正電位Vadj に固定されているときには、ドライブ線DLとビット線BL(電位Vwrite =3.0V)との間に生じる電位差Vadj −Vwrite (1.8V−3.0V)により、ドライブ線DLとビット線BLとの間に接続されているキャパシタCPに書込みが行われる。このとき、ドライブ線DL(電位Vadj =1.8V)とビット線BL´(電位0)との電位差はVadj (1.8V)となり、丁度ヒステリシス特性(図4参照)の中心位置に相当する電位差なので、ドライブ線DLとビット線BL´との間に接続されているキャパシタCPに変化は生じない。
【0057】
つぎに、MOSトランジスタがオン状態になってから所定時間経過して、ドライブ線DLの電位がVadj +Vwrite になると、ドライブ線DLとビット線BL´(電位0)との間に生じる電位差Vadj +Vwrite (1.8V+3.0V)により、ドライブ線DLとビット線BL´との間に接続されているキャパシタCPに書込みが行われる。このとき、ドライブ線DL(電位Vadj +Vwrite =1.8V+3.0V)とビット線BL(電位Vwrite =3.0V)との電位差はVadj (1.8V)となり、丁度ヒステリシス特性(図4参照)の中心位置に相当する電位差なので、ドライブ線DLとビット線BLとの間に接続されているキャパシタCPに変化は生じない。
【0058】
以上のことから、ビット線BLに接続されたキャパシタCPには電位差Vadj −Vwrite (1.8V−3.0V)によって生じる残留分極が、ビット線BL´に接続されたキャパシタCPには電位差Vadj +Vwrite (1.8V+3.0V)によって生じる残留分極が生じる。すなわち、上記両キャパシタには、ヒステリシス特性の中心位置に対して正負逆方向の残留分極が生じることになる。
【0059】
以上の動作が終了した後、ワード線を非選択状態に戻し、センスアンプ5の活性化を解除し、ビット線のプリチャージを開始することにより、書込み動作が終了する。
【0060】
書込み動作終了後の保持状態においては、ビット線BL及びBL´の電位はプリチャージ回路4によって0Vに保持され、ドライブ線の電位は補正電圧Vadj に保持される。引き続き書込み又は読出しを行わない場合には、スタンドバイモードに復帰する。すなわち、全てのワード線に対してMOSトランジスタをオン状態にするための電圧を与えて、全てのキャパシタに記憶保持に好適な電位差Vadj が加わるようにする。
【0061】
つぎに、I/Oモードにおいて、キャパシタCPに記憶されたデジタル情報(論理値0又は1)を読出す方法について説明する。
まず、スタンドバイモードからI/Oモードに切り替えるため、全てのワード線WL及びWL´を0VにしてMOSトランジスタTRをオフ状態にする。
【0062】
なお、ビット線BLに接続されたキャパシタには負方向の残留分極(ドライブ線DL側が負でMOSトランジスタ側が正)が、ビット線BL´に接続されたキャパシタCPには正方向の残留分極(ドライブ線DL側が正でMOSトランジスタ側が負)が、それぞれ保持されているものとする。
【0063】
ビット線対BL及びBL´はスタンドバイモード時にプリチャージ回路4によって0Vに保持されている。この状態でプリチャージ信号Φpre を解除して、ビット線対BL及びBL´をフローティング状態にする。続いて、読出すべきメモリセルの位置を示すアドレス情報に対応する特定の列において、ワード線にMOSトランジスTRをオン状態にするために必要な電圧を与え、オン状態となったMOSトランジスタを介してビット線とキャパシタとを接続状態にする。このとき、該当しない他の列では、ワード線にMOSトランジスTRをオン状態にするための電圧を与えないので、ビット線とキャパシタとは電気的に切り離されたままの状態である。
【0064】
ドライブ線DLの電位は、スタンドバイモードに引き続いて補正電位Vadj (1.8V)に固定されている。この状態では、ドライブ線DL(電位Vadj =1.8V)とビット線BL(電位0)及びビット線BL´(電位0)との電位差はVadj であり、丁度ヒステリシス特性(図4参照)の中心位置に相当する電位差なので、ドライブ線DLとビット線BL及びドライブ線DLとビット線BL´との間に接続されているキャパシタCPには変化は生じない。
【0065】
つぎに、ドライブ線DLにキャパシタCPの分極反転に十分な高い電圧Vadj +Vread(ここでは1.8V+3.0V)を与える。このとき、ドライブ線DLとビット線BL及びドライブ線DLとビット線BL´との間に接続されているキャパシタは、ともに正方向(ドライブ線DL側が正でMOSトランジスタ側が負)に分極を生じる。この場合、ドライブ線BLに接続されたキャパシタCPは予め負方向に残留分極を有しており、ドライブ線BL´に接続されたキャパシタCPは予め正方向に残留分極を有している。したがって、ドライブ線BLに接続されたキャパシタCPの方がドライブ線BL´に接続されたキャパシタCPよりも取り出される電荷量は大きくなる。したがって、フローティング状態にあるビット線BL及びBL´の電位は共に上昇するが、ビット線BLの電位の方がビット線BL´の電位よりも高くなる。
【0066】
この段階で生じたビット線対BL及びBL´の電位を増幅して安定化するために、このビット線対BL及びBL´に接続されるセンスアンプを活性化する。このとき、ビット線BLの電位は活性化されたセンスアンプ5によって十分に高い電位Vreadに固定され、この電位VreadはI/O接続回路6を通して読出され、読出し動作が終了する。
【0067】
引き続き書込み又は読出しを行わない場合には、スタンドバイモードに復帰する。すなわち、全てのワード線に対してMOSトランジスタをオン状態にするための電圧を与えて、全てのキャパシタに記憶保持に好適な電位差Vadj が加わるようにする。
【0068】
つぎに、図1の記憶装置について、その動作モードに係る第2の例を説明する。ここでは、図1のメモリセル(アクティブセル1a及びダミーセル1b)を構成するキャパシタCPとしては図2及び図3に示した強誘電体薄膜キャパシタを、転送ゲート用のMOSトランジスタTRとしてはエンハンスメント型のものを用いるものとする。
【0069】
まず、キャパシタCPに記憶されたデジタル情報(論理値0又は1)を保持するスタンドバイモードについて説明する。
スタンドバイモードにおいては、(A)ビット線BL及びBL´をプリチャージ回路4によって0Vにチャージした後切り離してフローティング状態にする動作、(B)ドライブ線DLをドライブ線駆動回路3によって補正電圧Vadj (1.8V)にチャージした後切り離してフローティング状態にする動作、(C)ワード線WLにワード線駆動回路2によってMOSトランジスタをオン状態にするための電圧を与え、選択されたワード線WLに接続されたすべてのMOSトランジスタをオン状態にして、ビット線BLの電位とキャパシタCPの一方の電極の電位とを等しくする動作、の3種類の動作を適当な時間間隔及び適当なシーケンスで繰り返すことにより、キャパシタの両電極間の電位差をVadj ±ΔVに保つようにする。
【0070】
上記の場合、上記時間間隔やシーケンスは、キャパシタの両電極間の電位差をVadj ±ΔVに保つことができればどのような方法でもよい。例えば、10分間に1回の割合でビット線及びドライブ線に対してチャージング及び切り離しを行い、5分間に1回の割合でワード線にMOSトランジスタをオン状態にするための電圧パルスを印加することにより、キャパシタの両電極間の電位差を1.8V±0.5Vに保持することが可能である。
【0071】
なお、上記の方法以外にも、同時に複数あるいは全部のビット線、ドライブ線、ワード線を選択するようにしてもよいし、また、ビット線とワード線とを同期させて選択するようにしてもよい。
【0072】
つぎに、書込み及び読出しを行うためのI/Oモードについて説明する。
本例では、スタンドバイモードにおいてビット線BL、ドライブ線DL及びワード線WLがすべて非選択状態になっている期間が存在する。したがって、スタンドバイモードにおいては、ビット線BL、ドライブ線DL又はワード線WLを選択動作させている期間を除けば、直接I/Oモードに移行することが可能である。また、I/Oモードにおいては、先に説明した第1の例と同様に、通常のFRAMと同様の書込み及び読出し動作を行うことができる。
【0073】
なお、I/Oモード中においても、書込み及び読出し動作の合間に、記憶保持のためのビット線、ドライブ線に対するチャージング動作やワード線に対するMOSトランジスタへのオン電圧印加動作を挟むことが可能である。したがって、このような動作を行うことにより、I/Oモード中にキャパシタに保持された記憶が失われることはない。
【0074】
【発明の効果】
本発明では、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタを用いてメモリセルを構成した半導体記憶装置において、メモリセルに対して書込み又は読出しを行なわないときにはキャパシタの両電極間の電位差を0でない一定範囲に保持するので、ヒステリシス特性の中心軸の正方向又は負方向の変位に基づくヒステリシス特性の非対称性を擬似的に補正することができる。したがって、キャパシタの正負両方向の残留分極が安定に保持することができ、メモリセルに記憶された情報を安定して保持することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る回路構成の一例を示した図。
【図2】本発明の実施形態に係る製造工程の一例を示した図。
【図3】本発明の実施形態に係る製造工程の一例を示した図。
【図4】本発明の実施形態に係る強誘電体薄膜のヒステリシス特性を示した図。
【符号の説明】
1a…アクティブセル(メモリセル)
1b…ダミーセル(メモリセル)
CP…キャパシタ
TR…トランジスタ
Claims (5)
- 強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部とを具備する半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値は0Vからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記転送ゲート部及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を0でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記転送ゲート部を導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を常に印加するように動作することと、
を特徴とする半導体記憶装置。 - 強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が0Vからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を0でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記トランジスタを導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を常に印加するように動作することと、
を特徴とする半導体記憶装置。 - 強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部とを具備する半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値は0Vからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記転送ゲート部及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を0でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記転送ゲート部を間隔をおいて導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を定期的に印加するように動作することと、
を特徴とする半導体記憶装置。 - 強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が0Vからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を0でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記トランジスタを間隔をおいて導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を定期的に印加するように動作することと、
を特徴とする半導体記憶装置。 - 強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が0Vからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を0でない一定範囲内に維持するための駆動部を具備することと、
前記トランジスタは半導体基板内に形成された一対のソース/ドレイン領域を具備し、前記ソース/ドレイン領域の一方と前記薄膜キャパシタの前記電極の一方とが接続されることと、
前記駆動部は、前記基板と前記電極の他方との間に前記一定範囲内に設定された補正電圧を印加することと、
を特徴とする半導体記憶装置。
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