JPH11274429A

JPH11274429A - 半導体記憶装置

Info

Publication number: JPH11274429A
Application number: JP10070617A
Authority: JP
Inventors: Takashi Kawakubo; 隆川久保
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】高速読み書きが可能で低消費電力のＦＲＡＭ
を提供すること。【解決手段】トランジスタ６０１〜６０６と強誘電体
キャパシタ５０１〜５０６からなるセルをマトリクス状
に配置して構成し、強誘電体キャパシタ５０１〜５０６
のリークコンダクタンス３０１〜３０６を意図的に増大
させることによって、待機時にインターナルノードＮ
₆₀₁〜₆₀₆から基板等へ流れるリークコンダクタンス４
０１〜４０６をキャンセルし、常にインターナルノード
Ｎ₆₀₁〜₆₀₆の電位を一定にする。この結果、安定な分極
状態の保持が可能になり、プレート電位固定型ＦＲＡＭ
に特有のリフレッシュ動作が不要になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造などの強誘電体薄膜を用いた超大容量の半導体
記憶装置に関する。

【０００２】

【従来の技術】最近、ＦＲＡＭ（フェロエレクトリック
・ランダム・アクセス・メモリ：Ｆｅｒｒｏｅｌｅｃｔ
ｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
と称せられる強誘電体薄膜層を用いた記憶装置（強誘電
体メモリ）の開発が行われており、一部にはすでに実用
化されている。ＦＲＡＭはキャパシタに蓄積された電荷
量を読み出すのではなく、残留誘電分極の方向の違いを
読み出す方式の記憶装置が可能である。このため強誘電
体メモリは不揮発性であり、電源を落とした後も記憶内
容が失われない。しかも強誘電体薄膜層の膜厚が充分薄
い場合には自発誘電分極の反転が速く、ＤＲＡＭ並みに
高速の書き込み、読み出しが可能であるなどの特徴を持
つ。また、１ビットのメモリセルを一つのトランジスタ
と一つの強誘電体薄膜キャパシタで作成することかでき
るため、大容量化にも適している。

【０００３】このＦＲＡＭに適した強誘電体薄膜には、
残留誘電分極が大きいこと、残留誘電分極の温度依存性
が小さいこと、残留誘電分極の長時間保持が可能あるこ
と（リテンション）などが必要である。現在強誘電体材
料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）
が用いられているが、キュリー温度の高さ（３００℃以
上）や、自発誘電分極の大きさにもかかわらず、主成分
である鉛（Ｐｂ）の拡散および蒸発が比較的低い温度で
起こりやすい（５００℃）などのために、微細化には対
応しにくいといわれている。

【０００４】これに対して本発明者らは、基板としてチ
タン酸ストロンチウム（ＳｒＴｉＯ₃、以下ＳＴＯと略
称）単結晶を、下部電極層として、例えば、ルテニウム
酸ストロンチウム（ＳｒＲｕＯ₃、以下ＳＲＯと略称）
を、さらに誘電体薄膜としてＳＲＯよりやや大きな格子
定数を持つ、例えば、チタン酸バリウムストロンチウム
（Ｂａ_xＳｒ_1-xＴｉＯ₃、以下ＢＳＴＯと略称）を選
択し、これらの下部電極層及び誘電体薄膜を全てエピタ
キシャル成長させることにより（エピタキシャル効果に
より）、ＢＳＴＯを歪格子とし、ＢＳＴＯのｃ軸長を人
工的に制御できることを見出した。このエピタキシャル
成長は、ＲＦマグネトロン・スパッタ法を用いる。ＲＦ
マグネトロン・スパッタ法を用いることで成膜過程中
で、ミスフィット転位が比較的入りにくくなり、膜厚２
００ｎｍ以上の比較的厚い膜厚をもつ薄膜においても、
エピタキシャル効果が得られる。その結果、Ｂａリッチ
組成のＢＳＴＯを使用することによって、強誘電キュリ
ー温度を高温側にシフトさせ、室温領域で大きな残留誘
電分極を示し、かつ８５℃程度まで温度を上げても十分
大きな残留誘電分極を保持できることを見出した。この
残留誘電分極特性は、ＦＲＡＭに用いる強誘電体薄膜と
して非常に好ましい特性である。例えば、膜厚３０ｎｍ
でＢａ分率７０％のＢＳＴＯ強誘電体薄膜を、ＳＲＯ下
部電極層上にスパッタ法によりエピタキシャルさせた場
合、±１Ｖという非常に低い動作電圧で、０．２Ｃ／ｍ
²と大きな残留誘電分極値が得られている。

【０００５】１個の転送ゲート用ＦＥＴと１個の通常の
強誘電体キャパシタを組合わせた、ドライブ線駆動型の
ＦＲＡＭの回路図を図１９に示す。図１９に示すドライ
ブ線駆動型のＦＲＡＭは２つのキャパシタ５５１，５５
２と２つのトランジスタ６５１，６５２とで一つのユニ
ットをなすメモリセルの構成である。図１９において、
１つのキャパシタ５５１の一方の端子は、半導体基板内
に造り込まれたＭＯＳＦＥＴ６５１のソース、ドレイン
を介してビット線ＢＬに接続され、もう一方の端子はド
ライブ線ＤＬに接続される。もう１つのキャパシタ５５
２についても、同様に一方の端子をＭＯＳＦＥＴ６５２
のソース、ドレインを介してビット線（ＢＬ）^*に接続
され、もう一方の端子をドライブ線ＤＬ接続される。な
お、ＢＬと（ＢＬ）^*の２本のビット線は、対となって
同一のセンスアンプ７３，７４に接続される。また、ド
ライブ線については共通な一本の線で良く、ドライブ線
の駆動回路（ＤＤ）７１に接続される。キャパシタの一
方の端子に接続されたＭＯＳＦＥＴ６５１，６５２のゲ
ートは、ワード線ＷＬに接続される。同一セル内部の２
つのＭＯＳＦＥＴ６５１，６５２のゲートは同一のワー
ド線ＷＬに接続される。ワード線ＷＬは、ワード線駆動
回路７２に接続される。

【０００６】図１９に示した回路構成においては、ビッ
ト線（ＢＬ，（ＢＬ）^*）対及びドライブ線ＤＬが平行
に配置され、これらの各線は、マトリクス状に配置され
ている複数のメモリセルのうち、同じ行にある複数のメ
モリセルによって共有されている。一方、ワード線ＷＬ
はビット線ＢＬ，（ＢＬ）^*、ドライブ線ＤＬと直交す
るように配置しており、マトリクス状に配置された複数
のメモリセルのうち、同じ列にある複数のメモリセルに
よって共有されている。それぞれのビット線対（ＢＬ，
（ＢＬ）^*）に１つずつ、センスアンプ７３，７４が接
続されており、個々のセンスアップ７３，７４は、セン
スアンプ活性信号φ_actによって制御されている。さら
にビット線ＢＬは、入出力（Ｉ／Ｏ）接続回路７５、７
６を介して、Ｉ／Ｏと接続される。ＢＬとＩ／Ｏ線の接
続は、Ｉ／Ｏ接続信号φ_I/Oによって制御される。ビッ
ト線（ＢＬ）^*は、入出力（Ｉ／Ｏ）接続回路７５，７
６を介して（Ｉ／Ｏ）^*と接続される。

【０００７】次に、このような構成の強誘電体メモリの
中の１つのメモリセルに、デジタル信号を記憶させるた
めの書込み方法について、図２０（ａ）のタイミングチ
ャートを用いて説明する。図２０（ａ）のタイミングチ
ャートにおいて、待機時には、入出力線Ｉ／Ｏ及び（Ｉ
／Ｏ）^*には、予め外部から書き込むべき信号に対応す
る相補的な電位が与えられているものとする。例えば、
ここでは、Ｉ／Ｏ線に５Ｖ、（Ｉ／Ｏ）^*線に０Ｖの電
位が書き込むべき情報に対応する電位として設定されて
いるものとする。また、待機時にはビット線対（ＢＬ，
（ＢＬ）^*）は、図１９には図示しないプリチャージ回
路によって予め等電位（０Ｖの電位）に保たれている。
さらに、ドライブ線および基板も、全て０Ｖに保たれて
いる。

【０００８】（イ）書き込み動作に入る前に、書き込む
べきメモリセルの位置を示すアドレス情報に対応する特
定の行において、プリチャージ信号φ_preを解除して、
ＢＬ及び（ＢＬ）^*をあらゆる電圧源から切り離された
状態（フローティング状態）にする。なおこのとき他の
行のビット線対については、プレチャージ状態を解除し
ない。しかる後に、ＢＬとＩ／Ｏ及び（ＢＬ）^*と（Ｉ
／Ｏ）^*を接続するために、書き込むべきアドレスに基
づき特定の行において、φ_I/O信号を活性化する。この
結果、この行のＢＬはＩ／Ｏと、（ＢＬ）^*は（Ｉ／
Ｏ）^*と、それぞれ等電位になる。即ち、書き込むべき
情報に対応する電位が、ビット線対（ＢＬ，（Ｂ
Ｌ）^*）に供給される。

【０００９】（ロ）この段階で導入されたビット線対
（ＢＬ，（ＢＬ）^*）の電位を安定化するために、セン
スアンプ活性信号φ_actによって_、このビット線対（Ｂ
Ｌ，（ＢＬ）^*）に接続するセンスアンプ７３，７４を
活性化する。このとき、ＢＬの電位は、活性化されたセ
ンスアンプによりキャパシタの誘電分極反転に十分な高
い電圧Ｖ_ccに固定される。

【００１０】（ハ）次に、書き込むべき位置を示すアド
レス情報に対応する特定の列において、ワード線ＷＬに
トランジスタをオンにするために必要な電位を与える。
この結果、この列のワード線ＷＬに接続するＭＯＳＦＥ
Ｔがオン状態になり、キャパシタとビット線対とが接続
状態になる。当然このときに該当しない他の列において
は、ワード線に信号を送らないので、キャパシタとビッ
ト線は電気的に切り離されたままの状態にある。

【００１１】（ニ）ドライブ線ＤＬの電位は、先ず０Ｖ
に固定される。ドライブ線ＤＬが、０Ｖに固定されてい
る間に、高い電圧Ｖ_ccに固定されたビット線ＢＬとの間
に生じた電位差Ｖ_ccにより、ＢＬとＤＬ間に接続された
キャパシタ５５１に書込みが生じる。このとき０Ｖに固
定されたビット線（ＢＬ）^*とドライブ線ＤＬ（は同電
位なので、（ＢＬ）^*とＤＬ間に接続されたキャパシタ
５５２には変化が起こらない。

【００１２】（ホ）次に、ある時間の経過の後に、ドラ
イブ線ＤＬにキャパシタ５５２の分極反転に十分な高い
電圧Ｖ_ccを与える。ドライブ線ＤＬにＶ_ccを与えたこと
により、ビット線（ＢＬ）^*（電位：０）との間に生じ
た電位差−Ｖ_ccにより、ビット線（ＢＬ）^*とドライブ
線ＤＬ間に接続されたキャパシタ５５２に書込みが生じ
るが、このときビット線ＢＬ（電位：Ｖ_cc）とドライブ
線ＤＬは等電位なので、ビット線ＢＬとドライブ線ＤＬ
間に接続されたキャパシタ５５１には変化が起こらな
い。この結果、ＢＬ線に接続されたキャパシタ５５１に
は電位差Ｖ_ccによる残留分極、ビット線（ＢＬ）^*線に
接続されたキャパシタ５５２には電位差−Ｖ_ccによる残
留分極が蓄えられる。

【００１３】（ヘ）しかる後に、ワード線信号を非選択
状態に戻し、センスアンプ活性信号φ_actを０Ｖにし、
センスアンプ７３，７４の活性化を解除し、ビット線の
プレチャージを開始することにより、書込みの動作は終
了する。そして、ビット線、ワード線、ドライブ線およ
び基板は全て０Ｖに維持される。すなわち、書込み動作
終了後の保持状態においては、ＢＬ，（ＢＬ）^*はプリ
チャージ回路により等電位（０Ｖ）に保持される。ま
た、ビット線対の電位とドライブ線ＤＬの電位も等電位
に保つことが望ましい。また、全てのワード線は非選択
状態（０Ｖ）に保たれるために、キャパシタはビット線
対から電気的に切り離された状態で保持される。キャパ
シタに接続するＭＯＳＦＥＴは、電源が供給されない状
態ではＯＦＦであり、従ってキャパシタに残留分極の形
として書き込まれた情報は、メモリ回路に電源が供給さ
れない場合にも、デジタル情報を保持することができ
る。

【００１４】次に、このような方法でメモリ回路の中の
１つのメモリセルに記憶された、デジタル情報を読み出
す方法について、図２０（ｂ）の読み出しタイミングチ
ャートを用いて説明する。

【００１５】（イ）まず、ビット線（ＢＬ，（Ｂ
Ｌ）^*）のプリチャージを解除して、ビット線ＢＬ，
（ＢＬ）^*をフローティング状態にする。

【００１６】（ロ）次いで、アドレスに対応した列の一
本のワード線ＷＬを選択して、ワード線ＷＬに接続する
ＭＯＳＦＥＴをオン状態にする。これにより、メモリセ
ルのキャパシタと、ビット線（ＢＬ，（ＢＬ）^*）が電
気的に接続される。このとき、これ以外の選択されない
ワード線ＷＬに接続するトランジスタについては、オフ
の状態が保たれる。

【００１７】（ハ）次いで、アドレスに対応した行のド
ライブ線ＤＬを選択し、読み出し用の低い電位Ｖ_readを
ドライブ線に与える。これにより、メモリセル内の２つ
のキャパシタにＶ_readが加わることになる。この２つの
キャパシタには、互いに異なる方向の残留分極が蓄積さ
れているが、この残留分極はＶ_readの低い電圧によって
反転することはない。従ってこの読み出しは、キャパシ
タの誘電分極の向きを変えることなく、非破壊で読み出
すことが可能である。また、ＦＲＡＭセルのキャパシタ
は、一般に残留分極の方向によってリーク電流の値が１
００〜１０００倍異なる。従って、ビット線ＢＬと（Ｂ
Ｌ）^*に流れ込む電流の値は、キャパシタに書き込まれ
た誘電分極の向きにより異なる。結果的にビット線対に
対して若干異なる電位を与える。

【００１８】（ニ）ビット線対に十分な電位差が生じた
段階で、ＷＬの電位を戻し、キャパシタと、ビット線対
を電気的に切り離す。この後、ＤＬ線の電位も元に戻
す。

【００１９】（ホ）ここで、φ_actを選択することによ
り、センスアンプ７３，７４を活性する。これにより、
ビット線対（ＢＬ，（ＢＬ）^*）の電位差を増幅し、さ
らに固定する。このとき、既にメモリセルのＭＯＳＦＥ
Ｔがオフになっているため、増幅された電位が、キャパ
シタの誘電分極に影響を与えない。

【００２０】（ヘ）ビット線に読み出された電位は、φ
_I/Oに信号を送ることにより、Ｉ／Ｏ及び（Ｉ／Ｏ）^*
に転送することが可能である。情報がＩ／Ｏ，（Ｉ／
Ｏ）^*に転送された後、ビット線対と入出力線対は切り
離される。その後、ビット線対は再びプリチャージ状態
に戻され、０Ｖに保たれ、情報の保持状態に戻される。
また、ワード線、ドライブ線および基板は全て０Ｖに保
たれる。

【００２１】図２０のタイミングチャートに示したよう
に、ドライブ線駆動型のＦＲＡＭの待機時には、ビット
線、ワード線、ドライブ線および基板は全て０Ｖに保た
れており、またキャパシタ５５１の１電極層とＭＯＳＦ
ＥＴ６５１の１主電極領域で構成されるインターナルノ
ードＮ_Iはフローティングであり、やはり０Ｖに保たれ
る。

【００２２】読み出し／書き込み動作においては、選択
したワードＷＬをＯＮの状態にし、ドライブ線ＤＬおよ
びビット線ＢＬ，（ＢＬ）^*の双方を０ＶとＶ_cc間でパ
ルス駆動を行う。図２０に示すように、ドライブ線ＤＬ
とビット線ＢＬ，（ＢＬ）^*の双方をパルス駆動するの
は、強誘電体キャパシタの分極反転電圧が高いため、±
Ｖ_ccの電圧で分極反転させなければならないためであ
る。ドライブ線とビット線の双方をパルス駆動するた
め、ＤＲＡＭに比較して約３倍の読み出し／書き込み時
間がかかるという短所を有している。

【００２３】一方、上記エピタキシャルＢＳＴＯ膜を使
用した強誘電体キャパシタにおいては低電圧駆動が可能
である。このため、通常のＤＲＡＭ型の回路と同様の、
一定電位のプレート線を使用した図２１に示す回路構造
が可能で、ドライブ線ＤＬは不要である。すなわち、強
誘電体キャパシタ５６１の１つの電極層はプレート線Ｐ
Ｌに接続され、他方の電極層はＭＯＳＦＥＴ６６１の１
つの主電極領域（ソース電極）に接続されている。プレ
ート線ＰＬの電位は１／２Ｖ_cc一定に保たれている。更
に、ＭＯＳＦＥＴ６６１の他方の主電極領域（ドレイン
電極）はビット線ＢＬに接続され、ＭＯＳＦＥＴ６６１
のゲート電極はワード線ＷＬに接続されている。読み出
し／書き込み動作においては、ビット線ＢＬ及びワード
線ＷＬのみをＶ_ccと０Ｖの間でパルス駆動を行う。ビッ
ト線ＢＬをＶ_cc、ワード線ＷＬをＶ_ccとすればインター
ナルノードＮ_Iとプレート線ＰＬ間には＋１／２Ｖ_ccが
印加され、ビット線を０、ワード線ＷＬをＶ_ccとすれ
ば、インターナルノードＮ_Iとプレート線ＰＬ間には−
１／２Ｖ_ccが印加される。すなわち、±１／２Ｖ_ccの電
圧でキャパシタ５６１の誘電分極を反転させることがで
きる。

【００２４】

【発明が解決しようとする課題】図２１に示す回路構成
においては、待機時にビット線ＢＬおよびプレート線Ｐ
Ｌは１／２Ｖ_ccに保たれており、基板は例えば−１Ｖの
負の基板電位Ｖ_ssにバイアスされている。またキャパシ
タ５６１の１電極層とＭＯＳＦＥＴ６６１の１主電極領
域（ソース電極）で構成されるインターナルノードＮ_I
はフローティングであり、やはり１／２Ｖ_ccにチャージ
される。このときに問題になるのが基板リーク電流Ｇで
ある。すなわち、初期に１／２Ｖ_ccにチャージされたイ
ンターナルノードＮ_Iと負にバイアスされた基板の間に
は電位差が加わっているため、種々の欠陥に起因した基
板リーク電流Ｇが生じる。従って、初期に１／２Ｖ_ccに
チャージされたインターナルノードＮ_Iの電位は徐々に
低下していき、その結果、強誘電体キャパシタ５６１の
両電極層間に一定以上の電圧が加わり一方向に分極反転
してしまうという問題点がある。

【００２５】すなわち図２２に示すように、ＭＯＳＦＥ
Ｔ６６１の一主電極領域（ソース電極）と強誘電体キャ
パシタ５６１の一電極層から構成されるインターナルノ
ードＮ_Iの待機時の平衡電位は、インターナルノードＮ
_Iと基板の間のリーク特性（基板リーク特性）と、イン
ターナルノードＮ_Iと強誘電体キャパシタ５６１のもう
一つの電極層の間のリーク特性（キャパシタリーク特
性）によって決定される。従って、通常使用されるよう
な最大動作電圧で１０^-7Ａ／ｃｍ²以下のリーク特性を
有する絶縁性の高い強誘電体キャパシタを使用した場
合、酸素誘起欠陥などを有する個所の基板リーク電流の
方が大きくなるためにインターナルノードＮ_Iの電位が
下がり、強誘電分極を維持する電圧範囲を超えて誘電分
極が一方向に反転してしまうような不都合が発生する。

【００２６】この問題点に対処するため、従来のプレー
ト線固定型ＦＲＡＭにおいては、待機時にＤＲＡＭと同
様の何らかのリフレッシュ動作を行う必要が生じた。基
板リーク電流Ｇによって下がったインターナルノードＮ
_Iの電位をリフレッシュ動作により１／２Ｖ_ccまでリチ
ャージする。例えば、ビット線電位を１／２Ｖ_ccに保っ
たまま定期的にワード線をＯＮ電位にすることによっ
て、インターナルノードＮ_Iの電位を１／２Ｖ_ccにリチ
ャージする方法や、通常の読み出し／書き込みリフレッ
シュ動作を行ってインターナルノードＮ_Iの電位を１／
２Ｖ_ccにリチャージする方法などが挙げられる。

【００２７】しかしながら、このような待機時のリフレ
ッシュ動作は、本来リフレッシュ動作が不要なことが売
り物のＦＲＡＭにとって余分な消費電力を必要とするこ
とになる。また、リフレッシュ動作中は外部からの読み
書きができないため、特に集積度の大きなメモリにおい
ては動作の障害になる。従ってＤＲＡＭと比較したとき
の差別化要素が少なくなってしまうという問題点があ
る。

【００２８】上記問題点に鑑み、本発明は、待機時にリ
フレッシュ動作が不必要なプレート電位固定型ＦＲＡＭ
を提供することを目的とする。

【００２９】本発明の他の目的は、ＤＲＡＭ並の高速動
作が可能なプレート電位固定型ＦＲＡＭを提供すること
である。

【００３０】本発明のさらに他の目的は、消費電力が少
なく、大容量化が可能なプレート電位固定型ＦＲＡＭを
提供することである。

【００３１】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１の特徴は、転送ゲート用トランジスタ
と、この転送ゲート用トランジスタの一方の主電極領域
と接続した第１の電極層と、一定の電位のプレート線に
接続した第２の電極層と、第１および第２の電極層に狭
まれ、駆動電圧の最大値におけるリーク電流密度が１０
^-6Ａ／ｃｍ²以上、１Ａ／ｃｍ²以下である強誘電体薄
膜からなるキャパシタとを少なくとも有するメモリセル
を含む半導体記憶装置であることである。ここで、「ト
ランジスタの主電極領域」とは、トランジスタのソース
領域もしくはドレイン領域の一方の意である。通常トラ
ンジスタのソース領域およびドレイン領域は、対称に形
成されているので、いずれをトランジスタのソース領域
と呼ぶか、トランジスタのドレイン領域と呼ぶかは、単
なる呼び方の問題にすぎない。本発明のメモリセルは、
Ｘ−Ｙマトリクス状に配置されることが好ましいことは
勿論である。そして、本発明の半導体記憶装置において
重要な点は、強誘電体キャパシタの電極層間のリークコ
ンダクタンスが、トランジスタの一方の主電極領域と基
板の間の最大リークコンダクタンスより大きく設定され
ていることである。

【００３２】キャパシタのリークコンダクタンスを大き
くすることにより、待機時において強誘電体キャパシタ
の電極層間に加わる電圧を分極状態が安定に維持できる
電圧範囲以下に抑制することができる。

【００３３】リークコンダクタンスを大きくするために
は強誘電体薄膜はチタン酸バリウムを主成分とする強誘
電体薄膜からなり、添加元素として、希土類元素および
バナジウウム（Ｖ），ニオブ（Ｎｂ），クロム（Ｃ
ｒ），モリブデン（Ｍｏ），タングステン（Ｗ）の中か
ら選択した少なくとも１種類以上の元素を、０．０１％
以上、５％以下含むようにすればよい。

【００３４】また、強誘電体薄膜をチタン酸ジルコン酸
鉛を主成分とする強誘電体薄膜あるいはビスマス（Ｂ
ｉ）を主成分とするＳｒＢｉ₂Ｔａ₂Ｏ₉や、Ｂｉ₄Ｔ
ｉ₃Ｏ₁ ₂などの強誘電体薄膜とし、添加元素として鉄
（Ｆｅ），マンガン（Ｍｎ），イリジウム（Ｉｒ）など
の遷移金属の中から選択した少なくとも１種類以上の元
素を、０．０１％以上、５％以下含むようにすることが
好ましい。

【００３５】本発明の第１の特徴は、強誘電体キャパシ
タのリーク特性を意図的に増大させたものであるが、こ
のようにリーク特性を意図的に増大させるとによって、
リフレッシュ動作が不要なプレート電位固定型ＦＲＡＭ
を作成することが可能になる。すなわち、基板リーク電
流の最大値よりも、キャパシタのリーク電流を大きく設
定することにより、キャパシタの１電極層とＭＯＳＦＥ
Ｔの１主電極領域との接続点であるインターナルノード
の平衡電位が顕著に下がることはない。すなわち、イン
ターナルノードの平衡電位の変動は、強誘電分極を維持
することが可能な電圧範囲に収まるので、強誘電分極が
反転することがない。従って、インターナルノードを１
／２Ｖ_ccに保つためのリフレッシュ動作などは不要とな
る。

【００３６】なお、強誘電体キャパシタのリーク電流を
大きく設定することによって、読み出し／書き込み動作
に影響することが考えられる。ＦＲＡＭの１ビットの読
み出し／書き込み時間を最大３００ｎｓ、強誘電体キャ
パシタの蓄積電荷密度を最小１０μＣ／ｃｍ²とする
と、読み出し／書き込み時間内に蓄積電荷量の３％がリ
ークによって散逸するリーク電流密度は、最小で１Ａ／
ｃｍ²になる。従って、動作電圧を印加したときに１Ａ
／ｃｍ²程度以下のキャパシタリーク電流があれば、読
み出し／書き込み動作に実質的に影響することはない。
しかしながら、瞬間的であれ強誘電体薄膜中にＡ／ｃｍ
²オーダーの大電流が流れることにより膜質が劣化する
恐れがあるため、望ましくは最大動作電圧におけるリー
ク電流は１０^-2Ａ／ｃｍ²程度以下にすることが望まし
い。

【００３７】なお、強誘電体キャパシタのリーク電流の
制御は、キャパシタ膜中の構造欠陥等によるものではな
く、再現性の良い方法で得る必要がある。また、優れた
強誘電特性を維持し、かつ疲労特性やブレークダウンな
どの信頼性に影響を与えない必要がある。

【００３８】このような特性に特に優れた材料系とし
て、上述したようなエピタキシャル成長させたチタン酸
バリウム系の強誘電体薄膜をベースにし、添加元素とし
てランタン（Ｌａ）やニオブ（Ｎｂ）などを０．１％か
５数％程度ドーピングした材料が望ましい。

【００３９】本発明の第１の特徴によれば、プレート電
位固定型ＦＲＡＭに特有の、待機時にリフレッシュ動作
が必要になるという問題点を克服できる。この結果、高
速読み書きが可能で、低消費電力のＦＲＡＭを作成する
ことが可能になる。

【００４０】本発明の第２の特徴は、転送ゲート用トラ
ンジスタと、この転送ゲート用トランジスタの一方の主
電極領域と接続した第１の電極層、一定電位のプレート
線に接続した第２の電極層と、第１及び第２の電極層間
に挟まれた強誘電体薄膜からなるキャパシタと、第１及
び第２の電極層間に接続された薄膜抵抗とを少なくとも
有するメモリセルを含む半導体記憶装置であることであ
る。この薄膜抵抗は、半導体ないしは半金属からなる薄
膜で構成すればよく、半導体記憶装置の読み出し／書き
込み時にキャパシタに加わる駆動電圧の最大値における
抵抗値が、１０⁹Ω以上１０¹⁵Ω以下に選ぶことが好ま
しい。上記の本発明の第１の特徴においては、それぞれ
のキャパシタの内部を流れるリーク電流を用いたもので
あるが、本発明の第２の特徴においては、各キャパシタ
の外付けのリーク抵抗として積極的に薄膜抵抗を設けた
ものである。

【００４１】本発明の第２の特徴によれば、キャパシタ
の電極間に薄膜抵抗を並列に接続することにより、リフ
レッシュ動作が不要なプレート電位固定型回路を有する
ＦＲＡＭを作成することが可能になる。インターナルノ
ードに基板リークにより流れ込む電流を、薄膜抵抗を通
して逃がすことにより、第１の特徴と同様に、インター
ナルノードの電位を一定に保つことが可能になる。

【００４２】薄膜抵抗の下限値としては、半導体記憶装
置の読み書き動作時に蓄積電荷がこの薄膜抵抗を通して
逃げ出さない値以上であれば良い。ＦＲＡＭの１ビット
の読み出し／書き込み時間を最大３００ｎｓ、キャパシ
タの蓄積電荷を最小１０ｆＣとすると、読み出し／書き
込み時間内に蓄積電荷量の３％がリークによって散逸す
るリーク電流は、最小で１ｎＡになる。従って、半導体
記憶装置の動作電圧を１Ｖとしたときに１０⁹Ω以上の
抵抗値であれば、読み出し／書き込み動作に実質的に影
響することはない。また、薄膜抵抗の抵抗の上限値とし
ては、基板リークにより流れ込む電流を、分極保持電圧
内で逃がせれば良い。セルあたりの最大の基板リーク電
流を１０^-16Ａとし、分極保持電圧を最小０．１Ｖとす
ると、１０¹⁵Ω以下であればインターナルノードの電位
を安定に保持することができる。

【００４３】本発明の第２の特徴に好適な抵抗値を実現
する薄膜抵抗材料としては、熱的に安定なグラファイト
などの半金属やＳｉやＧｅなどの半導体から選ぶことが
できる。

【００４４】本発明の第３の特徴は、転送ゲート用トラ
ンジスタと、この転送ゲート用トランジスタの一方の主
電極領域と接続した第１の電極層、一定電位のプレート
線に接続した第２の電極層と、第１および第２の電極層
に狭まれた強誘電体薄膜からなるキャパシタとを少なく
とも有するメモリセルを含み、スタンバイ時における転
送ゲート用トランジスタのリーク電流が１０^-15Ａから
１０^-9Ａの範囲内に制御されている半導体記憶装置で
あることである。

【００４５】上記の本発明の第１及び第２の特徴は、各
キャパシタの内部を流れるリーク電流、および各キャパ
シタの外付けの薄膜抵抗を流れるリーク電流を、それぞ
れ用いたものであるが、本発明の第３の特徴において
は、スタンバイ時における転送ゲート用トランジスタの
リーク電流を用いたものである。

【００４６】本発明の第３の特徴によれば、トランジス
タのリーク電流を利用することにより、リフレッシュ動
作が不要なプレート電位固定型ＦＲＡＭを作成すること
が可能になる。インターナルノードに基板リークにより
流れ込む電流を、トランジスタのリーク電流を利用して
逃がすことにより、第１及び第２の特徴と同様にインタ
ーナルノードの電位を一定に保つことが可能になる。

【００４７】リーク電流の上限値としては、半導体記憶
装置の読み書き時に、選択ビット線と非選択ワード線に
接続された半選択セルの蓄積電荷が、トランジスタのリ
ーク電流を介して逃げ出さない値以下であればよい。Ｆ
ＲＡＭの１ビットの読み出し／書き込み時間を最大３０
０ｎｓ、キャパシタの蓄積電荷を最小１０ｆＣとする
と、読み出し／書き込み時間内に蓄積電荷量の３％が散
逸するリーク電流は、最小で１ｎＡになる。従って、ト
ランジスタのリーク電流を１０^-9Ａ以下にすれば、読み
出し／書き込み動作時に半選択セルの記憶状態に影響
することはない。消費電力の観点から見れば、リーク電
流はなるべく小さい方が望ましい。また、リーク電流の
下限値としては、基板リークにより流れ込む電流を、分
極保持電圧内で逃がせればよい。セル当たりの最大リー
ク電流を１０^-16Ａとし、分極保持電圧を最小０．１Ｖ
とすると、ドレイン電圧０．１Ｖで１０^-16Ａであれ
ば、インターナルノードの電位を安定に保持することが
できるが、余裕を見て１０^-15Ａ以上が望ましい。

【００４８】本発明の第３の特徴に好適なトランジスタ
のリーク電流を制御する方法としては、トランジスタの
しきい値電圧を適宜設定すればよい。ＭＯＳトランジス
タをオフ状態からオン状態に遷移させるとき、ドレイン
電流の大きさを１桁上げるためには、ゲート電圧を約７
０ｍＶ上げる必要がある。ここでオン状態とは１μＡ以
上ドレイン電流が流れる状態である。従って、例えばし
きい値電圧を７００ｍＶに設定すれば、ゲート電圧０Ｖ
のオフ状態では１μＡより１０桁低い１０^-16Ａのリー
ク電流が流れることになる。従って、例えばしきい値電
圧を２１０ｍＶから６３０ｍＶ程度の値に設定すれば良
い。

【００４９】本発明の第３の特徴に好適なトランジスタ
のリーク電流を制御する他の方法としては、しきい値電
圧を大きく設定して、スタンバイ時にもゲート電圧を０
Ｖに落とさずに、望ましいリーク電流に対応した、特定
のゲート電圧に保持すればよい。上述した例に倣えば、
しきい値電圧を８００ｍＶに設定し、スタンバイ時にも
２８０ｍＶから７３０ｍＶのゲート印加することで、ト
ランジスタのリーク電流を１０^-15Ａから１０^-9Ａの
範囲内に制御することができる。

【００５０】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態に係る半導体記憶装置を説明する。図面の記載
において同一又は類似の部分には同一又は類似の符号を
付している。ただし、図面は模式的なものであり、厚み
と平面寸法との関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。したがって、具体
的な厚みや寸法は以下の説明を参酌して判断すべきもの
である。また図面相互間においても互いの寸法の関係や
比率が異なる部分が含まれていることはもちろんであ
る。

【００５１】（第１の実施の形態）図１及び図２を用い
て本発明の第１の実施の形態に係る半導体記憶装置を説
明する。図１（ａ）と図１（ｂ）とは互いに直交する関
係にある半導体記憶装置の断面図である。すなわち、図
１（ａ）のＡ−Ａ方向から見た断面図が図１（ｂ）であ
り、図１（ｂ）のＢ−Ｂ方向から見た断面図が図１
（ａ）である。また、図２は図１のメモリセルをマトリ
クス構成した様子を示す本発明の第１の実施の形態に係
る半導体記憶装置の主要部の回路図である。

【００５２】まず、図２を用いて全体構成を説明する。
本発明の第１の実施の形態に係る半導体記憶装置は、図
２に示すように強誘電性特性を使用した薄膜キャパシタ
５０１，５０２，５０３，…，５０６，…と、この薄膜
キャパシタ５０１，５０２，５０３，…，５０６，…に
接続して設けられた転送ゲート用トランジスタ（ＭＯＳ
ＦＥＴ）６０１，６０２，…，６０６，…を具備したメ
モリセルを複数個マトリクス状に配置している。図２に
おいて、１つのキャパシタ５０１，５０２，５０３，
…，５０６，…５５１の一方の電極層は、半導体基板内
に造り込まれたＭＯＳＦＥＴ６０１，６０２，…，６０
６，…６５１のソース、ドレイン領域を介してビット線
ＢＬ_j，ＢＬ_j+1，…、に接続され、もう一方の端子は
一定の電位１／２Ｖ_ccに保たれたプレート線ＰＬに接続
されている。キャパシタの一方の電極層に接続されたＭ
ＯＳＦＥＴ６０１，６０２，…，６０６，…のゲート
は、ワード線ＷＬ_i-1，Ｗ_i，Ｗ_i+1，…に接続され
る。そして、ビット線駆動回路７０１により、ビット線
ＢＬ_j，ＢＬ_j+1，…、を駆動し、ワード線駆動回路７
０２により、ワード線ＷＬ_i-1，Ｗ_i，Ｗ_i+1，…を駆
動して、ＭＯＳＦＥＴ６０１，６０２，…，６０６，…
６５１の導通状態を制御して書き込み／呼び出しを行う
回路構成である。そして、本発明の第１の実施の形態に
係る半導体記憶装置においては、各薄膜キャパシタ５０
１，５０２，…のそれぞれのキャパシタ電極層間のリー
クコンダクタンス３０１，３０２，…をトランジスタ６
０１，６０２，…の一方の主電極領域（インターナルノ
ード）Ｎ₆₀₁，Ｎ₆₀₂，…と基板間のリークコンダクタ
ンス４０１，４０２，…より大きく設定されている。

【００５３】図１に戻りメモリセルの構造を説明する。
本発明の第１の実施の形態に係る半導体記憶装置のメモ
リセル（ＦＲＡＭメモリセル）は、Ｂａのモル分率８０
％のＢＳＴＯにＬａを０．５％ドーピングした強誘電体
薄膜層を具備するエピタキシャルキャパシタを有する。
このＦＲＡＭメモリセルは、図１に示すように第１導電
型（ｐ型）の基板１上に第２導電型高不純物密度の基板
プレート１９を設け、図２に示したプレート線ＰＬを構
成している。そしてこの基板プレート１９の上に下部バ
リア金属層２、第２の電極層（下部電極層）３、強誘電
体薄膜４、第１の電極層（上部電極層）５、上部バリア
金属層６からなるエピタキシャルキャパシタが構成され
ている。下部バリア金属層２は膜厚１０ｎｍの（Ｔｉ，
Ａｌ）Ｎ，下部電極層３は膜厚２０ｎｍのＳｒＲｕ
Ｏ₃、強誘電体薄膜４は、厚さ２５ｎｍのＢＳＴＯ：Ｌ
ａ薄膜、上部電極層は厚さ２０ｎｍのＳｒＲｕＯ₃膜、
さらに上部バリア金属層６として膜厚１０ｎｍの（Ｔ
ｉ，Ａｌ）Ｎである。

【００５４】そして、このエピタキシャルキャパシタに
隣接して第１の主電極領域（ｎ⁺ソース領域）５２およ
び第２の主電極領域（ｎ⁺ドレイン領域）５１とを有す
るｎＭＯＳＦＥＴが転送ゲート用トランジスタとして構
成されている。さらに、このｎＭＯＳＦＥＴは制御電極
として、ｐ型シリコン層１２の表面のゲート酸化膜３０
の上にゲート電極３１ａ，３１ｂを有している。なおこ
こでゲート電極３１ａ，３１ｂは、ポリＳｉゲート層３
１ａとＷゲート層３１ｂとからなる２層構造である。Ｗ
ゲート層の他にＴｉ，Ｍｏ，Ｃｏ等の高融点金属、ある
いはＷＳｉ₂，ＴｉＳｉ₂，ＭｏＳｉ₂，ＣｏＳｉ₂等
の高融点金属のシリサイドなどを、ゲート層３１ｂとし
て用いても良い。このゲート電極３１はワード線３１の
一部を成すものである。ワード線３１は、図２に示すよ
うに複数本あり、図１（ａ）の紙面に垂直方向に延伸さ
れている。各ｎＭＯＳＦＥＴは素子分離絶縁膜９により
互いに分離されている。

【００５５】また、図１に示すようにｎ⁺ドレイン領域
５１上には不純物を添加した多結晶シリコン（ドープド
ポリシリコン）、高融点金属や高融点金属のシリサイド
等からなるビット線コンタクトプラグ３４が配置され、
ビット線３５に接続されている。ビット線３５は、ワー
ド線３１と直交する方向に延伸されている。図１（ａ）
の断面図では、ビット線３５が１本のみ示されている
が、図２の回路図に示すように複数本のビット線と複数
本のワード線でＸ−Ｙマトリクスを構成していることは
勿論である。

【００５６】図１に示すように、ｎ⁺ソース領域５２に
は、ｎ⁺ドープドポリシリコンからなるキャパシタコン
タクトプラグ１４が接続されている。ワード線３１とビ
ット線３５とは酸化膜（ＳｉＯ₂膜），ＰＳＧ膜，ＢＰ
ＳＧ膜，窒化膜（Ｓｉ₃Ｎ₄膜）等からなる第１の層間
絶縁膜３２、第２の層間絶縁膜３３により互いに分離さ
れている。さらにビット線３５の上には酸化膜（ＳｉＯ
₂膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ₃Ｎ
₄膜）、あるいはポリイミド膜などのパッシベーション
膜３６が形成されている。

【００５７】本発明の第１の実施の形態に係るＦＲＡＭ
セルのエピタキシャルＳＲＯ／ＢＳＴＯ：Ｌａ／ＳＲＯ
キャパシタの強誘電ヒステリシス特性を測定したとこ
ろ、図３に示すような特性が得られることが確認され
た。図３に示すように、このエピタキシャルＳＲＯ／Ｂ
ＳＴＯ：Ｌａ／ＳＲＯキャパシタは、±１．５Ｖでの動
作で残留分極値２Ｐｒ＝４０μＣ／ｃｍ²の大きな誘電
分極が得られる。又、誘電分極の保持特性を温度８５
℃，１００℃、および１２０℃において加速試験により
測定したところ、図４に示すように±０．４Ｖ以内に電
圧を保てば、８５℃１０年間分極状態が保持されること
が確認された。さらに、リーク電流特性を測定したとこ
ろ、図５に示すような特性が得られ、±０．２Ｖ以上±
１．５Ｖ以内の電圧範囲では、１０^-6Ａ／ｃｍ²から１
０^-4Ａ／ｃｍ²の範囲の安定したリーク特性が得られ
た。

【００５８】上述の工程により作成したメモリセルを使
用し、強誘電体キャパシタに±１．５Ｖで書き込んだ
後、プレート線およびビット線を１．５Ｖに、基板電位
を−１Ｖに保持して保持特性を測定したところ、リフレ
ッシュ動作を行わなくても分極状態が安定に保持される
ことが確認された。

【００５９】次に、図６乃至図１０を用いて本発明の第
１の実施の形態に係るＦＲＡＭセルの製造方法を説明す
る。

【００６０】（イ）まず図６（ａ）に示すように、第１
導電型（ｐ型）のＳｉ（１００）基板１を用意する。こ
のｐ型基板１の表面に図６（ｂ）に示すように深さ０．
１μｍ程度の第２導電型（ｎ型）の不純物を２×１０¹⁸
ｃｍ^-3〜１×１０²¹ｃｍ^-3程度の不純物密度に拡散する
ことにより基板プレート１９を形成する。

【００６１】（ロ）その後、図６（ｃ）に示すように下
部バリア金属層２として膜厚１０ｎｍの（Ｔｉ，Ａｌ）
Ｎ、下部電極層３として膜厚２０ｎｍのＳｒＲｕＯ₃、
強誘電体薄膜４としてＢａ_0.8Ｓｒ_0.2ＴｉＯ₃にＬａ
を０．５％ドーピングした厚さ２５ｎｍのＢＳＴＯ：Ｌ
ａ薄膜、上部電極層５として厚さ２０ｎｍのＳｒＲｕＯ
₃膜、さらに上部バリア金属層６として膜厚１０ｎｍの
（Ｔｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいは
ＤＣスパッタ法により大気中に出さずに連続してエピタ
キシャル成長し、さらに第１の絶縁膜７をＴＥＯＳガス
を原料としたプラズマＣＶＤ法等により形成する。

【００６２】（ハ）次に図６（ｄ）に示すように、フォ
トリソグラフィー技術によりフォトレジスト２１のパタ
ーンを形成し、このフォトレジスト２１をマスクとして
ＲＩＥなどによるエッチングにより第１の凹部２２を形
成する。次にこの第１の凹部２２の内部および第１の絶
縁膜の上に図７（ｅ）に示すように第２の絶縁膜８をコ
ンフォーマルに形成する。

【００６３】（ニ）次に図７（ｆ）に示すように、第２
の絶縁膜８の上に、フォトリソグラフィー技術によりフ
ォトレジスト２３のマスクパターンを形成する。このフ
ォトレジスト２３をマスクとして、異方性ＲＩＥ等のエ
ッチングにより第２の絶縁膜８を選択的に除去する。こ
のエッチングにより、後述する素子間分離絶縁膜の形成
予定部に、第２の絶縁膜８を残存させる。更に、このと
き、第１の凹部２２の底部の第２の絶縁膜８は除去され
るが、側壁部分の第２の絶縁膜８は残存するので、第１
の凹部２２の側壁には第２の絶縁膜８がセルフアライン
により残されたことになる。第１の凹部２２の底部に
は、単結晶Ｓｉ成長用ノードとして第２導電型（ｎ
⁺型）の基板プレート１９が露出する。

【００６４】（ホ）次に図７（ｇ）に示すように、第１
の凹部２２の底部に露出したＳｉ表面の損傷層を取り除
くため、フッ化水素（ＨＦ）蒸気を使用した気相エッチ
ングを行い、この気相エッチングの後、そのまま真空中
でＣＶＤ室に搬送し、第１導電型の単結晶Ｓｉ層１２を
形成する。この第１導電型の単結晶Ｓｉ層１２の形成
は、０．１３Ｐａの圧力のＳｉＨ₄ガスとアクセプタ不
純物として加えた０．０１Ｐａのジボラン（Ｂ₂Ｈ₆）
ガスを使用して７５０℃で、第１の凹部２２の底部の単
結晶Ｓｉ成長用ノードから選択エピタキシャル成長すれ
ばよい。この選択エピタキシャル成長後に、図８（ｈ）
に示すように第２の絶縁膜８を停止層とし、ＣＭＰ法
（化学的機械的研磨法）により表面を平坦化する。

【００６５】（ヘ）次に図８（ｉ）に示すように、単結
晶Ｓｉ層１２をマスクとしてＲＩＥ法等により素子間分
離部の第２の絶縁膜８、第１の絶縁膜７、上部バリア金
属層６、および上部電極層５を選択的に除去し、第２の
凹部（素子間分離用溝）２４を作成する。なおこのとき
に、選択的湿式エッチングなどを併用しても良い。次に
第２の凹部（素子間分離用溝）２４に図８（ｊ）に示す
ように第３の絶縁膜９を埋め込み、その後、その表面を
図９（ｋ）に示すようにＣＭＰにより平坦化し、素子間
分離絶縁膜９を形成する。

【００６６】（ト）次に図９（ｌ）に示すように、フォ
トリソグラフィー技術によりフォトレジスト２５のパタ
ーンを形成し、このフォトレジスト２５をマスクとし
て、ＲＩＥ法などのプラズマエッチングを用いて、選択
的に単結晶Ｓｉ層１２をエッチング除去し、第３の凹部
２６および第４の凹部２７を開口する。この第３の凹部
２６および第４の凹部２７は、キャパシタコンタクトプ
ラグを形成するための凹部である。このときのエッチン
グ条件として、上部バリア金属層６ないし上部電極層５
のいずれかをストッパーとして用いて選択的にストップ
させると良い。次に、全面に例えばリン（Ｐ），砒素
（Ａｓ）、アンチモン（Ｓｂ）等の第２導電型（ｎ型）
不純物を含んだポリＳｉ膜（ドープドポリシリコン膜）
１４を図９（ｍ）に示すように約２００ｎｍ程度の膜厚
で堆積する。その後図１０（ｎ）に示すように全面をＣ
ＭＰなどの方法でエッチバックすることにより第３およ
び第４の凹部２６，２７にｎ⁺ポリＳｉ膜１４からなる
キャパシタコンタクトプラグを形成する。

【００６７】（チ）次に図１０（ｏ）に示すように厚さ
３０〜８０ｎｍ程度のゲート酸化膜（ゲート絶縁膜）３
０を形成し、続けてドープドポリシリコン膜３１ａ、Ｗ
膜３１ｂを堆積し、公知のリソグラフィー技術およびＲ
ＩＥ等のエッチングによりポリＳｉゲート層３１ａ、Ｗ
ゲート層３１ｂからなるゲート電極（ワード線）３１の
パターンを形成する。続いて、このゲート電極３１をマ
スクとして砒素（⁷⁵Ａｓ⁺）をイオン注入し、第２導電
型（ｎ⁺型）のソース領域５２およびドレイン領域５１
を形成する。次に図１０（ｐ）に示すようにゲート電極
層３１の上に第１の層間絶縁膜３２を形成し、さらにそ
の上に第２の層間絶縁膜３３を形成し、その表面をＣＭ
Ｐ法等により平坦化する。そしてｎ⁺ドレイン領域５１
の上部の第１および第２の層間絶縁膜３２，３３、ゲー
ト絶縁膜３０を選択的に除去して凹部を形成し、この凹
部にドープドポリシリコン、高融点金属、高融点金属シ
リサイド等のビットコンタクトプラグ３４を埋め込む。
その後、ビットコンタクトプラグ３４、第１および第２
の層間絶縁膜３２，３３の上に、Ｗ，Ｔｉ，Ｍｏ等の高
融点金属、あるいはＡｌ，Ｃｕ等の金属を真空蒸着法、
スパッタリング法、あるいはＣＶＤ法により堆積する。
そして、リソグラフィー技術およびＲＩＥによりこれら
の高融点金属もしくは、Ａｌ，Ｃｕ等の金属を、パター
ニングして図１に示すようなビット線３５のパターンを
形成する。その後、さらにＳｉＯ₂，ＰＳＧ，ＢＰＳ
Ｇ，Ｓｉ₃Ｎ₄膜、あるいはポリイミド膜等のパッシベ
ーション膜３６を堆積すれば図１に示すＦＲＡＭが完成
する。

【００６８】（第２の実施の形態）図１１は、本発明の
第２の実施の形態に係る半導体記憶装置の断面図であ
る。図１１に示すように、本発明の第２の実施の形態に
係る半導体記憶装置は、エピタキシャルキャパシタ
（２，３，４，５，６）の両電極間に薄膜抵抗１１を挿
入したＦＲＡＭである。第１の実施の形態で説明した図
２では、それぞれのキャパシタ電極層間のリークコンダ
クタンス３０１，３０２，…を、各薄膜キャパシタ５０
１，５０２，…の内部を流れるリーク電流の等価回路的
表現として示したものであるが、第２の実施の形態に係
る半導体記憶装置においては、各薄膜キャパシタ５０
１，５０２，…の外付けのリーク抵抗３０１，３０２，
…として積極的に薄膜抵抗１１を設けたものである。

【００６９】本発明の第２の実施の形態に係るエピタキ
シャルキャパシタは、第１の実施の形態と同様に、下部
バリア金属層２、第２の電極層（下部電極層）３、強誘
電体薄膜４、第１の電極層（上部電極層）５、上部バリ
ア金属層６から構成されている。そして、これらの第２
の電極層（下部電極層）３及び第１の電極層（上部電極
層）５の端面に接して薄膜抵抗１１が配置されている。
薄膜抵抗１１は、不純物密度１０¹⁸ｃｍ^-3程度にリン
（Ｐ）をドーピングした厚さ２ｎｍのＳｉ薄膜である。
そして、電圧−電流特性の測定結果によれば、この薄膜
抵抗１１は、０．１Ｖから１．５Ｖの範囲内で、１０¹¹
から１０¹²Ωの抵抗値を示した。下部バリア金属層２
は、膜厚１０ｎｍの（Ｔｉ，ＡＩ)Ｎ、下部電極層３
は、膜厚２０ｎｍのＳｒＲｕＯ₃、強誘電体薄膜４は、
厚さ２５ｎｍの絶縁性のＢａ_0.8Ｓｒ_0.2ＴｉＯ₃薄膜、
上部電極層５は、厚さ２０ｎｍのＳｒＲｕＯ₃膜、上部
バリア金属層６は、膜厚１０ｎｍの（Ｔｉ，ＡＩ）Ｎで
ある。

【００７０】図１１に示すように、本発明の第２の実施
の形態に係るＦＲＡＭメモリセルは、第１導電型（ｐ
型）の基板１上に第２導電型高不純物密度の基板プレー
ト１９を設け、プレート線ＰＬを構成している。プレー
ト線ＰＬは、一定の電位に固定される。そしてこの基板
プレート１９の上に、両電極間に薄膜抵抗１１を挿入し
たエピタキシャルキャパシタ（２，３，４，５，６）を
配置している。さらに、このエピタキシャルキャパシタ
に隣接して第１の主電極領域（ｎ⁺ソース領域）５２お
よび第２の主電極領域（ｎ⁺ドレイン領域）５１とを有
するｎＭＯＳＦＥＴが転送ゲート用トランジスタとして
構成されている。なお、このｎＭＯＳＦＥＴは制御電極
として、ｐ型シリコン層１２の表面のゲート酸化膜３０
の上にゲート電極３１（３１ａ，３１ｂ）を有してい
る。このゲート電極３１はワード線３１の一部を成すも
のである。ワード線３１は、複数本あり（図２参照）、
図１１の紙面に垂直方向に延伸されている。各ｎＭＯＳ
ＦＥＴは素子分離絶縁膜９により互いに分離され、エピ
タキシャルキャパシタの第１の電極層（上部電極層）
５、上部バリア金属層６も素子分離絶縁膜９により互い
に分離されている。

【００７１】また、図１１に示すようにｎ⁺ドレイン領
域５１上にはドープドポリシリコン、高融点金属や高融
点金属のシリサイド等からなるビット線コンタクトプラ
グ３４が配置され、ビット線３５に接続されている。ビ
ット線３５は、ワード線３１と直交する方向に延伸され
ている。図１１の断面図上では、ビット線３５が１本の
み示されているが、複数本のビット線と複数本のワード
線でＸ−Ｙマトリクスを構成していることは勿論である
（図２参照）。そして、ｎ⁺ソース領域５２には、ｎ⁺
ドープドポリシリコンからなるキャパシタコンタクトプ
ラグ１４が接続されている。ワード線３１とビット線３
５とは酸化膜（ＳｉＯ₂膜），ＰＳＧ膜，ＢＰＳＧ膜，
窒化膜（Ｓｉ₃Ｎ₄膜）等からなる第１の層間絶縁膜３
２、第２の層間絶縁膜３３により互いに分離されてい
る。さらにビット線３５の上には酸化膜（ＳｉＯ
₂膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ₃Ｎ
₄膜）、あるいはポリイミド膜などのパッシベーション
膜３６が形成されている。

【００７２】図１１に示すメモリセルにより、マトリク
スを構成し、エピタキシャルキャパシタに±１．５Ｖで
書き込んだ後、プレート線およびビット線を１．５Ｖ
に、基板電位を−１Ｖに保持して保持特性を測定したと
ころ、リフレッシュ動作を行わなくても分極状態が安定
に保持されることが確認された。

【００７３】薄膜抵抗１１の抵抗の下限値としては、Ｆ
ＲＡＭの読み書き動作時に蓄積電荷が薄膜抵抗１１を通
して逃げ出さない値以上であれば良い。例えば、ＦＲＡ
Ｍの１ビットの読み出し／書き込み時間を最大３００ｎ
ｓ、エピタキシャルキャパシタの蓄積電荷を最小１０ｆ
Ｃとすると、リーク電流は、最小で１ｎＡになる。この
リーク電流は、読み出し／書き込み時間内に蓄積電荷量
の３％が散逸するリーク電流である。従って、動作電圧
を１Ｖとしたときに１０⁹Ω以上の抵抗値であれば、読
み出し／書き込み動作に実質的に影響することはない。
また、薄膜抵抗１１の抵抗の上限値としては、基板リー
クにより流れ込む電流を、分極保持電圧内で逃がせれば
良い。このため、セルあたりの最大の基板リーク電流を
１０^-16Ａとし、分極保持電圧内で逃がせれば良いこと
になる。従って、基板リーク電流を１０^-16Ａとし、分
極保持電圧を最小０．１Ｖとすると、１０¹⁵Ω以下であ
ればインターナルノードの電位を安定に保持することが
できる。このような抵抗値を実現するための薄膜抵抗材
料としては、上記のＳｉ薄膜以外に、Ｇｅ薄膜や、熱的
に安定なグラファイトなどの半金属の薄膜を用いても良
い。これらの薄膜は、単結晶、多結晶、あるいはアモル
ファスのいずれでもよい。

【００７４】次に図１２乃至図１４を用いて本発明の第
２の実施の形態に係るＦＲＡＭセルの製造方法を説明す
る。

【００７５】（イ）まず、第１導電型（ｐ型）のＳｉ
（１００）基板１を用意し、このｐ型基板１の表面に基
板プレート１９を形成し、その上に、下部バリア金属層
２として膜厚１０ｎｍの（Ｔｉ，ＡＩ)Ｎ、下部電極３
として膜厚２０ｎｍのＳｒＲｕＯ₃、誘電体膜４として
厚さ２５ｎｍの絶縁性のＢａ_0.8Ｓｒ_0.2ＴｉＯ₃薄膜、
上部電極５として厚さ２０ｎｍのＳｒＲｕＯ₃膜、さら
に上部バリア金属層６として膜厚１０ｎｍの（Ｔｉ，Ａ
Ｉ）Ｎを、基板温度６００℃でＲＦあるいはＤＣスパッ
タ法により大気中に出さずに連続してエピタキシャル成
長する。さらに第１の絶縁膜７をＴＥＯＳガスを原料し
たプラズマＣＶＤ法等により形成する。そして、図１２
（ａ）に示すように、フォトリソグラフィー技術及びＲ
ＩＥなどによるエッチングにより第１の凹部２２を形成
する。

【００７６】（ロ）次にこの第１の凹部２２の内部およ
び第１の絶縁膜の上に図１２（ｂ）に示すように１０¹⁸
ｃｍ^-3程度にリン（Ｐ）をドーピングした厚さ２ｎｍの
Ｓｉ薄膜１１をスパッタ法により堆積する。そして、図
１２（ｃ）に示すように、異方性ＲＩＥ等のエッチング
によりＳｉ薄膜１１を選択的に除去する。

【００７７】（ハ）次に、図１３（ｄ）に示すように、
第１の凹部２２の内部および第１の絶縁膜７の上に第２
の絶縁膜８をコンフォーマルに形成し、Ｓｉ薄膜１１を
包み込む。そして、図１３（ｅ）に示すように、第２の
絶縁膜８の上に、フォトリソグラフィー技術によりフォ
トレジスト２８のマスクパターンを形成する。このフォ
トレジスト２８をマスクとして、異方性ＲＩＥ等のエッ
チングにより第１の凹部２２の内部の第２の絶縁膜８を
選択的に除去する。このとき、第１の凹部２２の底部の
第２の絶縁膜８は除去されるが、側壁部分の第２の絶縁
膜８は残存する。第１の凹部２２の底部には、単結晶Ｓ
ｉ成長用ノードとして第２導電型（ｎ⁺型）の基板プレ
ート１９が露出する。

【００７８】（ニ）フォトレジスト２８を除去して、図
１３（ｆ）に示すように、新たなフォトレジスト２３の
マスクパターンを形成する。このフォトレジスト２３を
マスクとして、異方性ＲＩＥ等のエッチングにより第２
の絶縁膜８を選択的に除去し、後述する素子間分離絶縁
膜の形成予定部に、第２の絶縁膜８からなる凸部を形成
する。

【００７９】（ホ）次に、第１の凹部２２の底部に露出
したＳｉ表面の損傷層を取り除くため、フッ化水素（Ｈ
Ｆ）蒸気を使用した気相エッチングを行い、この気相エ
ッチングの後、そのまま真空中でＣＶＤ室に搬送し、第
１導電型の単結晶Ｓｉ層１２を形成する。その後、図１
４（ｇ）に示すように第２の絶縁膜８を停止層とし、Ｃ
ＭＰ法（化学的機械的研磨法）により表面を平坦化す
る。

【００８０】（ヘ）次に図１４（ｈ）に示すように、単
結晶Ｓｉ層１２をマスクとしてＲＩＥ法等により素子間
分離部の第２の絶縁膜８、第１の絶縁膜７、上部バリア
金属層６、および上部電極層５を選択的に除去し、第２
の凹部（素子間分離用溝）２４を作成する。その後、第
２の凹部（素子間分離用溝）２４に第３の絶縁膜９を埋
め込み、その表面を図１４（ｉ）に示すようにＣＭＰに
より平坦化し、素子間分離絶縁膜９を形成する。

【００８１】この後は、第１の実施の形態で説明した図
９（ｌ）以降の工程と基本的に同様であるので、説明を
省略する。

【００８２】図１５は、本発明の第２の実施の形態の変
形例に係る半導体記憶装置の断面図である。図１１と同
様にように、この変形例に係る半導体記憶装置は、エピ
タキシャルキャパシタ（２，３，４，５，６）の両電極
間に薄膜抵抗１１を挿入したＦＲＡＭであるが、図１５
では、薄膜抵抗１１は、エピタキシャルキャパシタの上
部バリア金属層６の上面から、第１の電極層（上部電極
層）５、強誘電体薄膜４、第２の電極層（下部電極層）
３、下部バリア金属層２の各端面を経由して、単結晶Ｓ
ｉ成長用ノードとして露出した第２導電型（ｎ⁺型）の
基板プレート１９の上部まで延長形成されている。

【００８３】次に図１６乃至図１８を用いて本発明の第
２の実施の形態の変形例に係るＦＲＡＭセルの製造方法
を説明する。

【００８４】（イ）まず、第１導電型（ｐ型）のＳｉ
（１００）基板１を用意し、このｐ型基板１の表面に基
板プレート１９を形成し、その上に、下部バリア金属層
２として膜厚１０ｎｍの（Ｔｉ，ＡＩ)Ｎ、下部電極３
として膜厚２０ｎｍのＳｒＲｕＯ₃、誘電体膜４として
厚さ２５ｎｍの絶縁性のＢａ_0.8Ｓｒ_0.2ＴｉＯ₃薄膜、
上部電極５として厚さ２０ｎｍのＳｒＲｕＯ₃膜、さら
に上部バリア金属層６として膜厚１０ｎｍの（Ｔｉ，Ａ
Ｉ）Ｎを、基板温度６００℃でＲＦあるいはＤＣスパッ
タ法により大気中に出さずに連続してエピタキシャル成
長する。そして、図１６（ａ）に示すように、フォトレ
ジスト３８をマスクとして、ＲＩＥなどによるエッチン
グを行い、第１の凹部２２を形成する。

【００８５】（ロ）次にこの第１の凹部２２の内部およ
び上部バリア金属層６の上に図１６（ｂ）に示すように
１０¹⁸ｃｍ^-3程度に、リン（Ｐ）をドーピングした厚さ
２ｎｍのＳｉ薄膜１１をスパッタ法により堆積する。そ
して、図１６（ｃ）に示すように、ＴＥＯＳガスを原料
したプラズマＣＶＤ法等により第１の絶縁膜７をＳｉ薄
膜１１の上に堆積する。

【００８６】（ハ）次に、図１７（ｄ）に示すように、
第１の絶縁膜７の上に、フォトリソグラフィー技術によ
りフォトレジスト２９のマスクパターンを形成し、この
フォトレジスト２９をマスクとして、異方性ＲＩＥ等の
エッチングにより第１の凹部２２の内部の第１の絶縁膜
７を選択的に除去する。このとき、第１の凹部２２の側
壁部分に第１の絶縁膜７が残存していてもかまわない。
その後、図１７（ｅ）に示すように、第１の凹部２２の
内部および第１の絶縁膜７の上に第２の絶縁膜８をコン
フォーマルに形成する。

【００８７】（ニ）次に図１７（ｆ）に示すように、第
２の絶縁膜８の上に、フォトリソグラフィー技術により
フォトレジスト２３のマスクパターンを形成する。この
フォトレジスト２３をマスクとして、異方性ＲＩＥ等の
エッチングにより第２の絶縁膜８を選択的に除去する。
このエッチングにより、後述する素子間分離絶縁膜の形
成予定部に、第２の絶縁膜８を残存させる。更に、この
とき、第１の凹部２２の底部の第２の絶縁膜８は除去さ
れるが、側壁部分の第２の絶縁膜８は残存する。第１の
凹部２２の底部には、Ｓｉ薄膜１１が、単結晶Ｓｉ成長
用ノードとして露出する。

【００８８】（ホ）次に、第１の凹部２２の底部に露出
したＳｉ薄膜１１の表面の損傷層を取り除くため、フッ
化水素（ＨＦ）蒸気を使用した気相エッチングを行い、
この気相エッチングの後、そのまま真空中でＣＶＤ室に
搬送し、第１導電型の単結晶Ｓｉ層１２を形成する。Ｓ
ｉ薄膜１１の気相エッチングにより、基板プレート１９
が露出してもかまわない。その後、図１８（ｇ）に示す
ように第２の絶縁膜８を停止層とし、ＣＭＰ法（化学的
機械的研磨法）により表面を平坦化する。

【００８９】（ヘ）次に図１８（ｈ）に示すように、単
結晶Ｓｉ層１２をマスクとしてＲＩＥ法等により素子間
分離部の第２の絶縁膜８、第１の絶縁膜７、上部バリア
金属層６、および上部電極層５を選択的に除去し、第２
の凹部（素子間分離用溝）２４を作成する。その後、第
２の凹部（素子間分離用溝）２４に第３の絶縁膜９を埋
め込み、その表面を図１８（ｉ）に示すようにＣＭＰに
より平坦化し、素子間分離絶縁膜９を形成する。

【００９０】この後は、第１の実施の形態で説明した図
９（ｌ）以降の工程と基本的に同様であるので、説明を
省略する。

【００９１】（第３の実施の形態）本発明の第３の実施
の形態に係る半導体記憶装置は、デバイス構造的には第
１の実施の形態に係る半導体記憶装置と同一であるが、
エピタキシャルキャパシタを構成する強誘電体薄膜が異
なる。即ち、エピタキシャルキャパシタを構成する強誘
電体薄膜として、ＢＳＴＯ：Ｌａ薄膜の替わりに絶縁性
のＢａ_0.8Ｓｒ_0.2ＴｉＯ₃薄膜を使用した。更に、本発
明の第３の実施の形態に係る半導体記憶装置において
は、選択用トランジスタのしきい値電圧を、６００ｍＶ
に設定して選択用トランジスタのスタンバイ時における
リーク電流を制御している。この結果、インターナルノ
ードに基板リークにより流れ込む電流を、トランジスタ
のリーク電流を利用して逃がすことができるので、イン
ターナルノードの電位を一定に保つことが可能になる。

【００９２】このメモリセルにより、マトリクスを構成
し、エピタキシャルキャパシタに±１．５Ｖで書き込ん
だ後、プレート線及びビット線を１．５Ｖに、基板電位
を−１Ｖに保持して保持特性を測定したところ、リフレ
ッシュ動作をしなくても分極状態が安定に保持されるこ
とが確認された。

【００９３】（その他の実施の形態）前述のように、本
発明は第１乃至第３の実施の形態を用いて説明したが、
上記の第１乃至第３の実施の形態の記載に係る論述及び
図面はこの発明を限定するものであると理解すべきでは
ない。この開示から当業者には様々な代替実施の形態、
実施例及び運用技術が明らかとなろう。

【００９４】本発明のペロブスカイト型構造の誘電体材
料として、ＡＢＯ₃で表される組成式において、Ａとし
ては主としてＢａからなり、その一部をＳｒあるいはＣ
ａのうち少なくとも１種類の元素で置換しても構わな
い。Ｂとして、Ｔｉ、Ｓｎ、Ｚｒ、Ｈｆなどおよびそれ
らの固溶系、さらにはＭｇ_1/3Ｔａ_2/3，Ｍｇ_1/3Ｎｂ
_2/3，Ｚｎ_1/3Ｎｂ_2/3，Ｚｎ_1/3Ｔａ_2/3などの複合
酸化物およびそれらの固溶系を使用することができる。
また、ドーピングする元素として、希土類元素および
Ｖ，Ｎｂ，Ｃｒ，Ｍｏ，Ｗの中から選択した少なくとも
１種類以上の元素を、０．０１％以上５％以下含むこと
が望ましい。

【００９５】また、強誘電体薄膜として、鉛系のＰＺＴ
（ＰｂＺｒ_1-xＴｉ_xＯ₃）や、ビスマス（Ｂｉ）を含
むＳｒＢｉ₂Ｔａ₂Ｏ₉やＢｉ₄Ｔｉ₃Ｏ₁₂などの材料
を使うことももちろん可能である。これらの材料の場合
には、添加元素としてＦｅ，Ｍｎ，Ｉｒなどの遷移金属
の中から選択した少なくとも１種類以上の元素を、０．
０１％以上５％以下含むことが望ましい。

【００９６】また、メモリセルを構成するトランジスタ
として、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔ
ｏｒ）構造のＦＥＴを使用すれば、基板リーク電流を低
減可することが可能になる。したがって、キャパシタの
リーク電流をそれほど増大させずにインターナルノード
の電位を保持することが可能になる。

【００９７】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲の記載に係る発明特定事項によってのみ
限定されるものである。

【００９８】

【発明の効果】以上詳述したように本発明によれば、リ
フレッシュ動作が不要のプレート電位固定型ＦＲＡＭを
提供することが出来る。

【００９９】また、本発明によれば、高速読み書きが可
能で、低消費電力のＦＲＡＭを提供することが出来る。

【０１００】従って、本発明の工業的価値は極めて大き
い。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの断面図である。

【図２】本発明の第１の実施の形態に係るＦＲＡＭの主
要部の回路構成の概略を示す図である。

【図３】本発明の第１の実施の形態に係るＦＲＡＭのキ
ャパシタの強誘電特性を示す図である。

【図４】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの保持特性の加速検討の結果を示す図である。

【図５】本発明の第１の実施の形態に係るＦＲＡＭのキ
ャパシタのリーク電流特性を示す図である。

【図６】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの製造工程を説明するための工程順断面図である
（その１）。

【図７】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの製造工程を説明するための工程順断面図である
（その２）。

【図８】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの製造工程を説明するための工程順断面図である
（その３）。

【図９】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの製造工程を説明するための工程順断面図である
（その４）。

【図１０】本発明の第１の実施の形態に係るＦＲＡＭメ
モリセルの製造工程を説明するための工程順断面図であ
る（その５）。

【図１１】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの断面図である。

【図１２】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの製造工程を説明するための工程順断面図であ
る（その１）。

【図１３】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの製造工程を説明するための工程順断面図であ
る（その２）。

【図１４】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの製造工程を説明するための工程順断面図であ
る（その３）。

【図１５】本発明の第２の実施の形態の変形例に係るＦ
ＲＡＭメモリセルの断面図である。

【図１６】本発明の第２の実施の形態の変形例に係るＦ
ＲＡＭメモリセルの製造工程を説明するための工程順断
面図である（その１）。

【図１７】本発明の第２の実施の形態の変形例に係るＦ
ＲＡＭメモリセルの製造工程を説明するための工程順断
面図である（その２）。

【図１８】本発明の第２の実施の形態の変形例に係るＦ
ＲＡＭメモリセルの製造工程を説明するための工程順断
面図である（その３）。

【図１９】ドライブ線駆動型のＦＲＡＭの回路図であ
る。

【図２０】ドライブ線駆動型のＦＲＡＭの動作を説明す
るタイミングチャートである。

【図２１】従来のプレート線固定型のＦＲＡＭメモリセ
ルの回路図である。

【図２２】従来のプレート線固定型のＦＲＡＭメモリセ
ルのリーク電流特性を示す図である。

【符号の説明】

１基板２下部バリア金属層３下部電極層４強誘電体薄膜５上部電極層６上部バリア金属層７第１の絶縁膜８第２の絶縁膜９第３の絶縁膜（素子間分離絶縁膜）１１薄膜抵抗１２単結晶シリコン層１４ポリＳｉ膜（キャパシタコンタクトプラグ）１９基板プレート（プレート線）２１，２３，２５，２８，２９，３８フォトレジスト２２第１の凹部２４第２の凹部２６第３の凹部２７第４の凹部３０ゲート絶縁膜３１ワード線３１ａポリＳｉゲート層３１ｂＷゲート層３２第１の層間絶縁膜３３第２の層間絶縁膜３４ビット線コンタクトプラグ３５ビット線３６パッシベーション膜５１ドレイン領域５２ソース領域３０１〜３０６キャパシタリークコンダクタンス４０１〜４０６基板リークコンダクタンス５０１〜５０６キャパシタ部６０１〜６０６ＭＯＳＦＥＴ７０１ビット線駆動回路７０２ワード線駆動回路７０３センスアンプＢＬ_j，ＢＬ_j+1 ビット線ＷＬ_i-1，ＷＬ_i，ＷＬ_i+1 ワード線ＰＬプレート線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】転送ゲート用トランジスタと、該転送ゲート用トランジスタの一方の主電極領域と接続
した第１の電極層、一定電位のプレート線に接続した第
２の電極層と、該第１および第２の電極層に狭まれ、駆
動電圧の最大値におけるリーク電流密度が１０^-6Ａ／ｃ
ｍ²以上、１Ａ／ｃｍ²以下である強誘電体薄膜からな
るキャパシタとを少なくとも有するメモリセルを含むこ
とを特徴とする半導体記憶装置。
【請求項２】前記強誘電体薄膜はシリコン（Ｓｉ）基
板上にエピタキシャル成長した、チタン酸バリウムを主
成分とする強誘電体薄膜であり、添加元素として、希土
類元素およびバナジウム（Ｖ），ニオブ（Ｎｂ），クロ
ム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）
の中から選択した少なくとも１種類以上の元素を、０．
０１％以上、５％以下含むことを特徴とする、請求項１
記載の半導体記憶装置。
【請求項３】転送ゲート用トランジスタと、該転送ゲート用トランジスタの一方の主電極領域と接続
した第１の電極層、一定電位のプレート線に接続した第
２の電極層と、前記第１及び第２の電極層間に挟まれた
強誘電体薄膜からなるキャパシタと、前記第１及び第２の電極層間に接続された薄膜抵抗とを
少なくとも有するメモリセルを含むことを特徴とする半
導体記憶装置。
【請求項４】転送ゲート用トランジスタと、該転送ゲート用トランジスタの一方の主電極領域と接続
した第１の電極層、一定電位のプレート線に接続した第
２の電極層と、該第１および第２の電極層に狭まれた強
誘電体薄膜からなるキャパシタとを少なくとも有するメ
モリセルを含み、スタンバイ時における前記転送ゲート
用トランジスタのリーク電流が１０^-15Ａから１０^-9Ａ
の範囲内に制御されていることを特徴とする半導体記
憶装置。