JP2020502720A - メモリセルを含む装置及びその動作方法 - Google Patents

メモリセルを含む装置及びその動作方法 Download PDF

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Abstract

メモリ素子とセレクタデバイスとを含むメモリセルが本明細書に開示される。メモリセルは、第１の極性を有するプログラミングパルスでプログラミングされ得、第２の極性を有する読み出しパルスで読み出され得る。メモリセルは、第１及び第２の部分を有するプログラミングパルスでプログラミングされ得る。第１及び第２の部分は、異なる規模及び極性を有し得る。メモリセルは、減少した電圧ドリフト及び／又は閾値電圧の分布を示し得る。メモリ素子及びセレクタデバイスの両方として機能するメモリセルが本明細書で説明される。メモリセルは、第１及び第２の部分を有するプログラミングパルスでプログラミングされ得る。第１及び第２の部分は、異なる規模及び極性を有し得る。【選択図】図１

Description

伝統的なメモリセルは、論理状態を格納するために使用されるメモリ素子と、セレクタデバイスとを含む。メモリ素子及びセレクタデバイスは、クロスポイントアーキテクチャを有するメモリアレイ内の第１のアクセス線（例えば、ワード線）と第２のアクセス線（例えば、ビット線）とのクロスポイントに設置され得る。幾つかのアーキテクチャでは、セレクタはワード線に結合され得、メモリ素子はビット線に結合され得る。幾つかのアーキテクチャでは、メモリ素子は相変化材料であり得る。メモリ素子は、２つの論理状態（例えば、“０”及び“１”）に対応し得る２つの検出可能な状態の内の１にプログラミング（例えば、セット及びリセット）され得る。幾つかのアーキテクチャでは、２つの状態は、メモリセルの閾値電圧によって区別され得る。
閾値電圧は、メモリ素子及びセレクタデバイスの状態に依存し得る。セレクタデバイスは、リーク電流を減少させ得、データを読み出す及び／又はデータを書き込むために単一のメモリ素子の選択を可能にし得る。しかしながら、セレクタデバイスの閾値電圧は時間と共にドリフトし得る。例えば、セレクタデバイスは、閾値電圧のバイアスをかけられていない（unbiased）ドリフトを有し、それは、セレクタデバイスの閾値電圧を時間と共に連続的に増加させ得る。セレクタデバイスの閾値電圧の不安定性は、全体としてメモリセルの閾値電圧の不安定を生じさせ得る。メモリセルの閾値電圧の不安定性は、メモリセルにプログラミングされた状態を判定することをより困難又は不可能にさせ得る。
本開示の原理に従った一例の装置は、メモリ素子と、メモリ素子に電気的に結合されるセレクタデバイスとを含み得るメモリセル、メモリセルに結合される第１のメモリアクセス線、メモリセルに結合される第２のメモリアクセス線、第１のメモリアクセス線に結合される第１のアクセス線ドライバ、第２のメモリアクセス線に結合される第２のアクセス線ドライバ、及びプログラミングパルスを提供することであって、ここで、プログラミングパルスの少なくとも一部は、メモリ素子に論理状態をプログラミングするためにメモリセルに渡って第１の極性で提供されることと、メモリ素子の論理状態を判定するためにメモリセルに渡って第２の極性で読み出しパルスを提供することをするように、第１及び第２のアクセス線ドライバを制御するように構成され得る制御ロジックを含み得る。
本開示の原理に従った別例の装置は、ストレージ素子を含むメモリセル、メモリセルに結合される第１のメモリアクセス線、メモリセルに結合される第２のメモリアクセス線、第１のメモリアクセス線に結合される第１のアクセス線ドライバ、第２のメモリアクセス線に結合される第２のアクセス線ドライバ、及びストレージ素子に論理状態をプログラミングするためにメモリセルに渡って第１の部分及び第２の部分を有するプログラミングパルスを提供することと、メモリセルの論理状態を判定するためにメモリセルに渡って第１の極性で読み出しパルスを提供することをするように第１及び第２のアクセス線ドライバを制御するように構成され得る制御ロジックを含み得る。
本開示の原理に従った一例の方法は、メモリセルに渡って第１の極性でプログラミングパルスを印加することであって、ここで、プログラミングパルスは、メモリセルのメモリ素子に論理状態をプログラミングするように構成されることと、メモリセルに渡って第２の極性で読み出しパルスを印加することであって、ここで、読み出しパルスは、メモリ素子の論理状態を判定するように構成されることを含み得る。
本開示の原理に従った別例の方法は、メモリセルに渡って第１の極性でプログラミング
パルスの第１の部分を印加することと、メモリセルに渡って第２の極性でプログラミングパルスの第２の部分を印加することと、メモリセルに渡って第１の極性で読み出しパルスを印加することであって、ここで、読み出しパルスは、メモリセルの論理状態を判定するように構成されることを含み得る。
メモリアレイにおける閾値電圧の分布及びドリフトの電圧プロットである。 開示の実施形態に従ったメモリのブロック図である。 開示の実施形態に従ったメモリアレイのブロック図である。 開示の実施形態に従ったメモリアレイの一部の略図である。 開示の実施形態に従ったメモリアレイの一部の略図である。 開示の実施形態に従ったメモリアレイの一部の略図である。 メモリ用の例示的プログラミングパルス及び例示的読み出しパルスの電圧プロットである。 開示の実施形態に従ったプログラミングパルス及び読み出しパルスの電圧プロットである。 開示の実施形態に従った第１及び第２の部分を有するプログラミングパルスの電圧プロットである。 開示の実施形態に従ったプログラミングパルスの電流プロットである。 開示の実施形態に従ったプログラミングパルスの電流プロットである。 開示の実施形態に従った方法のフローチャートである。 開示の実施形態に従った方法のフローチャートである。 開示の実施形態に従ったメモリアレイの一部の略図である。 開示の実施形態に従った第１及び第２の部分を有するプログラミングパルスの電圧プロットである。 開示の実施形態に従った第１及び第２の部分を有するプログラミングパルスの電圧プロットである。 開示の実施形態に従った方法のフローチャートである。
発明の実施形態の十分な理解を提供するために、幾つかの詳細が以下に記述される。しかしながら、これらの特定の詳細なしに発明の実施形態を行い得ることは当業者に明らかであろう。更に、本明細書に記述される本発明の特定の実施形態は、例示として提供され、これらの特定の実施形態に発明の範囲を限定するために使用されるべきではない。他の例では、発明を不必要に不明瞭にすることを避けるために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェア動作は示されていない。
メモリアレイは、メモリ素子及びセレクタデバイスを各々含む（複数の）メモリセルを含み得る。幾つかの実施形態では、メモリアレイは、単一の材料及び／又はコンポーネント（例えば、メモリ特性を有する自己選択材料）がメモリ素子及びセレクタデバイスとして機能するメモリセルを含み得る。メモリ素子及びセレクタデバイスの両方として機能する材料及び／又はコンポーネントはストレージ素子と称され得る。各メモリセルは、複数の論理状態の内の１つにプログラミングされ得る。複数の論理状態は、メモリセルの異なる閾値電圧（例えば、ＶＴＨ）と関連付けられ得、及び／又はメモリセルが示す異なる閾値電圧特性と関連付けられ得る。メモリセルは、例えば、特定の閾値電圧を有することによって、又は特定の閾値電圧を有するように現れることによって、閾値電圧特性を示し得る。メモリセルは、閾値電圧特性を示す場合に閾値イベントを経験してもよく、しなくてもよい。
メモリセルのメモリ素子は相変化材料（ＰＣＭ）を含み得る。幾つかの実施形態では、
ＰＣＭはカルコゲニドを含む。ＰＣＭがアモルファス状態にある場合、ＰＣＭは高抵抗を有し得る。これはリセット状態と称され得る。ＰＣＭが結晶又は半結晶状態にある場合、ＰＣＭは、アモルファス状態にある場合よりも低抵抗を有し得る。これはセット状態と称され得る。幾つかの実施形態では、ＰＣＭは、別個の抵抗レベルを有し得、且つ異なるセット状態に対応し得る複数の結晶状態を有し得る。ＰＣＭの状態は、メモリセルに渡って印加されるプログラミングパルスの電圧及び／又は電流の規模（magnitude）に依存し得
る。本明細書で使用されるように、規模は、電圧規模又は電流規模と称され得る。プログラミングパルスは、プログラミング温度（例えば、摂氏５００〜７００度）にメモリ素子を加熱し得る。プログラミングパルスは、少なくとも一時的に、メモリ素子のＰＣＭの少なくとも一部に相変化（例えば、融解）を生じさせ得る。相変化は、ＰＣＭの状態（例えば、セット、リセット）を変化させ得る。ＰＣＭの状態間の抵抗の変化は、ＰＣＭの閾値電圧に影響を与え得る。例えば、メモリ素子は、ＰＣＭの結晶状態に少なくとも部分的に基づく異なる閾値電圧を示し得る。幾つかの実施形態では、異なる閾値電圧は、メモリセルの異なる論理状態に対応し得る。
幾つかの実施形態では、セレクタデバイスは、メモリ素子とは異なる材料であり得る。幾つかの実施形態では、セレクタデバイスは、異なるＰＣＭ、カルコゲニド材料、及び／又はカルコゲニド合金であり得る。しかしながら、セレクタデバイスのカルコゲニド材料は、読み出し及び／又はプログラミング中に相変化を受けてもよく、受けなくてもよい。幾つかの実施形態では、カルコゲニド材料は、相変化材料ではなくてもよい。幾つかの実施形態では、セレクタデバイスが示す閾値電圧特性は、メモリセルに渡って印加されるプログラミングパルス及び読み出しパルスの相対的な電圧特性に依存し得る。
図１は、メモリアレイに含まれ得るメモリセルの閾値電圧のプロット１０である。メモリセルの閾値電圧は、電圧ドリフトと称されるプロセス中に、時間と共に増加し得る。電圧ドリフトは、バイアスをかけられた又はバイアスをかけられていない電圧ドリフトであり得、それは、メモリセルに含まれるセレクタデバイスの不安定性に少なくとも部分的によって生じ得る。線１１は、初期のセット状態にあるメモリセルの閾値電圧の分布のプロットであり、線１４は、初期のリセット状態にあるメモリセルの閾値電圧の分布のプロットである。幾つかの実施形態では、セット状態及びリセット状態は、論理状態（例えば、夫々“０”及び“１”、又は夫々“１”及び“０”）に対応し得る。プロット１０に示すように、読み出しパルスが電圧Ｖｒｅａｄでメモリセルに印加された場合、読み出しパルスの電圧は、セット状態にあるメモリセルの閾値電圧よりも上にあり、リセット状態にあるメモリセルの閾値電圧よりも下にある。所定のメモリセルの状態は、それがＶｒｅａｄでの読み出しパルスに応じて閾値化しているか否かに基づいて判定され得る。
時間と共に、メモリセルのセレクタデバイスの不安定性は、セット状態の閾値電圧の分布を矢印１２に示されるように増加させ得る。閾値電圧の増加は、線１３に説明されるように、メモリセルの新たな閾値電圧分布をもたらし得る。分布がシフトした後、電圧Ｖｒｅａｄで読み出しパルスが印加された場合、セット状態にあるメモリセルの幾つか又は全ては、電圧Ｖｒｅａｄよりも上の閾値電圧を有し得る。Ｖｒｅａｄよりも上の閾値電圧を有するメモリセルのセット状態を判定することはもはや不可能であり得る。図１では、リセット状態にあるメモリセルと区別できないセット状態にあるメモリセルが円１５により示されている。
メモリセルは、典型的には、同じ極性を有するプログラミングパルス及び読み出しパルスを印加することによってプログラミングされ、及び読み出される。しかしながら、以下でより詳細に説明するように、異なる極性を有するプログラミングパルス及び／又は読み出しパルスを印加することは、メモリセルのセレクタデバイスの安定性を改善し得る。このことは、メモリセルの閾値電圧の電圧ドリフトの大きさを減少させ得る。更に、メモリ
素子の融点よりも低く、及び／又はメモリ素子のプログラミング温度よりも低くセレクタデバイスを加熱する電圧及び／又は電流を伴う一部を有するプログラミングパルスを印加することは、メモリセルのセレクタデバイスの閾値電圧の分布の範囲を減少させ得る。
幾つかの実施形態では、異なる極性でメモリセルをプログラミングすること及び読み出すことは、メモリセルのメモリ素子の論理状態及び／又は性能に影響を与えないことがある。メモリ素子の論理状態及び／又は性能は、メモリセルに渡って印加されるプログラミングパルスの電圧、電流、及び／又は継続時間に依存し得る。幾つかの実施形態では、異なる極性でメモリセルをプログラミングすること及び読み出すことは、セレクタデバイスの性能に影響を与えることがある。幾つかの実施形態では、セレクタデバイスの閾値電圧のドリフト及び／又は閾値電圧の分布は、プログラミングパルス及び読み出しパルスの極性、並びに／又はプログラミングパルス及び読み出しパルスの相対的な極性に少なくとも部分的によって緩和され得る。
プログラミング動作及び読み出し動作は、電流及び／又は電圧の異なる規模及び／又は極性からもたらされるメモリ素子及びセレクタデバイスの異なる閾値電圧特性を利用し得る。プログラミング動作及び読み出し動作に影響を与えるために、様々なタイミング、順序、継続期間等で様々な電流及び／又は電圧及び／又は極性がメモリセルに印加され得る。幾つかの実施形態では、セレクタデバイスの電圧ドリフトを少なくとも部分的に緩和するために、プログラミングパルス及び読み出しパルスは異なる極性を有し得る。幾つかの実施形態では、プログラミングパルスは、メモリ素子に論理状態をプログラミングするための第１の部分と、セレクタデバイスの電圧ドリフト及び／又は分布を少なくとも部分的に緩和するための第２の部分とを有し得る。プログラミングパルスの第１及び第２の部分は、メモリ素子及び／又はセレクタデバイスの材料特性に少なくとも部分的に基づき得る。幾つかの実施形態では、プログラミングパルスの第２の部分は、第１の部分とは異なる極性である。幾つかの実施形態では、第２の部分は、第１の部分よりも低いピーク電圧及び／又は電流を有する。幾つかの実施形態では、読み出しパルスは、プログラミングパルスの第２の部分とは異なる極性を有し得る。
図２Ａは、本発明の一実施形態に従ったメモリ１００を含む装置を説明する。メモリ１００は、データを格納するように構成される複数のメモリセルを有するメモリアレイ１６０を含む。メモリセルは、様々なアクセス線、ワード線（ＷＬ）及び／又はビット線（ＢＬ）の使用を通じてメモリアレイ内でアクセスされ得る。メモリセルは、ＮＡＮＤ若しくはＮＯＲフラッシュセル、相変化メモリセル等の不揮発性メモリセルであり得、又は一般的に、任意のタイプのメモリセルであり得る。メモリアレイ１６０のメモリセルは、メモリアレイアーキテクチャに配置され得る。例えば、一実施形態では、メモリセルは、３次元（３Ｄ）クロスポイントアーキテクチャに配置される。他の実施形態では、他のメモリアーキテクチャ、例えば、とりわけ、シングルデッキクロスポイントアーキテクチャが使用され得る。メモリセルは、１ビットのデータに対してデータを格納するように構成されるシングルレベルセルであり得る。メモリセルはまた、１ビットよりも大きなデータに対してデータを格納するように構成されるマルチレベルセルであり得る（例えば、メモリセルのメモリ素子は複数のセット状態を有し得る）。
Ｉ／Ｏバス１２８は、Ｉ／Ｏバス１２８と内部データバス１２２、内部アドレスバス１２４、及び／又は内部コマンドバス１２６との間のデータ信号、アドレス情報信号、及びその他の信号をルーティングするＩ／Ｏ制御回路１２０に接続される。アドレスレジスタ（図示せず）には、一時的に格納されるアドレス情報がＩ／Ｏ制御回路１２０により提供され得る。幾つかの実施形態では、Ｉ／Ｏ制御回路１２０は、アドレスレジスタを含み得る。Ｉ／Ｏ制御回路１２０は、ステータスレジスタバス１３２を通じてステータスレジスタ１３４に結合される。ステータスレジスタ１３４により格納されるステータスビットは
、メモリ１００に提供された読み出しステータスコマンドに応じてＩ／Ｏ制御回路１２０により提供され得る。ステータスビットは、メモリ及びその動作の様々な側面のステータス状態を示す個別の値を有し得る。
メモリ１００は、メモリ１００の動作を制御するための複数の制御信号１３８を外部から又はコマンドバス１２６を通じて受信する制御ロジック１１０をも含む。制御信号１３８は、任意の適切なインタフェースプロトコルを用いて実装され得る。例えば、制御信号１３８は、ダイナミックランダムアクセスメモリ及びフラッシュメモリ（例えば、ＮＡＮＤフラッシュ）によくみられるようなピンベースであり得、又はオペコードベースであり得る。例示的な制御信号１３８は、クロック信号、読み出し／書き込み／プログラミング信号、クロックイネーブル信号等を含む。コマンドレジスタ１３６は、Ｉ／Ｏ制御回路１２０により受信された情報を格納して、該情報を制御ロジック１１０に提供するために、内部コマンドバス１２６に結合される。制御ロジック１１０は更に、例えば、ステータスビットをステータス状態の変化と共に更新するために、ステータスレジスタバス１３２を通じてステータスレジスタ１３４にアクセスし得る。制御ロジック１１０は、内部制御信号をメモリ１００の様々な回路に提供するように構成され得る。例えば、メモリアクセスコマンド（例えば、読み出し、プログラミング）を受信することに応じて、制御ロジック１１０は、メモリアクセス動作を実施するために様々なメモリアクセス回路を制御するための内部制御信号を提供し得る。該様々なメモリアクセス回路は、メモリアクセス動作中に使用され、一般的に、デコーダ回路、チャージポンプ回路、アクセス線ドライバ、データ及びキャッシュレジスタ、Ｉ／Ｏ回路等の回路をその他の回路と共に含み得る。
アドレスレジスタは、ブロック行アドレス信号をデコーダ回路１４０に、列アドレス信号をデコーダ回路１５０に提供する。デコーダ回路１４０及びデコーダ回路１５０は、メモリ動作、例えば、読み出し動作及びプログラミング動作のためのメモリセルのブロックを選択するために使用され得る。デコーダ回路１４０及び／又はデコーダ回路１５０は、メモリ動作を実施するために、メモリアレイ１６０内の１つ以上のアクセス線に信号を提供するように構成される１つ以上のアクセス線ドライバを含み得る。例えば、読み出しパルス及びプログラミングパルスは、読み出し動作及びプログラミング動作のためのアクセス線に提供され得る。アクセス線ドライバは、メモリアレイ１６０のアクセス線に結合され得る。アクセス線ドライバは、電圧回路１５４により提供される電圧でアクセス線を駆動し得る。電圧回路１５４は、メモリ１００の動作中、例えば、メモリアクセス動作中に、異なる極性を有する異なる電圧Ｖ１、Ｖ２、・・・、ＶＮを提供し得る。電圧回路１５４により提供される電圧Ｖ１、Ｖ２、・・・、ＶＮは、メモリ１００に提供される電源電圧よりも大きい電圧、メモリ１００に提供されるリファレンス電圧（例えば、グランド）よりも小さい電圧をその他の電圧と共に含み得る。
データＩ／Ｏ回路１７０は、制御ロジック１１０から受信した信号に基づいて、Ｉ／Ｏ制御回路１２０とメモリアレイ１６０との間のデータ転送を容易にするように構成される１つ以上の回路を含む。様々な実施形態では、データＩ／Ｏ回路１７０は、論理状態をセンシングし、メモリアレイ１６０とＩ／Ｏ制御回路１２０との間のデータ転送を管理するための１つ以上のセンスアンプ、レジスタ、バッファ、及びその他の回路を含み得る。例えば、書き込み又はプログラミング動作中、Ｉ／Ｏ制御回路１２０は、Ｉ／Ｏバス１２８を通じて書き込まれるデータを受信し、該データを内部データバス１２２を介してデータＩ／Ｏ回路１７０に提供する。データＩ／Ｏ回路１７０は、制御ロジック１１０により提供される制御信号に基づいて、デコーダ回路１４０及びデコーダ回路１５０により指定された位置で、データをメモリアレイ１６０に書き込む／プログラミングする。読み出し動作中、データＩ／Ｏ回路は、制御ロジック１１０により提供される制御信号に基づいて、デコーダ回路１４０及びデコーダ回路１５０により指定されたアドレスで、データをメモリアレイ１６０から読み出す。データＩ／Ｏ回路は、内部データバス１２２を介して読み
出しデータをＩ／Ｏ制御回路に提供する。Ｉ／Ｏ制御回路１２０は、Ｉ／Ｏバス１２８に読み出しデータをその後提供する。
幾つかの実施形態では、メモリアレイ１６０のメモリセル上のプログラミング動作中に、選択されたワード線に第１の電圧（例えば、０Ｖ）が提供され得、選択されたビット線に第２の電圧が提供され得るように、制御ロジック１１０は、回路（例えば、アクセス線ドライバ）を制御する。メモリセルは、選択されたワード線とビット線との交点にあり得る。第２の電圧は、選択されたワード線及びビット線に対応するアドレスで格納される論理状態に基づいて、ワード線に提供される電圧よりも高くてもよく、又は低くてもよい。第２の電圧の規模は、選択されたワード線及びビット線に対応するアドレスで格納される論理状態に基づき得る。（例えば、“０”に対して＋４Ｖ、及び“１”に対して＋６Ｖ）。幾つかの実施形態では、プログラミング動作中、選択されたビット線には、特定の電圧が常に提供されてもよく、ワード線には、アドレスで格納される論理状態に基づいて、ビット線の電圧よりも高い又は低い電圧が提供されてもよい。幾つかの実施形態では、ワード線には、単一のプログラミング動作中に複数の電圧レベルが提供されてもよい。幾つかの実施形態では、単一のプログラミング動作中に電圧の極性が変化するように、ワード線には、単一のプログラミング動作中に複数の電圧レベルが提供されてもよい。
幾つかの実施形態では、メモリセル上での読み出し動作中に、選択されたワード線に第１の電圧（例えば、０Ｖ）が提供され得、選択されたビット線に第２の電圧（例えば、−５Ｖ、＋５Ｖ）が提供され得る。メモリセルは、選択されたワード線とビット線との交点にあり得る。第２の電圧は、ワード線に提供される第１の電圧よりも大きくてもよく、又は小さくてもよいが、第２の電圧は、何れの読み出し動作に対しても同じ電圧極性を提供し得る。メモリセルの論理状態は、選択されたビット線に結合されるセンスアンプによってセンシングされ得る。メモリセルのセンシングされた論理状態は、データＩ／Ｏ回路１７０に提供され得る。
図２Ｂは、発明の実施形態に従ったメモリアレイ１６０を説明する。メモリアレイ１６０は、複数のアクセス線、例えば、アクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４及びアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４を含む。メモリセル（図１Ｂには図示せず）は、アクセス線の交点にあり得る。メモリアレイ１６０の複数の個々のメモリセル又はメモリセルの複数のグループは、アクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４及びアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４を通じてアクセス可能である。データがメモリセルから読み出され得、又はメモリセルに書き込まれ得る。デコーダ回路１４０は、個別のアクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４の各々をバイアスする個別のアクセス線ドライバ２４２、２４３、２４４、２４５、２４６を用いて、複数のアクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４に結合される。デコーダ回路１５０は、個別のアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４の各々をバイアスする個別のアクセス線ドライバ２５２、２５３、２５４、２５５、２５６を用いて、複数のアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４に結合される。
個別のアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４をバイアスするために、例えば、制御ロジック１１０によってアクセス線ドライバ２５２、２５３、２５４、２５５、２５６に内部制御信号が提供される。内部制御信号はまた、個別のワード線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４をバイアスするために、例えば、制御ロジック１１０によってアクセス線ドライバ２４２、２４３、２４４、２４５、２４６に提供される。制御ロジック１１０は、読み出し、書き込み等のコマンドを受信すると、如何なるバイアス信号が如何なるバイアスレベルで如何なる信号線に提供される必要があるかを判定するステートマシーンであり得る。アクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２
、ＷＬ−３、ＷＬ−４、ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４に提供される必要があるバイアス信号は、受信したコマンドに応じて実施される動作に依存し得る。幾つかの実施形態では、デコーダ回路１４０、１５０は、第１の極性及び第２の極性での対称動作が可能であり得る。幾つかの実施形態では、デコーダ回路１４０、１５０は、第１の極性及び第２の極性での非対称動作が可能であり得る。例えば、デコーダ回路１４０、１５０は、第１の極性でより高い規模の電圧及び／又は電流を、第２の極性でより低い規模の電圧及び／又は電流を提供し得る。幾つかの実施形態では、非対称のデコーダは、より小さなレイアウト面積を有し得る。
図３は、開示の実施形態に従ったメモリセルのアレイ２００の一部を説明する図である。幾つかの実施形態では、アレイ２００は、図１のメモリアレイ１６０を実装するために使用され得る。図２に説明する例では、アレイ２００は、本明細書ではワード線と称され得る、第１の複数の導電線２３０−０、２３０−１、・・・、２３０−Ｎ、例えば、アクセス線と、本明細書ではビット線と称され得る第２の複数の導電線２２０−０、２２０−１、・・・、２２０−Ｍ、例えばアクセス線とを含むクロスポイントアレイである。メモリセル２２５は、ワード線２３０−０、２３０−１、・・・、２３０−Ｎとビット線２２０−０、２２０−１、・・・、２２０−Ｍとの交点の各々に設置され、メモリセル２２５は、例えば、メモリセル２２５に対する電極として役立つ特定のワード線２３０−０、２３０−１、・・・、２３０−Ｎとビット線２２０−０、２２０−１、・・・、２２０−Ｍとを有する、２端子アーキテクチャで機能し得る。
メモリセル２２５は、可変抵抗メモリセル、例えば、メモリセルのタイプの中でもとりわけ、ＲＲＡＭセル、ＣＢＲＡＭセル、ＰＣＲＲＡＭセル、及び／又はＳＴＴ−ＲＡＭセルであり得る。メモリセル２２５は、異なる論理状態にプログラミング可能な材料（例えば、カルコゲニド）を含み得る。例えば、メモリセル２２５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、又はそれらの組み合わせを含み得る組成物を含み得る。その他の材料も使用され得る。例えば、メモリセル２２５は、例えば、印加されるプログラミング電圧及び／又は電流パルスに応じて、特定の論理状態に対応する特定の抵抗及び／又は閾値電圧を有するようにプログラミングされ得る。実施形態は、特定の１つの材料又は複数の材料に限定されない。例えば、材料は、様々なドープ又は非ドープの材料から形成されたカルコゲニドであり得る。メモリ素子又はセレクタデバイスを形成するために使用され得る材料のその他の例は、とりわけ、二元金属酸化物材料、超巨大磁気抵抗材料、及び／又は様々なポリマーベースの可変抵抗材料を含む。幾つかの実施形態では、アレイ２００のメモリセル２２５は、メモリ素子及びセレクタデバイスを各々含み得る。幾つかの実施形態では、メモリセル２２５は、メモリ素子及びセレクタデバイス（例えば、ストレージ素子）として機能する単一の材料及び／又はコンポーネントを含み得る。
動作中、アレイ２００のメモリセル２２５は、選択されたワード線２３０−０、２３０−１、・・・、２３０−Ｎ及びビット線２２０−０、２２０−１、・・・、２２０−Ｍを介してメモリセル２２５に渡って電圧、例えば、プログラミング電圧を印加することによりプログラミングされ得る。センシング、例えば、読み出しの動作は、例えば、個別のセルが結合される選択されたワード線２３０−０、２３０−１、・・・、２３０−Ｎに印加された特定の電圧に応じて、個別のメモリセルに対応するビット線２２０−０、２２０−１、・・・、２２０−Ｍ上の電流をセンシングすることによって、メモリセル２２５のデータ状態を判定するために使用され得る。
図４は、メモリセルのアレイ３００の一部を説明する図である。幾つかの実施形態では、アレイ３００は、図２Ａのメモリアレイ１６０を実装するために使用され得る。図４に説明する例では、アレイ３００は、クロスポイントメモリアレイアーキテクチャ、例えば
、３次元（３Ｄ）クロスポイントメモリアレイアーキテクチャで構成される。マルチデッキクロスポイントメモリアレイ３００は、第１の方向に延伸するワード線、例えば、２３０−０、２３０−１、・・・、２３０−Ｎ及び２１２−０、２１２−１、・・・、２１２−Ｎと、第２の方向に延伸するビット線、例えば、２２０−０、２２０−１、・・・、２２０−Ｍ及び２１４−０、２１４−１、・・・、２１４−Ｍとの交互の、例えば、インターリーブなデッキの間に配置された連続的な複数のメモリセル、例えば、２０５、２１５、２２５を含む。デッキの数は、例えば、数を増すことができ、又は数を減らすことができる。単一のメモリセル２０５、２２５がその個別のビット線及びワード線と電気的に直接結合され、該ビット線及びワード線と電気的に直列であるように、メモリセル２０５、２２５の各々は、ワード線、例えば、２３０−１、２３０−１、・・・、２３０−Ｎ及び２１２−０、２１２−１、・・・、２１２−Ｎとビット線、例えば、２２０−０、２２０−１、・・・、２２０−Ｍ及び２１４−０、２１４−１、・・・、２１４−Ｍとの間に構成され得る。例えば、アレイ３００は、単一のストレージ素子又は複数のストレージ素子と同じ小さな粒度でデータの動作、例えば、センシング又は書き込みのためにアクセスし得る個別にアドレス指定可能な、例えば、ランダムにアクセス可能なメモリセルの３次元マトリクスを含み得る。幾つかの実施形態では、メモリアレイ３００のメモリセル２０５、２１５、２２５は、メモリ素子及びセレクタデバイスを各々含み得る。幾つかの実施形態では、メモリセル２０５、２１５、２２５は、メモリ素子及びセレクタデバイス（例えば、ストレージ素子）として機能する単一の材料及び／又はコンポーネントを含み得る。複数の実施形態では、メモリアレイ３００は、図４の例に示したものよりも多くの又は少ないデッキ、ビット線、ワード線、及び／又はメモリセルを含み得る。
図５は、開示の実施形態に従ったメモリアレイ５００の一部の説明である。メモリアレイ５００の一部は、図１のメモリアレイ１６０に含まれ得る。メモリアレイ５００は、第１のアクセス線５０５及び第２のアクセス線５３５を含み得る。参照を容易にするために、第１のアクセス線はワード線（ＷＬ）５０５とも称され得、第２のアクセス線はビット線（ＢＬ）５３５とも称され得る。図４に示すように、ＷＬ５０５は、そのページの面に並行して延伸し、ＢＬ５３５は、ＷＬ５０５に直交して、そのページの面の内外に延伸する。メモリセル５４０はＷＬ５０５とＢＬ５３５との交点に設置され得る。メモリセル５４０はセレクタデバイス５１５を含み得る。セレクタデバイス５１５は、第１の電極５１０によりＷＬ５０５に結合され得、第２の電極５２０に結合され得る。電極５２０は、メモリセル５４０に含まれるメモリ素子５２５にセレクタデバイス５１５を結合し得る。メモリ素子５２５は第３の電極５３０によりＢＬ５３５に結合され得る。メモリ素子５２５はカルコゲニド材料を含み得る。幾つかの実施形態では、カルコゲニド材料は相変化材料であり得るが、その他の材料が使用されてもよい。幾つかの実施形態では、セレクタデバイス５１５もカルコゲニド材料を含み得る。幾つかの実施形態では、セレクタデバイス５１５は、動作中に相変化を受けない材料を含み得る。幾つかの実施形態では、メモリ素子５２５及び／又はセレクタデバイス５１５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、及びそれらの組み合わせを含み得る三元組成物を含み得る。幾つかの実施形態では、メモリ素子５２５及び／又はセレクタデバイス５１５は、シリコン（Ｓｉ）、Ａｓ、Ｇｅ、テルル（Ｔｅ）、アンチモン（Ｓｂ）、及びそれらの組み合わせを含み得る四元組成物を含み得る。その他の材料も使用され得る。
以下で詳細に説明するように、第１及び第２のアクセス線ＷＬ５０５及びＢＬ５３５を使用して、メモリセル５４０に電圧及び／又は電流が提供され得る。第１及び第２のアクセス線ＷＬ５０５及びＢＬ５３５は、メモリセル５４０の電圧及び／又は電流をセンシングするためにも同様に使用され得る。メモリセルに論理状態をプログラミングするためにメモリセル５４０に電圧及び／又は電流が提供され得、メモリセル５４０からデータを読み出すために電圧及び／又は電流がセンシングされ得る。メモリセル５４０に電圧を提供
するために、アクセス線ＷＬ５０５及びＢＬ５３５にアクセス線ドライバ等の回路が結合され得、メモリセル５４０の電圧及び／又は電流をセンシングするために、アクセス線ＷＬ５０５及びＢＬ５３５にセンスアンプが結合され得る。センシングされた電圧及び／又は電流に基づいて、メモリセル５４０により格納された１つ又は複数の論理状態が判定され得る。
メモリ素子５２５は、プログラミング動作によって少なくとも２つの異なる論理状態（例えば、“１”、“０”）の内の１つを格納するように書き込まれ得る。幾つかの実施形態では、異なる論理状態は、メモリ素子５２５の異なる閾値電圧（ＶＴＨ）により表され得る。例えば、“１”の論理状態は、第１のＶＴＨにより表され得、“０”の論理状態は、第２のＶＴＨにより表され得る。メモリ素子５２５が示す閾値電圧は、メモリ素子５２５に含まれる相変化材料（ＰＣＭ）の状態（例えば、アモルファス／リセット又は結晶／セット）に基づき得る。ＰＣＭの状態は、プログラミング動作中にメモリセル５４０に印加されるプログラミングパルスの電流及び／又は電圧の規模に少なくとも部分的に基づき得る。幾つかの実施形態では、ＰＣＭの状態は、プログラミングパルスの電流及び／又は電圧の極性とは無関係であり得る。メモリ素子５２５の状態は、読み出し動作中に読み出しパルスを印加することによって判定され得る。プログラミングパルス及び読み出しパルスは、第１及び第２のアクセス線５０５及び５３５を使用してメモリセル５４０に印加され得る。
セレクタデバイス５１５は、異なる閾値電圧（ＶＴＨ）を示し得る。セレクタデバイス５１５は、異なる特性（例えば、閾値電圧の電圧ドリフト、分散）を示し得る。セレクタデバイス５１５が示す閾値電圧は、プログラミング動作中にメモリセル５４０に印加されるプログラミングパルスの極性と、読み出し動作中にメモリセル５４０に印加される読み出しパルスの極性とに基づき得る。プログラミングパルス及び読み出しパルスは、第１及び第２のアクセス線５０５及び５３５を使用してメモリセル５４０に印加され得る。
幾つかの実施形態では、メモリセル５４０は、ＢＬ５３５とＷＬ５０５との間の２端子デバイスとして構成され得る。第１の電圧又は電流において第１の極性でメモリセル５４０に渡って電圧（例えば、プログラミングパルス）を印加することによって、メモリセル５４０に第１の論理状態が書き込まれ得る。第２の電圧又は電流において第１の極性でメモリセル５４０に渡って電圧（例えば、プログラミングパルス）を印加することによって、メモリセル５４０に第２の論理状態が書き込まれ得る。
（例えば、ＢＬ５３５及びＷＬ５０５を使用して）メモリセル５４０に渡って電圧（例えば、読み出しパルス）を印加することによって、メモリセル５４０は読み出され得る。幾つかの実施形態では、第１の極性でメモリセル５４０に渡って電圧を印加することによってメモリセル５４０は読み出される。その他の実施形態では、第２の極性でメモリセル５４０に渡って電圧を印加することによってメモリセル５４０は読み出される。メモリセル５４０は同じ極性で常に読み出され得る。幾つかの実施形態では、メモリ素子５２５は、プログラミングパルス及び読み出しパルスの極性にかかわらず同じ閾値電圧を示し得る。幾つかの実施形態では、メモリ素子５２５の閾値電圧は、メモリセル５４０に渡って印加されるプログラミングパルスの規模及び／又は継続期間に基づき得る。メモリ素子５２５及びセレクタデバイス５１５の閾値電圧に基づくメモリセル５４０の異なる閾値電圧は、異なる論理状態を表すために使用され得る。
メモリセル５４０が２端子デバイスである場合、端子間の電圧の相対値は、メモリセル５４０に渡って印加される電圧又は電流の規模及び極性を決定する。例えば、ＢＬ５３５に３Ｖ、及びＷＬ５０５に０Ｖの電圧を提供することは、ＢＬ５３５に６Ｖ、及びＷＬ５０５に３Ｖの電圧を提供することと同じ規模及び極性をもたらす。幾つかの実施形態では
、その他の非負（例えば、０Ｖ以上）の、負の、及び／又は正の電圧がメモリアクセス線に提供され得る。本明細書で使用されるように、正極性は、ＷＬ５０５よりも高電圧にＢＬ５３５がセットされることを示し、逆極性は、ＷＬ５０５よりも低電圧にＢＬ５３５がセットされることを示す。しかしながら、“正”及び“逆”の極性の使用は例示であり、発明の実施形態は、本明細書で説明される特定の極性方向のものに限定されない。
図６Ａは、従来のメモリにおけるプログラミングパルス６０５及び読み出しパルス６１０の一例の電圧プロットである。メモリセルは、プログラミングパルス６０５によりプログラミングされ得る。プログラミングパルス６０５によりプログラミングされたメモリセルは、読み出しパルス６１０により読み出され得る。図６Ａに示すように、プログラミングパルス６０５及び読み出しパルス６１０の両方は正極性にある。しかしながら、プログラミングパルス６０５及び読み出しパルス６１０は共に逆極性を有してもよい。前述したように、プログラミングパルス及び読み出しパルスが同じ極性である場合、メモリセルは電圧ドリフトに悩まされ得る。
図６Ｂは、開示の実施形態に従ったプログラミングパルス６１５及び読み出しパルス６２０の一例の電圧プロットである。図６Ｂに示す一例では、プログラミングパルス６１５及び読み出しパルス６２０の両方は方形パルスとして示されている。しかしながら、パルスはその他の形状（例えば、ランプ、階段、正弦）であってもよい。幾つかの実施形態では、方形プログラミングパルスは、傾斜した側面及び／又は曲線的な角を有してもよい。メモリセルはプログラミングパルス６１５によりプログラミングされ得る。プログラミングパルス６１５は、メモリセルのメモリ素子に含まれるＰＣＭを融解し得る電圧及び／又は電流を有し得る。プログラミングパルス６１５は、論理状態のための結晶度をＰＣＭに実現させる規模及び／又は継続期間のものであり得る。幾つかの実施形態では、プログラミングパルス６１５は、メモリ素子のＰＣＭの少なくとも一部に相変化（例えば、融解、固体状態再結晶化）を生じさせ得る。プログラミングパルス６１５によりプログラミングされたメモリセルは読み出しパルス６２０により読み出され得る。幾つかの実施形態では、読み出しパルス６２０の規模及び継続期間はプログラミングパルス６１５の規模及び継続期間と等しいことが示されるが、読み出しパルス６２０はプログラミングパルス６１５よりも低い若しくは高い規模、又は短い又は長い継続期間を有してもよい。図１を参照しながら論じたように、幾つかの実施形態では、読み出しパルス６２０の規模は、セット状態にあるメモリセルとリセット状態にあるメモリセルとの閾値電圧との間に収まるように選択され得る。図６Ｂの実施形態に対して示すように、プログラミングパルス６１５は逆極性にあり、読み出しパルス６２０は正極性にある。しかしながら、プログラミングパルス６１５は正極性を有してもよく、読み出しパルス６２０は逆極性を有してもよい。図６Ｂに示すような反対の極性でプログラミングパルス及び読み出しパルスを印加することは、電圧ドリフトを緩和し得る。
幾つかの実施形態では、読み出しパルスとは反対の極性のプログラミングパルスは、メモリセルにセット状態がプログラミングされる場合にのみ印加され得る。幾つかの実施形態では、読み出しパルスとは反対の極性のプログラミングパルスは、メモリセルにリセット状態がプログラミングされる場合にのみ印加され得る。幾つかの実施形態では、読み出しパルスとは反対の極性のプログラミングパルスは、メモリセルにプログラミングされる状態にかかわらず印加され得る。
幾つかの実施形態では、セレクタデバイスは、プログラミングパルスの最終部分の極性に影響を受けやすいことがある。したがって、プログラミングパルスは、複数の極性の電圧及び／又は電流を含み得る。例えば、プログラミングパルスは、第１の極性の第１の部分と第２の極性の第２の部分とを有し得、セレクタデバイスの性能は第２の極性に基づき得る。複数の極性を有するプログラミングパルスは、セレクタデバイスの不安定性を緩和
するために必要な電圧及び／又は電流が、メモリ素子をプログラミングするために必要な電圧及び／又は電流とは異なる場合に有利であり得る。より低い電圧及び／又は電流が他方の極性で印加されつつ、より高い電圧及び／又は電流が一方の極性でのみ印加される場合、メモリセルと共にメモリに含まれるデコーダは完全に対称である必要はない。非対称のデコーダは、完全に対称なデコーダよりも小さなレイアウトを有し得る。更に、複数の極性を伴うプログラミングパルスを有するメモリは、読み出しパルスの極性の変更を必要としなくてもよい。
図７は、開示の実施形態に従った第１の部分７１５及び第２の部分７２０を有するプログラミングパルス７０５の電圧プロットである。読み出しパルス７１０も説明されている。図７の実施形態では、読み出しパルス７１０は、プログラミングパルス７０５の第１の部分７１５と同じ極性を有する。プログラミングパルス７０５は、メモリセルのメモリ素子に論理状態をプログラミングするように、及びメモリセルのセレクタデバイスの不安定性を緩和するように構成され得る。第１の部分７１５及び第２の部分７２０は異なる極性を有し得る。
幾つかの実施形態では、第１の部分７１５は、メモリ素子に論理状態をプログラミングし得、第２の部分７２０は、セレクタデバイスの不安定性を緩和し得る。第１の部分７１５は、特定の期間、各々持続する１つ以上の電圧及び／又は電流を含み得る。第１の部分７１５の形状は、メモリ素子に含まれるＰＣＭ及び／又はメモリ素子に含まれるその他の材料の特徴に少なくとも部分的に基づき得る。言い換えれば、第１の部分７１５は、メモリセルのメモリ素子をプログラミングし得る。第１の部分７１５の規模及び継続期間は、メモリ素子のＰＣＭの少なくとも一部の相を少なくとも一時的に変化させ得る。例えば、第１の部分７１５は、ＰＣＭの少なくとも一部を融解し得る。ＰＣＭの少なくとも一部の相を変化させることは、メモリ素子に論理状態をプログラミングし得る。
第２の部分７２０は、図７には方形パルスとして示されているが、第２の部分はその他の形状（例えば、ランプ、階段、正弦）であってもよい。第２の部分７２０の形状は、メモリ素子及び／又はセレクタデバイスの特徴に少なくとも部分的に基づき得る。第２の部分７２０の規模は、セレクタデバイスの閾値電圧よりも大きくてもよい。幾つかの実施形態では、第２の部分７２０の規模は、メモリ素子のＰＣＭの相変化に必要な規模よりも小さくてもよいが、セレクタデバイスの温度効果を実現するのに必要な規模以上であってもよい。幾つかの実施形態では、セレクタデバイスの温度効果は、メモリセルの閾値電圧の分布を減少させ得る。セレクタデバイスの温度効果を実現するために必要な温度は、セレクタデバイスの活性化温度と称され得る。セレクタデバイスの活性化温度は、セレクタデバイスの材料の特徴に少なくとも部分的に基づき得る。必ずしも特定の理論によることなく、プログラミングパルス７０５の第２の部分７２０により実現される活性化温度は、セレクタデバイス中の原子の分布を改善する原子再分布を可能にし得る。必ずしも特定の理論によることなく、活性化温度は、全部の原子に加えて、又は全部の原子の代わりにセレクタデバイス中の電子の分布を改善する電子再分布を可能にし得る。幾つかの実施形態では、第２の部分７２０の継続期間は、原子再分布のための十分な時間（例えば、２０〜５０ｎｓ）を提供し得る。
幾つかの実施形態では、プログラミングパルス７０５の第２の部分７２０の規模は、セレクタデバイスの元素偏析を減少させる規模であり得る。第２の部分７２０は、セレクタデバイスの合金内の元素偏析を減少させ得る。幾つかの実施形態では、セレクタデバイスの組成勾配は第２の部分７２０により減少し得る。すなわち、セレクタデバイスの材料組成は、セレクタデバイスの１つ以上の物理的寸法（例えば、最上部〜底部、左右、ワード線の近傍〜ビット線の近傍）に沿って、均一又はより均一であり得る。必ずしも特定の理論によることなく、第２の部分７２０の電圧及び／又は電流の規模は、セレクタデバイス
の電界駆動の元素偏析を緩和し得る。例えば、Ａｓ−Ｓｅ合金を含む典型的なセレクタデバイスでは、セレクタデバイスの全体積に渡ってＡｓ（例えば、２５〜３０％の間）及びＳｅ（例えば、４０〜４５％の間）の実質的に均一な濃度を初期に有し得る。メモリセルがセット状態にプログラミングされた後、セレクタデバイスはセレクタデバイスの最上部に比較して、セレクタデバイスの底部に、より高い濃度のＡｓを有し得る（例えば、底部において３５〜４０％、及び最上部において１５〜２０％）。同様に、メモリセルがセット状態にプログラミングされた後、セレクタデバイスは、セレクタデバイスの底部と比較して、セレクタデバイスの最上部に、より高い濃度のＳｅを有し得る（例えば、最上部において５０〜５５％、及び底部において３０〜３５％）。セレクタデバイスの最上部及び底部におけるＡｓ及びＳｅの濃度のこれらの差は、セレクタデバイスの最上部から底部までの組成勾配を創出する。組成勾配は、幾つかの用途においてはセレクタデバイスの性能を劣化させ得る。開示の原理に従えば、プログラミングパルス７０５の第２の部分７２０を印加することは、メモリセルがセット又はリセット状態にプログラミングされる場合に組成勾配を減少又は除去し得る。上述の例を続けると、セレクタデバイス中のＡｓ及び／又はＳｅの濃度は、メモリセルに第２の部分７２０が印加された場合に最上部から底部まで、実質的に均一（例えば、５％以内、又は１０％以内）に維持し得る。
幾つかの実施形態では、第１の部分７１５及び読み出しパルス７１０と比較して、第２の部分７２０の異なる極性は、閾値電圧の分布の減少に寄与し得る。図７には示していないが、幾つかの実施形態では、第２の部分７２０は、読み出しパルス７１０と同じ極性を有してもよい。しかしながら、これらの実施形態では、閾値電圧の分布の削減が実現され得るが、電圧ドリフトの緩和は譲歩され得る。
図６Ｂ及び図７に示したプログラミングパルス６１５及び７０５は、プログラミング動作中に、図５に示したメモリセル５４０等のメモリセルに論理状態をプログラミングするために使用され得る。プログラミングパルスは、ＢＬに第１の電圧を提供し、ＷＬに第２の電圧を提供することによって印加され得る。メモリセルが結合され得るアクセス線に結合される回路は、例えば、図２のデコーダ回路１４０及び１５０に含まれるアクセス線ドライバに第１の電圧を提供するために使用され得る。該回路は、制御ロジック、例えば、図２の制御ロジック１１０により提供される内部制御信号によって制御され得る。幾つかの実施形態では、プログラミングパルスは、制御ロジック１１０により提供される信号によって構成され得る。メモリセルに印加された結果電圧は、第１の電圧と第２の電圧との差である。幾つかの実施形態では、プログラミングパルスは、読み出しパルスと同じ継続期間であり得る。幾つかの実施形態では、継続期間は１０ｎｓ〜５０ｎｓである。幾つかの実施形態では、継続期間は１〜１００ｎｓであり得る。幾つかの実施形態では、継続期間は１ｎｓ〜１μｓであり得る。幾つかの実施形態では、第１の部分及び第２の部分を有するプログラミングパルスに対して、プログラミングパルスの第１の部分は、プログラミングパルスの第２の部分よりも長くてもよい（例えば、６０〜１００ｎｓと２０ｎｓ〜５０ｎｓ）。幾つかの実施形態では、第１及び第２の部分は、同じ継続期間（例えば、５０ｎｓと５０ｎｓ）を有してもよい。幾つかの実施形態では、第１の部分は、第２の部分よりも短くてもよい。幾つかの実施形態では、メモリセルのプログラミングは、メモリセルの読み出しと凡そ同じ時間がかかってもよい。
メモリセルが結合され得るアクセス線に結合される回路は、例えば、図２のデコーダ回路１４０及び１５０に含まれるアクセス線ドライバに読み出しパルスを提供するために使用され得る。該回路は、制御ロジック、例えば、図２の制御ロジック１１０により提供される内部制御信号によって制御され得る。読み出しパルスは、ある期間（例えば、１０ｎｓ〜５０ｎｓ、１ｎｓ〜１００ｎｓ、１ｎｓ〜１μｓ）メモリセルに印加される電圧ＶＲであり得る。図６Ｂ及び図７には方形パルスとして示したが、その他の形状の読み出しパルスが実装されてもよい。その他の適切な読み出しパルスの形状は、三角、台形、階段、
及び／又は正弦を含むが、それらに限定されない。幾つかの実施形態では、読み出しパルスは、立ち上がりエッジ及び／又は立下りエッジを含み得る。読み出しパルス６２０及び７１０は正極性を有するものとして示されているが、プログラミングパルス及び／又はプログラミングパルスの最終部分が正極性で実装される場合には、読み出しパルス６２０及び７１０は逆極性で実装されてもよい。幾つかの実施形態では、読み出しパルスは、同じ極性で常に印加されてもよい（例えば、全ての読み出しパルスは正極性を示す、全ての読み出しパルスは逆極性を示す）。
図６Ｂ及び図７に示したプログラミングパルス及び読み出しパルスは、電圧に関してプロットされ、記述されているが、該パルスは、電流に関してプロットされ得、記述され得、本開示の範囲内にあり得る。電圧及び電流は比例関係にあり、他の要因が無ければ、幾つかの実施形態では、プログラミングパルス及び／又は読み出しパルスの電流の増減は、プログラミングパルス又は読み出しパルスの電圧の増減と同様の効果をメモリデバイスの動作上に有し得る。例えば、幾つかの実施形態では、プログラミングパルス６１５は、６０〜１３０μＡの電流規模と、１０ｎｓ〜１μｓの継続時間とを有し得る。別の例では、プログラミングパルス７０５は、第１の部分７１５を有し得、幾つかの実施形態では、６０〜１３０μＡの電流規模と、１０ｎｓ〜１μｓの継続時間とを有し得る。この例を続けると、第２の部分７２０は、２０〜１３０μＡの電流規模と、１０〜５０ｎｓの継続時間とを有し得る。プログラミングパルス６１５及び７０５の規模及び継続時間は、メモリ素子にプログラミングされる状態に少なくとも部分的に基づき得る。
図８Ａ及び図８Ｂのプロット８００Ａ及び８００Ｂには、電流に関してプロットされた例示的プログラミングパルスが示されている。図８Ａ及び図８Ｂのプログラミングパルスは例示であり、開示は、特定のプログラミングパルス８０５及び８３５に限定されない。幾つかの実施形態では、プログラミングパルス８０５及び８３５は、図７に示したプログラミングパルス７０５を実装するために使用され得る。幾つかの実施形態では、プログラミングパルス８０５は、メモリ素子にセット状態をプログラミングし得、プログラミングパルス８３５は、メモリ素子にリセット状態をプログラミングし得る。図８に示した例では、プログラミングパルス８０５の第１の部分８１０は、３つの電流規模を有する。第１の規模８２０は、３０μＡであり得、６００ｎｓの継続時間を有し得る。第２の規模８２５は、６０μＡであり得、５０ｎｓの継続時間を有し得る。第３の規模８３０は、３０μＡであり得、５０ｎｓの継続時間を有し得る。プログラミングパルス８０５の第２の部分８１５は、２０μＡの電流規模を有し得、２０ｎｓの継続時間を有し得る。図８Ａに説明するように、第１の部分８１０の電流規模８２０、８２５、及び８３０は第１の極性（例えば、正極性）を有し、第２の部分８１５は、第１の極性とは反対の第２の極性（例えば、逆極性）を有する。
プログラミングパルス８０５は一例として提供され、その他のプログラミングパルスが使用されてもよい。例えば、規模８２０と８２５との間に別の規模が実装されてもよい。この付加的な規模は、３５μＡであり得、５０ｎｓの継続時間を有し得る。別の例では、第２の部分８１５は、５０μＡの規模を有し得、１０ｎｓの間の継続期間を有し得る。プログラミングパルス８０５は、メモリセルのメモリ素子及び／又はセレクタデバイスの材料特性に少なくとも部分的に基づいた電流及び／又は電圧の規模及び継続時間を有し得る。幾つかの実施形態では、プログラミングパルス８０５の第１の部分８１０は、メモリ素子にセット状態をプログラミングするように構成され得る。
図８Ｂの例示的プログラミングパルス８３５は、１３０μＡの規模を有する第１の部分８４０を有し得、２０ｎｓの継続時間を有し得る。プログラミングパルス８３５の第２の部分８４５は、２０μＡであり得、２０ｎｓの継続時間を有し得る。プログラミングパルス８３５は一例として提供され、その他のプログラミングパルスが使用されてもよい。例
えば、第１の部分８４０は、１３０μＡであり得、１２ｎｓの継続時間を有し得る。第２の部分８４５は、５０μＡであり得、１０ｎｓの継続時間を有し得る。プログラミングパルス８３５は、メモリセルのメモリ素子及び／又はセレクタデバイスの材料特性に少なくとも部分的に基づいた電流及び／又は電圧の規模及び継続時間を有し得る。幾つかの実施形態では、プログラミングパルス８３５の第１の部分８４０は、メモリ素子にリセット状態をプログラミングするように構成され得る。図８Ｂに説明するように、第１の部分８４０の電流規模は、第１の極性（例えば、正極性）を有し、第２の部分８４５は、第１の極性とは反対の第２の極性（例えば、逆極性）を有する。
幾つかの実施形態では、メモリセルは、図５に説明したメモリセル５４０を使用して実装されてもよい。読み出しパルスは、ビット線（例えば、ＢＬ５３５）に第１の電圧を提供し、対応するワード線（例えば、ＷＬ５０５）に第２の電圧を提供することによって印加され得る。読み出されるメモリセルと関連付けられたビット線に結合されるセンスアンプ（図示せず）は、メモリセルに流れる電流を検出するために使用され得る。センスアンプは、読み出し動作に応じてメモリセルに流れる電流をセンシングし、メモリセルにより格納された論理状態を示す出力信号を提供するように構成され得る。センスアンプは、メモリセルを含むメモリに含まれ得る。例えば、センスアンプは、メモリアレイに結合され得るメモリのその他の読み出し及びプログラミング回路、復号回路、レジスタ回路等と共に含まれ得る。読み出しパルスがメモリセルに印加された場合、読み出しパルスがメモリセルの閾値電圧を超えた時にメモリセルに電流が伝導する。センスアンプは、メモリセルを通じて電流Ｉｓを検出し得る。閾値電圧を下回る読み出しパルスがメモリセルに印加された場合、メモリセルは電流を伝導しない。センスアンプは、メモリセルを通じて僅かな電流又は電流が全くないことを検出し得る。幾つかの実施形態では、メモリセルにより格納された論理状態をセンシングするために、閾値電流ＩＴＨが定義され得る。閾値電流ＩＴＨは、読み出しパルスに応じてメモリセルが閾値化されない場合にメモリセルに流れ得る電流よりも上ではあるが、読み出しパルスに応じてメモリセルが閾値化される場合にメモリセルに流れる予想電流以下にセットされ得る。すなわち、閾値電流ＩＴＨは、ビット線及び／又はワード線のリーク電流よりも高くあるべきである。センスアンプがＩｓ≧ＩＴＨを検出した場合、メモリセルから論理状態が読み出され得る。メモリセルに渡る電流及び／又は電圧を検出するその他の方法が使用されてもよい。
幾つかの実施形態では、メモリセルの論理状態を判定するために、閾値イベントが使用され得る。例えば、図７に示すランプ読み出しパルス７１０を使用すると、読み出しパルス７１０が電圧（ＶＲ）にある場合、閾値ベント（例えば、Ｉｓ≧ＩＴＨ）が検出され得る。閾値イベントが検出されたか否かに少なくとも部分的に基づいて、メモリセルの論理状態が判定され得る。この例を続けると、読み出しパルスは、電圧ＶＲ＝５Ｖを有し得、セット状態にあるメモリセルは、閾値電圧ＶＳＥＴ＝４Ｖを有し得、リセット状態にあるメモリセルは閾値電圧ＶＲＥＳＥＴ＝６Ｖを有し得る。読み出しパルスに応じて閾値イベントが検出された場合、メモリセルはセット状態にあると判定され得る。読み出しパルスに応じて閾値イベントが検出されない場合、メモリセルはリセット状態にあると判定され得る。
図９は、開示の実施形態に従ったメモリセルをプログラミングするための方法９００のフローチャートである。例えば、方法９００は、図６Ｂに示したプログラミングパルス及び読み出しパルスと共に使用され得る。幾つかの実施形態では、方法９００は、論理状態をプログラミングするために図２のメモリ１００によって使用され得、メモリセルは、図５に示したメモリセル５４０によって実装され得る。例えば、制御ロジック１１０は、方法９００を実施するために、メモリ１００内の様々な回路に内部制御信号を提供し得る。ステップ９０５において、プログラミングパルスが第１の極性で印加される。プログラミングパルスは、メモリセル５４０の状態をプログラミングするために、メモリセル５４０
に渡って印加され得る。プログラミングパルスは、メモリ素子５２５の一部に少なくとも一時的な相変化を生じさせ得る。プログラミングパルスの規模及び／又は継続期間は、メモリ素子５２５にプログラミングされる論理状態に基づき得る。例えば、メモリ素子５２５に“０”をプログラミングするために高い規模が選択され得、“１”をプログラミングするために低い規模が選択され得る。プログラミングパルスの極性は、メモリセル５４０に印加される後続の読み出しパルスの極性に基づいて選択され得る。ステップ９１０において、読み出しパルスが第２の極性で印加され得る。読み出しパルスは、メモリセル５４０の状態を判定するために。メモリセル５４０に渡って印加され得る。読み出しパルスの極性は、ステップ９０５で印加されたプログラミングパルスの極性とは異なり得る。読み出しパルスの規模は、対応する論理状態にあるメモリセル５４０の閾値電圧に少なくとも部分的に基づき得る。例えば、読み出しパルスの規模は、第１の論理状態にあるメモリセルの閾値電圧の規模よりも上で、第２の論理状態にあるメモリセルの閾値電圧の規模よりも下であり得る。
図１０は、開示の実施形態に従ったメモリセルをプログラミングするための方法１０００のフローチャートである。例えば、方法１０００は、図７及び図８Ａ〜図８Ｂに示されたプログラミングパルス及び読み出しパルスと共に使用され得る。幾つかの実施形態では、方法１０００は、論理状態をプログラミングするために、図２のメモリ１００によって使用され得、メモリセルは、図５に示したメモリセル５４０によって実装され得る。例えば、制御ロジック１１０は、方法１０００を実施するために、メモリ１００内の様々な回路に内部制御信号を提供し得る。ステップ１００５において、プログラミングパルスの第１の部分が第１の極性で印加される。プログラミングパルスは、メモリ素子５２５の一部に少なくとも一時的な相変化を生じさせ得る。第１の部分の規模及び／又は継続期間は、メモリ素子５２５にプログラミングされる論理状態に基づき得る。例えば、メモリ素子５２５に“０”をプログラミングするために高い規模が選択され得、“１”をプログラミングするために低い規模が選択され得る。
ステップ１０１０において、プログラミングパルスの第２の部分が第２の極性で印加される。第２の部分の極性は、メモリセルに印加される後続の読み出しパルスの極性に基づいて選択され得る。第２の部分の規模及び／又は継続期間は、メモリセルのメモリ素子及び／又はセレクタデバイスの材料特性に基づき得る。幾つかの実施形態では、第２の部分の規模は、メモリ素子の少なくとも一部の相を融解及び／又は変化させるのに必要な規模よりも小さくてもよいが、セレクタデバイスの温度効果を実現するための活性化温度に達するのに必要な規模以上であり得る。幾つかの実施形態では、温度効果は、セレクタデバイス中の原子及び／又は電子の再分布であり得る。幾つかの実施形態では、第２の部分の電流及び／又は電圧の規模は、セレクタデバイスの電界駆動の元素偏析を少なくとも部分的に緩和するように選択され得、それは、セレクタデバイスの組成勾配を減少させ得る。
ステップ１０１５において、読み出しパルスが第１の極性で印加される。読み出しパルスは、メモリセル５４０の状態を判定するために、メモリセル５４０に渡って印加され得る。読み出しパルスの極性は、ステップ１０１０で印加されたプログラミングパルスの第２の部分の極性とは異なり得る。読み出しパルスの規模は、対応する論理状態にあるメモリセル５４０の閾値電圧に少なくとも部分的に基づき得る。例えば、読み出しパルスの規模は、第１の論理状態にあるメモリセルの閾値電圧の規模よりも上で、第２の論理状態にあるメモリセルの閾値電圧の規模よりも下であり得る。
その他のプログラム動作及び読み出し動作、並びに／又は本明細書に説明された動作への変更は、開示の原理から逸脱することなく使用され得る。例えば、幾つかの方法では、電流及び／又は電圧のセンシングは特定期間に限定され得る。該期間は、読み出しパルスの開始から、読み出しパルスの開始後のある時点まで（例えば、２０ｎｓ）であり得る。
幾つかの実施形態では、上で説明した方法１０００と同様の方法と、図７及び図８Ａ〜図８Ｂに説明したプログラムパルス及び読み出しパルスとは、別個のメモリ素子及びセレクタデバイスを含まないメモリセルを含むメモリに使用され得る。この代替的なアーキテクチャを有するメモリセルの閾値電圧特性は、セレクタデバイス及びメモリ素子の両方としてメモリセルの素子が機能することを可能にし得る。セレクタデバイス及びメモリ素子の両方として機能し得るメモリセルの素子は、ストレージ素子と称されるであろう。しかしながら、ストレージ素子は、ある時にはメモリ素子と称され得る。ストレージ素子が示す閾値電圧は、メモリセルに渡り印加される読み出しパルス及びプログラミングパルスの相対的な電圧極性に依存し得る。例えば、メモリセルが書き込まれ、その後、同じ極性で読み出される場合、ストレージ素子は、読み出し時に第１の閾値電圧を示し得る。メモリセルが書き込まれ、その後、異なる（反対の）電圧極性で読み出される場合、ストレージ素子は、読み出し時に第２の閾値電圧を示し得る。幾つかの実施形態では、ストレージ素子は、電極間の素子であり得る。
１つ以上のビットのデータに対応し得る論理状態がメモリセルのストレージ素子にプログラミングされ得る。メモリセルは、異なる極性の電圧及び／又は電流を印加することによってプログラミングされ得る。メモリセルは、単一の極性の電圧を印加することによって読み出され得る。幾つかの実施形態では、ストレージ素子は、カルコゲニド材料を含み得る。しかしながら、カルコゲニド材料は、読み出し及び／書き込み中に相変化を受けてもよく、受けなくてもよい。幾つかの実施形態では、カルコゲニド材料は、相変化材料ではなくてもよい。
図１１は、開示の実施形態に従ったメモリアレイ１１００の一部の説明である。幾つかの実施形態では、メモリアレイ１１００は、図２のメモリアレイ１６０を実装するために使用され得る。メモリアレイ１１００は、第１のアクセス線１１０５及び第２のアクセス線１１２５を含み得る。参照を容易にするために、第１のアクセス線はワード線（ＷＬ）と称され得、第２のアクセス線はビット線（ＢＬ）１１２５と称され得る。ＷＬ１１０５はＢＬ１１２５に直交する。図１１に示すように、ＷＬ１１０５は、そのページに平行して延伸し、ＢＬ１１２５は、そのページの内外へ延伸する。メモリセル１１１６は、ＷＬ１１０５とＢＬ１１２５との交点に設置され得る。メモリセル１１１６はストレージ素子１１１５を含み得る。ストレージ素子１１１５は、第１の電極１１１０によってＷＬ１１０５に結合され得、第２の電極１１２０によってＢＬ１１２５に結合され得る。ストレージ素子１１１５はカルコゲニドを含み得る。幾つかの実施形態では、カルコゲニドは相変化材料であり得る。幾つかの実施形態では、カルコゲニドは、メモリセル１１１６の動作中に相変化を受けない。幾つかの実施形態では、ストレージ素子１１１５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成物を含み得る。幾つかの実施形態では、ストレージ素子１０１５は、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成物を含み得る。その他の材料も使用され得る。幾つかの実施形態では、ストレージ素子１１１５は、セレクタデバイス及びメモリ素子の両方として機能し得る。
メモリセル１１１６は、プログラミング動作によって少なくとも２つの異なる論理状態（例えば、“１”、“０”）の内の１つを格納するようにプログラミングされ得る。幾つかの実施形態では、異なる論理状態は、メモリセル１１１６の異なる閾値電圧（ＶＴＨ）によって表され得る。例えば、“１”の論理状態は、第１のＶＴＨにより表され得、“０”の論理状態は、第２のＶＴＨにより表され得る。メモリ素子１１１６が示す閾値電圧は、プログラミング動作中にメモリセル１１１６に印加されるプログラミングパルスの極性と、読み出し動作中にメモリセル１１１６に印加される読み出しパルスの極性とに基づき得る。プログラミングパルス及び読み出しパルスは、第１及び第２のアクセス線１１０５
及び１１２５を使用してメモリセル１１１６に印加され得る。
幾つかの実施形態では、メモリセル１１１６は、ＢＬ１１２５とＷＬ１１０５との間の２端子デバイスとして構成され得る。第１の論理状態は、第１の極性でメモリセル１１１６に渡って電圧（例えば、プログラミングパルス）を印加することによって、メモリセル１１１６のストレージ素子１１１５にプログラミングされ得る。第２の論理状態は、第１の極性とは反対であり得る第２の極性でメモリセル１１１６に渡って電圧（例えば、プログラミングパルス）を印加することによって、メモリセル１１１６にプログラミングされ得る。メモリセル１１１６は、端子に渡って電圧（例えば、読み出しパルス）を印加することによって読み出される。幾つかの実施形態では、メモリセル１１１６は、第１の極性でメモリセル１１１６に渡って電圧を印加することによって読み出される。他の実施形態では、メモリセル１１１６は、第２の極性でメモリセル１１１６に渡って電圧を印加することによって読み出される。メモリセル１１１６は、同じ極性で常に読み出され得る。メモリセル１１１６がプログラミングされた同じ電圧極性の電圧でメモリセル１１１６が読み出された場合、ストレージ素子１１１５は第１のＶＴＨを示し得る。メモリセル１１１６がプログラミングされた反対の電圧極性の電圧でメモリセル１１１６が読み出された場合、ストレージ素子１１１５は第２のＶＴＨを示し得る。異なる閾値電圧は、異なる論理状態を表すために使用され得る。図１１を参照しながら示し、説明したようなアーキテクチャを有するメモリセルについての付加的な詳細は、参照により本明細書に組み込まれる米国特許出願１４／９３２，７４６に見つけられ得る。
図５に示したメモリセル５４０のセレクタデバイス５２５と同様に、ストレージ素子１１１５の閾値電圧は、プログラミングパルスの最終部分に基づき得る。言い換えれば、ストレージ素子１１１５にプログラミングされる論理状態は、プログラミングパルスの最終部分の極性に基づき得る。例えば、プログラミングパルスは、第１の部分及び第２の部分を有し得、ここで、第２の部分は、ストレージ素子１１１５に論理状態をプログラミングするように構成される。幾つかの実施形態では、第１の部分及び第２の部分を有するプログラミングパルスを印加することは有利であり得る。例えば、メモリアレイのメモリセル及び／又はその他のコンポーネントは、プログラミングパルスの第１の部分が第２の部分よりも前に印加された場合により大きな性能（例えば、より高い安定性）を有し得る。別の例では、メモリアレイは、複数のメモリセルタイプを含み得、第１の部分は、第１のタイプのメモリセルをプログラミングし得、第２の部分は、第２のタイプのメモリセルをプログラミングし得る。第１の部分の規模及び／又は継続期間は、メモリセル及び／又はメモリのその他の部分の材料特性に少なくとも部分的に基づき得る。
図１２Ａ及び図１２Ｂは、開示の実施形態に従った第１の部分及び第２の部分を有するプログラミングパルス１２０５及び１２２５の電圧プロット１２００Ａ及び１２００Ｂである。図１２Ａのプログラミングパルス１２０５は、図１１に示したメモリセル１１１６等のメモリセルに第１の論理状態をプログラミングするように構成され得る。図１２Ｂのプログラミングパルス１２２５は、メモリセルに第２の論理状態をプログラミングするように構成され得る。幾つかの実施形態では、第１の部分１２１５及び１２３０は、別のタイプのメモリセルをプログラミングし得、メモリセル及び／若しくはメモリのその他のコンポーネントの安定性、並びに／又はその他の目的を促進し得る。例えば、第１の部分１２１５及び１２３０は、安定性を改善するために、メモリのコンポーネントの電圧ドリフトを減少させ得る。別の例では、第１の部分１２１５及び１２３０は、メモリセルを含むメモリのコンポーネントに制御信号を提供し得る。該コンポーネントは、メモリセルに電気的に結合され得る。第２の部分１２２０及び１２３５は、メモリセルに論理状態をプログラミングし得る。
図１２Ａを参照すると、プログラミングパルス１２０５の第１の部分１１２５は、特定
の期間を各々持続する第１の極性の１つ以上の電圧及び／又は電流を含み得る。第１の部分１２１５の形状は、メモリセル又はメモリのその他のコンポーネントの特徴に少なくとも部分的に基づき得る。例示的な特徴は、メモリセルに含まれる材料と、メモリのその他のコンポーネントに提供される制御信号とを含むが、それらに限定されない。幾つかの実施形態では、第１の部分１２１５は複数のパルスを含む。幾つかの実施形態では、第１の部分１２１５の１つのパルス又は複数のパルスは、ランプ、階段、又は正弦の形状を各々含み得、立ち上がりエッジ及び／又は立下りエッジを有し得る。第２の部分１２２０は、第１の極性の電圧及び／又は電流を含み得る。第２の部分１２２０の極性は、メモリセルに第１の論理状態をプログラミングするように構成され得る。第２の部分１２２０は、図１２Ａには方形パルスとして示されているが、第２の部分１２２０は、その他の形状（例えば、ランプ、階段、正弦）であってもよい。幾つかの実施形態では、第２の部分１２２０は、立ち上がりエッジ及び／又は立下りエッジ（図示せず）を有し得る。プログラミングパルス１２０５によりプログラミングされたメモリセルは、第１の極性で印加され得る読み出しパルス１２１０によってその後読み出され得る。
図１２Ｂを参照すると、プログラミングパルス１２２５の第１の部分１２３０は、特定の期間を各々持続する第１の極性の１つ以上の電圧及び／又は電流を含み得る。幾つかの実施形態では、第１の部分１２３０は複数のパルスを含む。幾つかの実施形態では、第１の部分１２３０の１つのパルス又は複数のパルスは、ランプ、階段、又は正弦の形状を各々含み得、立ち上がりエッジ及び／又は立下りエッジを有し得る。第１の部分１２３０の形状は、メモリセル又はメモリのその他のコンポーネントの特徴に少なくとも部分的に基づき得る。幾つかの実施形態では、第１の部分１２３０は、プログラミングパルス１２０５の第１の部分１２１５と同じであり得る。幾つかの実施形態では、第１の部分１２１５及び１２３０は異なる。第２の部分１２３５は、第２の極性の電圧及び／又は電流を含み得る。第２の部分１２３５の極性は、メモリセルに第２の論理状態をプログラミングするように構成され得る。第２の部分１２３５は、図１２Ｂには方形パルスとして示されているが、第２の部分１２３５は、その他の形状（例えば、ランプ、階段、正弦）であってもよく、並びに／又は立ち上がりエッジ及び／若しくは立下りエッジ（図示せず）を含んでもよい。幾つかの実施形態では、第２の部分１２３５は、第２の部分１２２０と同じ規模及び継続期間であり得るが、異なる極性であり得る。幾つかの実施形態では、第２の部分１２３５及び１２２０は異なる規模及び／又は継続期間を有する。プログラミングパルス１２２５によりプログラミングされたメモリセルは、第１の極性で印加され得る読み出しパルス１２４０によりその後読み出され得る。幾つかの実施形態では、読み出しパルス１２４０は、読み出しパルス１２１０と同じである。
図１２Ａ及び図１２Ｂには第２の部分１２２０及び１２３５よりも前に第１の部分１２１５及び１２３０が示されているが、幾つかの実施形態では、第２の部分１２２０及び１２３５に続いて第１の部分１２１５及び１２３０があってもよい。更に、図１２Ａ及び図１２Ｂには正の極性を有するものとして第１の部分１２１５及び１２３０は示されているが、幾つかの実施形態では、第１の部分１２１５及び１２３０は負の極性を有してもよい。図１２Ａ及び図１２Ｂには示されていないが、幾つかの実施形態では、第２の部分１２２０及び１２３５が共に先行し、第１の部分１２１５及び１２３０が後続する。同様に、図１２Ａ及び図１２Ｂには示されていないが、幾つかの実施形態では、第１の部分１２１５及び１２３０が共に先行し、第２の部分１２２０及び１２３５が後続する。
図１２Ａ及び図１２Ｂに示したプログラミングパルス１２０５及び１２２５は、プログラミング動作中に、図１１に示したメモリセル１１１６のストレージ素子１１１５等のメモリセルのストレージ素子に論理状態をプログラミングするために使用され得る。プログラミングパルスは、ＢＬに第１の電圧を提供し、ＷＬに第２の電圧を提供することによって印加され得る。メモリセルが結合され得るアクセス線に結合される回路は、例えば、図
２のデコーダ回路１４０及び１５０に含まれるアクセス線ドライバに第１の電圧を提供するために使用され得る。該回路は、制御ロジック、例えば、図２の制御ロジック１１０により提供される内部制御信号によって制御され得る。幾つかの実施形態では、プログラミングパルスは、制御ロジック１１０により提供される制御信号によって構成され得る。メモリセルに印加された結果電圧は、第１の電圧と第２の電圧との間の差である。幾つかの実施形態では、プログラミングパルスは、読み出しパルスと同じ継続期間であり得る。幾つかの実施形態では、継続期間は１０ｎｓ〜５０ｎｓである。幾つかの実施形態では、継続期間は１〜１００ｎｓである。幾つかの実施形態では、継続期間は１ｎｓ〜１μｓである。幾つかの実施形態では、プログラミングパルスの第１の部分はプログラミングパルスの第２の部分よりも長い（例えば、６０〜１００ｎｓと２０ｎｓ〜５０ｎｓ）。幾つかの実施形態では、第１及び第２の部分は同じ継続期間を有する（例えば、５０ｎｓと５０ｎｓ）。幾つかの実施形態では、第１の部分は第２の部分よりも短い。幾つかの実施形態では、メモリセルのプログラミングは、メモリセルの読み出しと凡そ同じ時間がかかってもよい。
メモリセルが結合され得るアクセス線に結合される回路は、例えば、図２のデコーダ回路１４０及び１５０に含まれるアクセス線ドライバに読み出しパルスを提供するために使用され得る。該回路は、制御ロジック、例えば、図２の制御ロジック１１０により提供される内部制御信号によって制御され得る。読み出しパルスは、ある期間（例えば、１０ｎｓ〜５０ｎｓ、１ｎｓ〜１００ｎｓ、１ｎｓ〜１μｓ）メモリセルに印加される電圧ＶＲであり得る。図１２Ｂ及び図１２Ｂには方形パルスとして示されているが、その他の形状の読み出しパルスが実装されてもよい。その他の適切な読み出しパルスの形状は、三角、台形、階段、及び／又は正弦を含むが、それらに限定されない。幾つかの実施形態では、読み出しパルスは、立ち上がりエッジ及び／又は立下りエッジを含み得る。読み出しパルス１２１０及び１２４０は正極性を有するものとして示されているが、読み出しパルス１２１０及び１２４０は逆極性で実装されてもよい。幾つかの実施形態では、読み出しパルスは、同じ極性で常に印加されてもよい（例えば、全ての読み出しパルスは正極性を示す、全ての読み出しパルスは逆極性を示す）。
図１２Ａ及び図１２Ｂに示したプログラミングパルス及び読み出しパルスは、電圧に関してプロットされ、記述されているが、該パルスは、電流に関してプロットされ得、記述され得、本開示の範囲内にあり得る。電流及び電圧は比例関係にあり、他の要因が無ければ、幾つかの実施形態では、プログラミングパルス及び／又は読み出しパルスの電流の増減は、プログラミングパルス又は読み出しパルスの電圧の増減と同様の効果をメモリデバイスの動作上に有し得る。
図１３は、開示の実施形態に従ったメモリセルをプログラミングするための方法１３００のフローチャートである。例えば、方法１３００は、図１２Ａ及び図１２Ｂに示したプログラミングパルス及び読み出しパルスと共に使用され得る。幾つかの実施形態では、方法１３００は、論理状態をプログラミングするために図２のメモリ１００によって使用され得、メモリセルは、図１１に示したメモリセル１１１６によって実装され得る。例えば、制御ロジック１１０は、方法１３００を実施するために、メモリ１００内の様々な回路に内部制御信号を提供し得る。ステップ１３０５において、プログラミングパルスの第１の部分が第１の極性で印加される。第１の部分の規模及び／又は継続期間は、ストレージ素子１１１５、メモリセル１１１６の別の部分、及び／又はメモリ１００の他の部分の特性に基づき得る。幾つかの実施形態では、第１の部分は、メモリ１００のコンポーネントの安定性を改善し得る。幾つかの実施形態では、第１の部分は、メモリ１００のコンポーネントに制御信号を提供し得る。ステップ１３１０において、プログラミングパルスの第２の部分が第１又は第２の極性で印加される。第２の部分の極性は、ストレージ素子１１１５にプログラミングされる論理状態に基づき選択され得る。例えば、第１の論理状態（
例えば、“０”）のために第１の極性が印加され得、第２の論理状態（例えば、“１”）のために第２の極性が印加され得る。ステップ１３１５において、読み出しパルスが第１の極性で印加される。読み出しパルスは、メモリセル１１１６の状態を判定するために、メモリセル１１１６に渡って印加され得る。読み出しパルスの規模は、対応する論理状態にあるストレージ素子１１１５の閾値電圧に少なくとも部分的に基づき得る。例えば、読み出しパルスの規模は、第１の論理状態にあるストレージ素子１１１５の閾値電圧の規模よりも上で、第２の論理状態にあるストレージ素子１１１５の閾値電圧の規模よりも下であり得る。
幾つかの実施形態では、本明細書で説明される装置及び動作方法は、メモリ性能を改善するために異なる極性でメモリセルに渡って電流及び／又は電圧を印加することを利用し得る。例えば、本明細書で説明されるように、メモリセルが第１の極性でプログラミングされ、第２の極性で読み出される場合に、セレクタデバイスの電圧ドリフトが改善され得る。幾つかの実施形態では、該改善は、プログラミングパルスの第１の部分（例えば、最後の１０〜５０ｎｓ）の極性を変更することのみによって実現され得る。その他の利点も実現され得る。例えば、閾値電圧の分布は、２つの部分を有するプログラミングパルスをメモリセルに渡って印加することにより削減され得る。第１の部分は、メモリ素子に論理状態をプログラミングし得る。第２の部分は、セレクタデバイスの閾値電圧の分布を減少させ得る。プログラミングパルスの第２の部分は、メモリ素子の融解温度よりも下で、セレクタデバイスの活性化温度よりも上の規模を有し得る。プログラミングパルスの第２の部分は、セレクタデバイスの電界駆動の元素偏析を緩和する規模を有し得、それは、セレクタデバイスの組成勾配を減少させ得る。プログラミングパルスの第２の部分が読み出しパルスとは異なる極性にある場合、閾値電圧の分布及び電圧ドリフトの両方が緩和され得る。
本発明の実施形態に従ったメモリは、コンピューティングシステム、電子ストレージシステム、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、又はゲームシステムを含むがそれらに限定されない様々な電子デバイスの何れかに使用され得る。
説明の目的で発明の特定の実施形態が本明細書で説明されたが、発明の精神及び範囲から逸脱することなく様々な変更がなされ得ることは、前述から分かるであろう。したがって、発明は、添付の請求項による場合に除き限定されない。

Claims (35)

  1. メモリ素子と、
    前記メモリ素子に電気的に結合されるセレクタデバイスと
    を含むメモリセル、
    前記メモリセルに結合される第１のメモリアクセス線、
    前記メモリセルに結合される第２のメモリアクセス線、
    前記第１のメモリアクセス線に結合される第１のアクセス線ドライバ、
    前記第２のメモリアクセス線に結合される第２のアクセス線ドライバ、及び
    プログラミングパルスを提供することであって、ここで、前記プログラミングパルスの少なくとも一部は、前記メモリ素子に論理状態をプログラミングするために前記メモリセルに渡って第１の極性で提供されることと、
    前記メモリ素子の前記論理状態を判定するために前記メモリセルに渡って第２の極性で読み出しパルスを提供すること
    をするように前記第１及び前記第２のアクセス線ドライバを制御するように構成される制御ロジック
    を含む、装置。
  2. 前記プログラミングパルスは第１の部分及び第２の部分を含む、請求項１に記載の装置。
  3. 前記第１の部分は、前記メモリ素子に前記論理状態をプログラミングするように構成される継続時間及び規模を有し、前記規模は電流規模又は電圧規模である、請求項２に記載の装置。
  4. 前記第２の部分は、前記セレクタデバイスの組成勾配を減少させるように構成される継続時間及び規模を有し、前記規模は電流規模又は電圧規模である、請求項２に記載の装置。
  5. 前記第２の部分の前記規模は前記メモリ素子のプログラミングの規模よりも小さい、請求項４に記載の装置。
  6. 前記セレクタデバイスの材料の前記組成勾配は１０％よりも小さい、請求項４に記載の装置。
  7. 前記第１の部分は前記第２の極性にあり、前記第２の部分は前記第１の極性にある、請求項２に記載の装置。
  8. 前記第１の部分は複数の規模を含み、前記複数の規模は電流規模又は電圧規模である、請求項２に記載の装置。
  9. 前記第１の部分は前記第２の部分の継続期間よりも長い継続期間を有する、請求項２に記載の装置。
  10. 前記第１の部分は前記第２の部分の規模よりも大きい規模を有し、前記規模は電流規模又は電圧規模である、請求項２に記載の装置。
  11. 前記メモリ素子は相変化材料を含み、前記プログラミングパルスは、前記相変化材料の少なくとも一部の相を変化させるように前記制御ロジックにより構成される、請求項１に記載の装置。
  12. 前記セレクタデバイスはカルコゲニド材料を含む、請求項１に記載の装置。
  13. 複数のメモリセルと、前記複数のメモリセルの内の少なくとも幾つかに結合される複数のメモリアクセス線とを含むメモリアレイを更に含み、ここで、前記メモリセルは、前記複数のメモリセルの内の１つであり、前記第１及び前記第２のメモリアクセス線は、前記複数のメモリアクセス線の内の各々１つであり、前記メモリアレイは、２次元（２Ｄ）アレイ又は３次元（３Ｄ）アレイである、請求項１に記載の装置。
  14. 前記メモリアレイは、前記制御ロジックと前記複数のメモリアクセス線の内の少なくとも幾つかとに結合されるデコーダを含み、前記デコーダは対称である、請求項１３に記載の装置。
  15. 前記メモリアレイは、前記制御ロジックと前記複数のメモリアクセス線の内の少なくとも幾つかとに結合されるデコーダを含み、前記デコーダは非対称である、請求項１３に記載の装置。
  16. ストレージ素子を含むメモリセル、
    前記メモリセルに結合される第１のメモリアクセス線、
    前記メモリセルに結合される第２のメモリアクセス線、
    前記第１のメモリアクセス線に結合される第１のアクセス線ドライバ、
    前記第２のメモリアクセス線に結合される第２のアクセス線ドライバ、及び
    前記ストレージ素子に論理状態をプログラミングするために前記メモリセルに渡って第１の部分及び第２の部分を有するプログラミングパルスを提供することと、
    前記メモリセルの前記論理状態を判定するために前記メモリセルに渡って第１の極性で読み出しパルスを提供すること
    をするように前記第１及び前記第２のアクセス線ドライバを制御するように構成される制御ロジック
    を含む、装置。
  17. 前記第１の部分は、ランプ、階段、及び複数のパルスの内の少なくとも１つを含む、請求項１６に記載の装置。
  18. 前記プログラミングパルスの前記第１の部分及び前記第２の部分は前記第１の極性にある、請求項１６に記載の装置。
  19. 前記第１の部分は前記第１の極性にあり、前記第２の部分は前記第２の極性にある、請求項１６に記載の装置。
  20. 前記ストレージ素子にプログラミングされる前記論理状態は、前記プログラミングパルスの前記第２の部分の極性に基づく、請求項１６に記載の装置。
  21. 前記第２の部分が前記第１の極性にある場合に前記ストレージ素子に第１の論理状態がプログラミングされ、前記第２の部分が第２の極性にある場合に前記ストレージ素子に第２の論理状態がプログラミングされる、請求項２０に記載の装置。
  22. メモリセルに渡って第１の極性でプログラミングパルスを印加することであって、ここで、前記プログラミングパルスは、前記メモリセルのメモリ素子に論理状態をプログラミングするように構成されることと、
    前記メモリセルに渡って第２の極性で読み出しパルスを印加することであって、ここで
    、前記読み出しパルスは、前記メモリ素子の前記論理状態を判定するように構成されること
    を含む、方法。
  23. 前記メモリ素子にプログラミングされる前記論理状態は前記プログラミングパルスの規模に少なくとも部分的に基づき、前記規模は電流規模又は電圧規模である、請求項２２に記載の方法。
  24. 前記プログラミングパルスが第１の規模を有する場合に前記メモリ素子に第１の論理状態がプログラミングされ、前記プログラミングパルスが第２の規模を有する場合に前記メモリ素子に第２の論理状態がプログラミングされる、請求項２３に記載の方法。
  25. 前記メモリ素子にプログラミングされる前記論理状態は、前記プログラミングパルスの継続時間に少なくとも部分的に基づく、請求項２２に記載の方法。
  26. 前記プログラミングパルスは、前記メモリ素子の少なくとも一部を融解するように構成される、請求項２２に記載の方法。
  27. 前記メモリセルは、第１の論理状態に対応する第１の閾値電圧と、第２の論理状態に対応する第２の閾値電圧とを有し、前記読み出しパルスの電圧規模は、前記第１の閾値電圧と前記第２の閾値電圧との間にあるように構成される、請求項２２に記載の方法。
  28. メモリセルに渡って第１の極性でプログラミングパルスの第１の部分を印加することと、
    前記メモリセルに渡って第２の極性でプログラミングパルスの第２の部分を印加することと、
    前記メモリセルに渡って前記第１の極性で読み出しパルスを印加することであって、ここで、前記読み出しパルスは、前記メモリセルの論理状態を判定するように構成されること
    を含む、方法。
  29. 前記プログラミングパルスの前記第１の部分は、前記メモリセルのメモリ素子に論理状態をプログラミングするように構成される、請求項２８に記載の方法。
  30. 前記プログラミングパルスの前記第２の部分は、前記メモリセルのメモリ素子の融解温度よりも下で、前記メモリセルのセレクタデバイスの閾値電圧よりも上の温度を提供する規模を有し、前記規模は電流規模又は電圧規模である、請求項２８に記載の方法。
  31. 前記第１の部分の規模及び継続時間は、前記メモリセルのメモリ素子の材料に少なくとも部分的に基づく、請求項２８に記載の方法。
  32. 前記第２の部分の規模及び継続時間は、前記メモリセルのメモリ素子の少なくとも１つの材料とセレクタデバイスの材料とに少なくとも部分的に基づく、請求項２８に記載の方法。
  33. 前記第１の部分は、対応する継続時間を各々有する複数の規模を含む、請求項２８に記載の方法。
  34. 前記プログラミングパルスの前記第１の部分は、前記メモリセルに電気的に結合されるコンポーネントに制御信号を提供するように構成され、前記プログラミングパルスの前記
    第２の部分は、前記メモリセルのストレージ素子に論理状態をプログラミングするように構成される、請求項２８に記載の方法。
  35. 前記第１の極性及び前記第２の極性は同じ極性である、請求項３４に記載の方法。
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