KR20190060006A - 메모리 셀을 포함하는 장치 및 이의 동작 방법 - Google Patents

메모리 셀을 포함하는 장치 및 이의 동작 방법 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

메모리 소자 및 셀렉터 디바이스를 포함하는 메모리 셀이 본 명세서에서 개시된다. 메모리 셀은 제1 극성을 갖는 프로그래밍 펄스로 프로그래밍될 수도 있고 제2 극성을 갖는 판독 펄스로 판독될 수도 있다. 메모리 셀은 제1 및 제2 부분을 갖는 프로그래밍 펄스로 프로그래밍될 수도 있다. 제1 및 제2 부분은 상이한 크기 및 극성을 가질 수도 있다. 메모리 셀은 감소된 전압 드리프트 및/또는 임계 전압 분포를 나타낼 수도 있다. 메모리 소자 및 셀렉터 디바이스 둘 모두로서 역할을 하는 메모리 셀이 본 명세서에서 개시된다. 메모리 셀은 제1 및 제2 부분을 갖는 프로그래밍 펄스로 프로그래밍될 수도 있다. 제1 및 제2 부분은 상이한 크기 및 극성을 가질 수도 있다.

Description

메모리 셀을 포함하는 장치 및 이의 동작 방법
종래의 메모리 셀은 논리 상태를 저장하기 위해 사용되는 메모리 소자, 및 셀렉터 디바이스(selector device)를 포함한다. 메모리 소자 및 셀렉터 디바이스는, 교차점 아키텍처를 갖는 메모리 어레이 내의 제1 액세스 라인(예를 들면, 워드 라인) 및 제2 액세스 라인(예를 들면, 비트 라인)의 교차점에 위치될 수도 있다. 몇몇 아키텍처에서, 셀렉터는 워드 라인에 커플링될 수도 있고 메모리 소자는 비트 라인에 커플링될 수도 있다. 메모리 소자는 몇몇 아키텍처에서 상 변화 재료(phase change material)일 수도 있다. 메모리 소자는, 두 개의 논리 상태(예를 들면, '0' 및 '1')에 대응할 수도 있는 두 개의 검출 가능한 상태(예를 들면, 세트 및 리셋) 중 하나로 프로그래밍될 수도 있다. 몇몇 아키텍처에서, 두 상태는 메모리 셀의 임계 전압에 의해 구별될 수도 있다.
임계 전압은 메모리 소자 및 셀렉터 디바이스의 상태에 의존할 수도 있다. 셀렉터 디바이스는 누설 전류를 감소시킬 수도 있고 데이터 판독 및/또는 데이터 기록을 위한 단일의 메모리 소자의 선택을 허용할 수도 있다. 그러나, 셀렉터 디바이스의 임계 전압은 시간이 지남에 따라 표류할 수도 있다. 예를 들면, 셀렉터 디바이스는 임계 전압 비편향 드리프트(threshold voltage unbiased drift)를 가질 수도 있는데, 임계 전압 비편향 드리프트는 셀렉터 디바이스의 임계 전압으로 하여금 시간이 지남에 따라 계속 증가하게 할 수도 있다. 셀렉터 디바이스의 임계 전압의 불안정성은 메모리 셀의 임계 전압에서 전체적으로 불안정성을 야기할 수도 있다. 메모리 셀의 임계 전압의 불안정성은 메모리 셀에 프로그래밍된 상태를 결정하는 것을 더 어렵게 만들 수도 있거나 또는 불가능하게 만들 수도 있다.
본 개시내용의 원리에 따른 예시적인 장치는, 메모리 소자 및 메모리 소자에 전기적으로 커플링되는 셀렉터 디바이스를 포함할 수도 있는 메모리 셀, 메모리 셀에 커플링되는 제1 메모리 액세스 라인, 메모리 셀에 커플링되는 제2 메모리 액세스 라인, 제1 메모리 액세스 라인에 커플링되는 제1 액세스 라인 드라이버, 제2 메모리 액세스 라인에 커플링되는 제2 액세스 라인 드라이버, 및 제1 및 제2 액세스 라인 드라이버를 제어하여 프로그래밍 펄스를 제공하도록 구성될 수도 있는 제어 논리를 포함할 수도 있고, 프로그래밍 펄스의 적어도 일부분은 메모리 셀 양단에 제1 극성에서 제공되어 논리 상태를 메모리 소자에 프로그래밍하고 메모리 셀 양단에 제2 극성의 판독 펄스를 제공하여 메모리 소자의 논리 상태를 결정한다.
본 개시내용의 원리에 따른 다른 예시적인 장치는, 저장 소자를 포함하는 메모리 셀, 메모리 셀에 커플링되는 제1 메모리 액세스 라인, 메모리 셀에 커플링되는 제2 메모리 액세스 라인, 제1 메모리 액세스 라인에 커플링되는 제1 액세스 라인 드라이버, 제2 메모리 액세스 라인에 커플링되는 제2 액세스 라인 드라이버, 및 제1 및 제2 액세스 라인 드라이버를 제어하여, 메모리 셀 양단에 제1 부분 및 제2 부분을 갖는 프로그래밍 펄스를 제공하여 논리 상태를 저장 소자에 프로그래밍하도록 그리고 메모리 셀 양단에 제1 극성의 판독 펄스를 제공하여 메모리 셀의 논리 상태를 결정하도록 구성될 수도 있는 제어 논리를 포함할 수도 있다.
본 개시내용의 원리에 따른 예시적인 방법은, 제1 극성에서 메모리 셀 양단에 프로그래밍 펄스를 인가하는 것으로서, 프로그래밍 펄스는 메모리 셀의 메모리 소자에 논리 상태를 프로그래밍하도록 구성되는, 프로그래밍 펄스를 인가하는 것, 및 제2 극성에서 메모리 셀 양단에 판독 펄스를 인가하는 것으로서, 판독 펄스는 메모리 소자의 논리 상태를 결정하도록 구성되는, 판독 펄스를 인가하는 것을 포함할 수도 있다.
본 개시내용의 원리에 따른 다른 예시적인 방법은, 메모리 셀 양단에 제1 극성의 프로그래밍 펄스의 제1 부분을 인가하는 것, 메모리 셀 양단에 제2 극성의 프로그래밍 펄스의 제2 부분을 인가하는 것, 및 메모리 셀 양단에 제1 극성의 판독 펄스를 인가하는 것을 포함할 수도 있고, 판독 펄스는 메모리 셀의 논리 상태를 결정하도록 구성된다.
도 1은 메모리 어레이에서의 임계 전압 분포 및 드리프트의 전압 플롯이다.
도 2a는 본 개시내용의 실시형태에 따른 메모리의 블록도이다.
도 2b는 본 개시내용의 실시형태에 따른 메모리 어레이의 블록도이다.
도 3은 본 개시내용의 실시형태에 따른 메모리 어레이의 일부의 개략적인 예시이다.
도 4는 본 개시내용의 실시형태에 따른 메모리 어레이의 일부의 개략적인 예시이다.
도 5는 본 개시내용의 실시형태에 따른 메모리 어레이의 일부의 개략적인 예시이다.
도 6A는 메모리에 대한 예시적인 프로그래밍 펄스 및 예시적인 판독 펄스의 전압 플롯이다.
도 6B는 본 개시내용의 실시형태에 따른 프로그래밍 펄스 및 판독 펄스의 전압 플롯이다.
도 7은 본 개시내용의 실시형태에 따른 제1 및 제2 부분을 갖는 프로그래밍 펄스의 전압 플롯이다.
도 8A는 본 개시내용의 실시형태에 따른 프로그래밍 펄스의 전류 플롯이다.
도 8B는 본 개시내용의 실시형태에 따른 프로그래밍 펄스의 전류 플롯이다.
도 9는 본 개시내용의 실시형태에 따른 방법의 플로우차트이다.
도 10은 본 개시내용의 실시형태에 따른 방법의 플로우차트이다.
도 11은 본 개시내용의 실시형태에 따른 메모리 어레이의 일부의 개략적인 예시이다.
도 12A는 본 개시내용의 실시형태에 따른 제1 및 제2 부분을 갖는 프로그래밍 펄스의 전압 플롯이다.
도 12B는 본 개시내용의 실시형태에 따른 제1 및 제2 부분을 갖는 프로그래밍 펄스의 전압 플롯이다.
도 13은 본 개시내용의 실시형태에 따른 방법의 플로우차트이다.
이하, 본 발명의 실시형태의 충분한 이해를 제공하기 위해 소정의 세부 사항이 기술된다. 그러나, 본 발명의 실시형태는 이들 특정한 세부 사항이 없어도 실시될 수도 있다는 것이 기술 분야에서 숙련된 자에게는 명백할 것이다. 또한, 본 명세서에서 설명되는 본 발명의 특정한 실시형태는 예로서 제공되며, 본 발명의 범위를 이들 특정한 실시형태로 제한하도록 사용되지 않아야 한다. 다른 경우에, 널리 공지된 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은 본 발명을 불필요하게 불명료하게 하는 것을 방지하기 위해, 상세하게 도시되지 않는다.
메모리 어레이는, 각각이 메모리 소자 및 셀렉터 디바이스를 포함하는 메모리 셀을 포함할 수도 있다. 몇몇 실시형태에서, 메모리 어레이는, 단일의 재료 및/또는 성분이 메모리 소자 및 셀렉터 디바이스(예를 들면, 메모리 속성을 갖는 자기 선택 재료(self-selecting material))로서 역할을 하는 메모리 셀을 포함할 수도 있다. 메모리 소자 및 셀렉터 디바이스 둘 모두로서 역할을 하는 재료 및/또는 성분은 저장 소자로 칭해질 수도 있다. 각각의 메모리 셀은 복수의 논리 상태 중 하나로 프로그래밍될 수도 있다. 복수의 논리 상태는 메모리 셀의 상이한 임계 전압(예를 들면, VTH)과 관련될 수도 있고 및/또는 메모리 셀에 의해 나타내어지는 상이한 임계 전압 속성과 관련될 수도 있다. 메모리 셀은, 예를 들면, 특정한 임계 전압을 갖는 것 또는 특정한 임계 전압을 갖는 것으로 나타나는 것에 의해, 임계 전압 속성을 나타낼 수도 있다. 메모리 셀은 임계 전압 속성을 나타낼 때 임계 이벤트를 경험할 수도 있거나 또는 그렇지 않을 수도 있다.
메모리 셀의 메모리 소자는 상 변화 재료(phase change material: PCM)를 포함할 수도 있다. 몇몇 실시형태에서, PCM은 칼코겐화물을 포함한다. PCM이 비정질(amorphous) 상태인 경우, PCM은 높은 저항을 가질 수도 있다. 이것은 리셋 상태로 칭해질 수도 있다. PCM이 결정(crystalline) 또는 반결정(semi-crystalline) 상태에 있는 경우, PCM은 비정질 상태에 있을 때보다 더 낮은 저항을 가질 수도 있다. 이것은 세트 상태로 칭해질 수도 있다. 몇몇 실시형태에서, PCM은, 별개의 저항 레벨을 가질 수도 있고 상이한 세트 상태에 대응하는 다수의 결정 상태를 가질 수도 있다. PCM의 상태는, 메모리 셀 양단에 인가되는 프로그래밍 펄스의 전압 및/또는 전류의 크기에 의존할 수도 있다. 본 명세서에서 사용되는 바와 같이, 크기는 전압 크기 또는 전류 크기를 가리킬 수도 있다. 프로그래밍 펄스는 메모리 소자를 프로그래밍 온도(예를 들면, 섭씨 500 내지 700 도)까지 가열할 수도 있다. 프로그래밍 펄스는, 적어도 일시적으로, 메모리 소자의 PCM의 적어도 일부분으로 하여금 상이 변하게(예를 들면, 용융되게) 할 수도 있다. 상에서의 변화는 PCM의 상태를 변경할 수도 있다(예를 들면, 세트, 리셋). PCM의 상태 사이의 저항의 변화는, PCM의 임계 전압에 영향을 줄 수도 있다. 예를 들면, 메모리 소자는, PCM의 결정 상태에 적어도 부분적으로 기초하여 상이한 임계 전압을 나타낼 수도 있다. 상이한 임계 전압은, 몇몇 실시형태에서, 메모리 셀의 상이한 논리 상태에 대응할 수도 있다.
셀렉터 디바이스는, 몇몇 실시형태에서, 메모리 소자와는 상이한 재료일 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스는 상이한 PCM, 칼코겐화물 재료, 및/또는 칼코겐화물 합금일 수도 있다. 그러나, 셀렉터 디바이스의 칼코겐화물 재료는 판독 및/또는 프로그래밍 동안 상 변화를 겪을 수도 있거나 또는 그렇지 않을 수도 있다. 몇몇 실시형태에서, 칼코겐화물 재료는 상 변화 재료가 아닐 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스에 의해 나타내어지는 임계 전압 속성은 메모리 셀 양단에 인가되는 프로그래밍 및 판독 펄스의 상대 전압 극성에 의존할 수도 있다.
도 1은 메모리 어레이에 포함될 수도 있는 메모리 셀의 임계 전압의 플롯(10)이다. 메모리 셀의 임계 전압은 프로세스에서 시간이 지남에 따라 증가할 수도 있는데 전압 드리프트로 칭해진다. 전압 드리프트는, 메모리 셀에 포함되는 셀렉터 디바이스의 불안정성에 의해 적어도 부분적으로 야기될 수도 있는 편향되지 않은 또는 편향된 전압 드리프트일 수도 있다. 라인(11)은 초기 세트 상태에서의 메모리 셀의 임계 전압의 분포의 플롯이고, 라인(14)은 초기 리셋 상태에서의 메모리 셀의 임계 전압의 분포의 플롯이다. 몇몇 실시형태에서, 세트 및 리셋 상태는 논리 상태(예를 들면, 각각 '0' 및 '1' 또는 각각 '1' 및 '0')에 대응할 수도 있다. 플롯(10)에서 도시되는 바와 같이, 판독 펄스가 전압(Vread)에서 메모리 셀에 인가되는 경우, 판독 펄스의 전압은 세트 상태의 메모리 셀의 임계 전압보다 높고 리셋 상태의 메모리 셀의 임계 전압 미만이다. 주어진 메모리 셀의 상태는, Vread의 판독 펄스에 응답하여 그것이 임계치를 충족하는지 또는 그렇지 않은지의 여부에 기초하여 결정될 수도 있다.
시간이 지남에 따라, 메모리 셀의 셀렉터 디바이스에서의 불안정성은, 화살표(12)에 의해 도시되는 바와 같이 세트 상태 임계 전압의 분포가 증가하게 할 수도 있다. 임계 전압에서의 증가는, 라인(13)으로서 예시되는, 메모리 셀의 새로운 임계 전압 분포로 나타날 수도 있다. 분포가 시프트된 이후, 판독 펄스가 전압(Vread)에서 인가되는 경우, 세트 상태의 메모리 셀 중 일부 또는 전부는 전압(Vread)보다 높은 임계 전압을 가질 수도 있다. Vread보다 높은 임계 전압을 갖는 세트된 메모리 셀의 상태를 결정하는 것은 더 이상 가능하지 않을 수도 있다. 도 1에서, 리셋 상태의 메모리 셀과 구별될 수 없는 세트 상태의 메모리 셀은 원(15)에 의해 나타내어진다.
메모리 셀은 동일한 극성을 갖는 프로그래밍 및 판독 펄스를 인가하는 것에 의해 통상적으로 프로그래밍되고 판독된다. 그러나, 하기에서 더 상세히 설명되는 바와 같이, 상이한 극성을 갖는 프로그래밍 및/또는 판독 펄스를 인가하는 것은, 메모리 셀의 셀렉터 디바이스의 안정성을 향상시킬 수도 있다. 이것은 메모리 셀의 임계 전압의 전압 드리프트 범위를 감소시킬 수도 있다. 더구나, 셀렉터 디바이스를 메모리 소자의 용융점 아래 및/또는 메모리 소자의 프로그래밍 온도 아래로 가열하는 전압 및/또는 전류를 갖는 부분을 갖는 프로그래밍 펄스를 인가하는 것은, 메모리 셀의 셀렉터 디바이스의 임계 전압의 분포의 범위를 감소시킬 수도 있다.
상이한 극성에서 메모리 셀을 프로그래밍하고 판독하는 것은 몇몇 실시형태에서 메모리 셀의 메모리 소자의 논리 상태 및/또는 성능에 영향을 끼치지 않을 수도 있다. 메모리 소자의 논리 상태 및/또는 성능은 메모리 셀 양단에 인가되는 프로그래밍 펄스의 전압, 전류, 및/또는 시간 지속 기간(time duration)에 의존할 수도 있다. 몇몇 실시형태에서, 상이한 극성에서 메모리 셀을 프로그래밍하고 판독하는 것은, 셀렉터 디바이스의 성능에 영향을 줄 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스의 임계 전압 드리프트 및/또는 임계 전압의 분포는, 프로그래밍 및 판독 펄스의 극성 및/또는 프로그래밍 및 판독 펄스의 상대 극성에 의해 적어도 부분적으로 완화될 수도 있다.
프로그래밍 및 판독 동작은, 상이한 전류 및/또는 전압 크기 및/또는 극성으로부터 유래하는 메모리 소자 및 셀렉터 디바이스의 상이한 임계 전압 속성을 이용할 수도 있다. 다양한 전류 및/또는 전압 및/또는 극성이, 다양한 타이밍, 시퀀스, 지속 기간 등을 가지고 메모리 셀에 인가되어, 프로그래밍 및 판독 동작에 영향을 끼칠 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스 및 판독 펄스는 셀렉터 디바이스의 전압 드리프트를 적어도 부분적으로 완화시키기 위해 상이한 극성을 가질 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스는 논리 상태를 메모리 소자에 프로그래밍하는 제1 부분 및 셀렉터 디바이스의 전압 드리프트 및/또는 분포를 적어도 부분적으로 완화시키는 제2 부분을 가질 수도 있다. 프로그래밍 펄스의 제1 및 제2 부분은 메모리 소자 및/또는 셀렉터 디바이스의 재료 속성에 적어도 부분적으로 기초할 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스의 제2 부분은 제1 부분과는 상이한 극성이다. 몇몇 실시형태에서, 제2 부분은 제1 부분보다 더 낮은 피크 전압 및/또는 전류를 갖는다. 몇몇 실시형태에서, 판독 펄스는 프로그래밍 펄스의 제2 부분과는 상이한 극성을 가질 수도 있다.
도 2a는, 본 발명의 실시형태에 따른 메모리 디바이스(100)를 포함하는 장치를 예시한다. 메모리 디바이스(100)는, 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이(160)를 포함한다. 메모리 셀은, 다양한 액세스 라인, 워드 라인(word line: WL) 및/또는 비트 라인(bit line: BL)의 사용을 통해 어레이에서 액세스될 수도 있다. 메모리 셀은 불휘발성 메모리 셀, 예컨대 NAND 또는 NOR 플래시 셀, 상 변화 메모리 셀일 수도 있거나, 또는 일반적으로 임의의 타입의 메모리 셀일 수도 있다. 메모리 어레이(160)의 메모리 셀은 메모리 어레이 아키텍처로 배열될 수 있다. 예를 들면, 하나의 실시형태에서, 메모리 셀은 삼차원(three-dimensional: 3D) 교차점 아키텍처로 배열된다. 다른 실시형태에서, 다른 메모리 어레이 아키텍처, 예를 들면, 다른 것 중에서도, 단일 데크 교차점 아키텍처(single-deck cross-point architecture)가 사용될 수도 있다. 메모리 셀은, 1 비트의 데이터에 대한 데이터를 저장하도록 구성되는 단일의 레벨의 셀일 수도 있다. 메모리 셀은 또한 1 비트보다 더 많은 데이터(예를 들면, 메모리 셀의 메모리 소자는 다수의 세트 상태를 가질 수도 있음)에 대한 데이터를 저장하도록 구성되는 다중 레벨 셀일 수도 있다.
I/O 버스(128)는, I/O 버스(128)와 내부 데이터 버스(122), 내부 어드레스 버스(124), 및/또는 내부 커맨드 버스(126) 사이에서 데이터 신호, 어드레스 정보 신호, 및 다른 신호를 라우팅하는 I/O 제어 회로(120)에 연결된다. 어드레스 레지스터(도시되지 않음)는 일시적으로 저장될 어드레스 정보를 I/O 제어 회로(120)에 의해 제공받을 수도 있다. 몇몇 실시형태에서, I/O 제어 회로(120)는 어드레스 레지스터를 포함할 수도 있다. I/O 제어 회로(120)는 상태 레지스터 버스(132)를 통해 상태 레지스터(134)에 커플링된다. 상태 레지스터(134)에 의해 저장되는 상태 비트는, 메모리(100)에 제공되는 판독 상태 커맨드에 응답하여 I/O 제어 회로(120)에 의해 제공될 수도 있다. 상태 비트는 메모리 및 그 동작의 다양한 양태의 상태 조건을 나타내기 위한 각각의 값을 가질 수도 있다.
메모리 디바이스(100)는 또한, 메모리 디바이스(100)의 동작을 제어하기 위해 외부적으로 또는 커맨드 버스(126)를 통해 다수의 제어 신호(138)를 수신하는 제어 논리(110)을 포함한다. 제어 신호(138)는 임의의 적절한 인터페이스 프로토콜로 구현될 수도 있다. 예를 들면, 제어 신호(138)는, 다이나믹 랜덤 액세스 메모리 및 플래시 메모리(예를 들면, NAND 플래시)에서 일반적인 바와 같이, 핀 기반일 수도 있거나, 또는 op 코드 기반일 수도 있다. 예시적인 제어 신호(138)는, 클록 신호, 판독/기록/프로그램 신호, 클록 인에이블 신호 등을 포함한다. 커맨드 레지스터(136)는, I/O 제어 회로(120)에 의해 수신되는 정보를 저장하고 그 정보를 제어 논리(110)로 제공하기 위해 내부 커맨드 버스(126)에 커플링된다. 제어 논리(110)는 또한, 예를 들면, 상태 조건이 변화함에 따라 상태 비트를 업데이트하기 위해, 상태 레지스터 버스(132)를 통해 상태 레지스터(134)에 액세스할 수도 있다. 제어 논리(110)는 메모리 디바이스(100)의 다양한 회로에 내부 제어 신호를 제공하도록 구성될 수도 있다. 예를 들면, 메모리 액세스 커맨드(예를 들면, 판독, 프로그램)를 수신하는 것에 응답하여, 제어 논리(110)는 메모리 액세스 동작을 수행하기 위해 다양한 메모리 액세스 회로를 제어하는 내부 제어 신호를 제공할 수도 있다. 다양한 메모리 액세스 회로는 메모리 액세스 동작 동안 사용되며, 일반적으로, 디코더 회로, 차지 펌프(charge pump) 회로, 액세스 라인 드라이버, 데이터 및 캐시 레지스터, I/O 회로뿐만 아니라, 다른 것과 같은 회로를 포함할 수도 있다.
어드레스 레지스터는 블록 로우 어드레스 신호(block-row address signal)를 디코더 회로(140)에 제공하고 칼럼 어드레스 신호가 디코더 회로(150)에 제공한다. 디코더 회로(140) 및 디코더 회로(150)는, 메모리 동작, 예를 들면, 판독 및 프로그램 동작을 위한 메모리 셀의 블록을 선택하기 위해 사용될 수도 있다. 디코더 회로(140) 및/또는 디코더 회로(150)는, 메모리 동작을 수행하기 위해, 메모리 어레이(160) 내의 액세스 라인 중 하나 이상에 신호를 제공하도록 구성되는 하나 이상의 액세스 라인 드라이버를 포함할 수도 있다. 예를 들면, 판독 및 프로그램 동작을 위해 판독 펄스 및 프로그램 펄스가 액세스 라인에 제공될 수도 있다. 액세스 라인 드라이버는 메모리 어레이(160)의 액세스 라인에 커플링될 수도 있다. 액세스 라인 드라이버는, 전압 회로(154)에 의해 제공되는 전압으로 액세스 라인을 구동할 수도 있다. 전압 회로(154)는 메모리(100)의 동작 동안, 예를 들면, 메모리 액세스 동작 동안 상이한 극성을 갖는 상이한 전압(V1, V2, ..., VN)을 제공할 수도 있다. 전압 회로(154)에 의해 제공되는 전압(V1, V2, ..., VN)은, 메모리(100)에 제공되는 전력 공급부 전압보다 더 큰 전압, 메모리(100)에 제공되는 참조 전압(예를 들면, 접지)보다 저 작은 전압뿐만 아니라, 다른 전압을 포함할 수도 있다.
데이터 I/O 회로(170)는, 제어 논리(110)로부터 수신되는 신호에 기초하여 I/O 제어 회로(120)와 메모리 어레이(160) 사이의 데이터 전달을 용이하게 하도록 구성되는 하나 이상의 회로를 포함한다. 다양한 실시형태에서, 데이터 I/O 회로(170)는, 메모리 어레이(160)와 I/O 제어 회로(120) 사이의 데이터 전송을 관리하는, 하나 이상의 감지 증폭기, 레지스터, 버퍼, 및 논리 상태를 감지하기 위한 다른 회로를 포함할 수도 있다. 예를 들면, 기록 또는 프로그램 동작 동안, I/O 제어 회로(120)는 I/O 버스(128)를 통해 기록될 데이터를 수신하고 내부 데이터 버스(122)를 통해 데이터 I/O 회로(170)에 데이터를 제공한다. 데이터 I/O 회로(170)는, 디코더 회로(140) 및 디코더 회로(150)에 의해 명시되는 위치에서 제어 논리(110)에 의해 제공되는 제어 신호에 기초하여 데이터를 메모리 어레이(160)에 기록/프로그래밍한다. 판독 동작 동안, 데이터 I/O 회로는, 디코더 회로(140) 및 디코더 회로(150)에 의해 명시되는 어드레스에서 제어 논리(110)에 의해 제공되는 제어 신호에 기초하여 메모리 어레이(160)로부터 데이터를 판독한다. 데이터 I/O 회로는 판독 데이터를 내부 데이터 버스(122)를 통해 I/O 제어 회로에 제공한다. 그 다음, I/O 제어 회로(120)는 판독 데이터를 I/O 버스(128) 상에 제공한다.
몇몇 실시형태에서, 제어 논리(110)는, 메모리 어레이(160)의 메모리 셀에 대한 프로그래밍 동작 동안, 제1 전압(예를 들면, 0 V)이 선택된 워드에 제공될 수도 있고 제2 전압이 선택된 비트 라인에 제공될 수도 있도록, 회로(예를 들면, 액세스 라인 드라이버)를 제어한다. 메모리 셀은 선택된 워드 라인과 비트 라인의 교차점에 있을 수도 있다. 제2 전압은, 선택된 워드 라인 및 비트 라인에 대응하는 어드레스에 저장될 논리 상태에 기초하여, 워드 라인에 제공되는 전압보다 더 높을 수도 있거나 또는 더 낮을 수도 있다. 제2 전압의 크기는 선택된 워드 라인 및 비트 라인에 대응하는 어드레스에 저장될 논리 상태에 기초할 수도 있다(예를 들면, '0'의 경우 +4 V, '1'의 경우 +6 V). 몇몇 실시형태에서, 프로그래밍 동작 동안, 선택된 비트 라인은 항상 특정한 전압을 제공받을 수도 있고, 워드 라인은, 어드레스에 저장될 논리 상태에 기초하여, 비트 라인의 전압보다 더 높은 또는 더 낮은 전압을 제공받을 수도 있다. 몇몇 실시형태에서, 워드 라인은 단일의 프로그래밍 동작 동안 다수의 전압 레벨을 제공받을 수도 있다. 몇몇 실시형태에서, 워드 라인은, 단일의 프로그래밍 동작 동안 전압의 극성이 변하도록, 단일의 프로그래밍 동작 동안 다수의 전압 레벨을 제공받을 수도 있다.
몇몇 실시형태에서, 메모리 셀에 대한 판독 동작 동안, 제1 전압(예를 들면, 0 V)이 선택된 워드 라인에 제공될 수도 있고 제2 전압(예를 들면, -5 V, +5 V)이 선택된 비트 라인에 제공될 수도 있다. 메모리 셀은 선택된 워드 라인과 비트 라인의 교차점에 있을 수도 있다. 제2 전압은 워드 라인에 제공되는 제1 전압보다 더 클 수도 있거나 또는 더 작을 수도 있지만, 그러나, 제2 전압은 모든 판독 동작에 대해 동일한 전압 극성을 제공할 수도 있다. 메모리 셀의 논리 상태는 선택된 비트 라인에 커플링되는 감지 증폭기에 의해 감지될 수도 있다. 메모리 셀의 감지된 논리 상태는 데이터 I/O 회로(170)에 제공될 수도 있다.
도 2b는 본 발명의 실시형태에 따른 메모리 어레이(160)를 예시한다. 메모리 어레이(160)는 복수의 액세스 라인, 예를 들면, 액세스 라인(WL-0, WL-1, WL-2, WL-3, WL-4) 및 액세스 라인(BL-0, BL-1, BL-2, BL-3, BL-4)을 포함한다. 메모리 셀(도 1b에서 도시되지 않음)은 액세스 라인의 교차점에 있을 수도 있다. 메모리 어레이(160)의 복수의 개개의 또는 그룹의 메모리 셀은 액세스 라인(WL-0, WL-1, WL-2, WL-3, WL-4) 및 액세스 라인(BL-0, BL-1, BL-2, BL-3, BL-4)을 통해 액세스 가능하다. 데이터는 메모리 셀로부터 판독될 수도 있거나 또는 메모리 셀에 기록될 수도 있다. 디코더 회로(140)는 복수의 액세스 라인(WL-0, WL-1, WL-2, WL-3, WL-4)에 커플링되는데, 각각의 액세스 라인 드라이버(242, 243, 244, 245, 246)는 각각의 액세스 라인(WL-0, WL-1, WL-2, WL-3, WL-4)의 각각을 바이어싱한다. 디코더 회로(150)는 복수의 액세스 라인(BL-0, BL-1, BL-2, BL-3, BL-4)에 커플링되는데, 각각의 액세스 라인 드라이버(252, 253, 254, 255, 256)는 각각의 액세스 라인(BL-0, BL-1, BL-2, BL-3, BL-4)의 각각을 바이어싱한다.
각각의 액세스 라인(BL-0, BL-1, BL-2, BL-3, BL-4)을 바이어싱하기 위해, 내부 제어 신호가, 예를 들면, 제어 논리(110)에 의해, 액세스 라인 드라이버(252, 253, 254, 255, 256)에 제공된다. 각각의 워드 라인(WL-0, WL-1, WL-2, WL-3, WL-4)을 바이어싱하기 위해, 내부 제어 신호가, 예를 들면, 또한 제어 논리(110)에 의해, 액세스 라인 드라이버(242, 243, 244, 245, 246)에 또한 제공된다. 제어 논리(110)는, 판독, 기록 등과 같은 커맨드의 수신 시, 어떤 바이어싱 신호가 어떤 바이어싱 레벨에서 어떤 신호 라인에 제공되는 것을 필요로 하는지를 결정하는 상태 머신일 수도 있다. 액세스 라인(WL-0, WL-1, WL-2, WL-3, WL-4 BL-0, BL-1, BL-2, BL-3, BL-4)에 제공되는 것을 필요로 하는 바이어싱 신호는, 수신된 커맨드에 응답하여 수행될 동작에 의존할 수도 있다. 몇몇 실시형태에서, 디코더 회로(140, 150)는 제1 극성 및 제2 극성에서 대칭 동작을 할 수도 있다. 몇몇 실시형태에서, 디코더 회로(140, 150)는 제1 극성 및 제2 극성에서 비대칭 동작을 할 수도 있다. 예를 들면, 디코더 회로(140, 150)는 제1 극성에서 더 큰 크기의 전압 및/또는 전류를 그리고 제2 극성에서 더 작은 크기의 전압 및/또는 전류를 제공할 수도 있다. 몇몇 실시형태에서, 비대칭 디코더는 보다 더 작은 레이아웃 영역을 가질 수도 있다.
도 3은 본 개시내용의 실시형태에 따른 메모리 셀의 어레이(200)의 일부를 예시하는 도면이다. 어레이(200)는 몇몇 실시형태에서 도 1의 메모리 어레이(160)를 구현하기 위해 사용될 수도 있다. 도 2에서 예시되는 예에서, 어레이(200)는, 본 명세서에서 워드 라인으로 칭해질 수도 있는 제1 개수의 도전성 라인(230-0, 230-1, ..., 230-N), 예를 들면, 액세스 라인, 및 본 명세서에서 비트 라인으로 칭해질 수도 있는 제2 개수의 도전성 라인(220-0, 220-1, ..., 220-M), 예를 들면, 액세스 라인을 포함하는 교차점 어레이이다. 메모리 셀(225)은 워드 라인(230-0, 230-1, ..., 230-N)과 비트 라인(220-0, 220-1, ..., 220-M)의 교차점의 각각에 위치되고 메모리 셀(225)은, 예를 들면, 특정한 워드 라인(230-0, 230-1, ..., 230-N) 및 비트 라인(220-0, 220-1, ..., 220-M)이 메모리 셀(225)에 대한 전극으로서 기능하는, 2 단자 아키텍처(two-terminal architecture)에서 기능할 수 있다.
메모리 셀(225)은, 다른 타입의 메모리 셀 중에서도, 저항 가변 메모리 셀, 예를 들면, RRAM 셀, CBRAM 셀, PCRAM 셀, 및/또는 STT-RAM 셀일 수 있다. 메모리 셀(225)은 상이한 논리 상태로 프로그래밍 가능한 재료(예를 들면, 칼코겐화물)를 포함할 수 있다. 예를 들면, 메모리 셀(225)은, 셀레늄(Se), 비소(As), 게르마늄(Ge), 실리콘(Si), 텔루르(Te), 안티몬(Sb) 또는 이들의 조합을 포함할 수도 있는 조성물을 포함할 수도 있다. 다른 재료도 또한 사용될 수도 있다. 예를 들면, 메모리 셀(225)은, 예를 들면, 인가된 프로그래밍 전압 및/또는 전류 펄스에 응답하여 특정한 논리 상태에 대응하는 특정한 저항 및/또는 임계 전압을 갖도록 프로그래밍될 수도 있다. 실시형태는 특정 재료 또는 재료로 제한되지는 않는다. 예를 들면, 재료는 다양한 도핑된 또는 도핑되지 않은 재료로 형성되는 칼코겐화물일 수 있다. 메모리 소자 또는 셀렉터 디바이스를 형성하기 위해 사용될 수 있는 재료의 다른 예는, 다른 것들 중에서도, 이원 금속 산화물 재료, 거대 자기 저항 재료, 및/또는 다양한 폴리머 기반 저항 가변 재료를 포함한다. 몇몇 실시형태에서, 어레이(200)의 메모리 셀(225) 각각은 메모리 소자 및 셀렉터 디바이스를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 셀(225)은, 메모리 소자 및 셀렉터 디바이스(예를 들면, 저장 소자)로서 역할을 하는 단일의 재료 및/또는 성분을 포함할 수도 있다.
동작에서, 어레이(200)의 메모리 셀(225)은, 선택된 워드 라인(230-0, 230-1, ..., 230-N) 및 비트 라인(220-0, 220-1, ..., 220-M)을 통해 메모리 셀(225)에 걸쳐 전압, 예를 들면, 프로그래밍 전압을 인가하는 것에 의해 프로그래밍될 수 있다. 감지, 예를 들면, 판독, 동작은, 예를 들면, 각각의 셀이 커플링되는 선택된 워드 라인(230-0, 230-1, ..., 230-N)에 인가되는 특정한 전압에 응답하여 각각의 메모리 셀에 대응하는 비트 라인(220-0, 220-1, ..., 220-M) 상에서, 전류를 감지하는 것에 의해 메모리 셀(225)의 데이터 상태를 결정하기 위해 사용될 수 있다.
도 4는 메모리 셀의 어레이(300)의 일부를 예시하는 도면이다. 어레이(300)는 몇몇 실시형태에서 도 2a의 메모리 어레이(160)를 구현하기 위해 사용될 수도 있다. 도 4에서 예시되는 예에서, 어레이(300)는 교차점 메모리 어레이 아키텍처, 예를 들면, 삼차원(3D) 교차점 메모리 어레이 아키텍처로 구성된다. 멀티 데크 교차점 메모리 어레이(300)는, 워드 라인, 예를 들면, 제1 방향에서 연장되는 230-0, 230-1, ..., 230-N 및 212-0, 212-1, ..., 212-N의 교대하는, 예를 들면, 인터리빙된 데크와 비트 라인, 예를 들면, 제2 방향에서 연장되는 220-0, 220-1, ..., 220-M 및 214-0, 214-1, ..., 214-M 사이에 배치되는 다수의 연속하는 메모리 셀, 예를 들면, 205, 215, 225을 포함한다. 데크의 수는, 예를 들면, 수에서 확장될 수 있거나 또는 수에서 감소될 수 있다. 메모리 셀(205, 225) 각각은 워드 라인, 예를 들면 230-0, 230-1, ..., 230-N 및 212-0, 212-1, ..., 212-N과 비트 라인, 예를 들면, 220-0, 220-1, ..., 220-M 및 214-0, 214-1, ..., 214-M 사이에서, 단일의 메모리 셀(205, 225)이 그 각각의 비트 라인 및 워드 라인과 직접적으로 전기적으로 커플링되고 그들과 전기적으로 직렬이도록 구성될 수 있다. 예를 들면, 어레이(300)는, 단일의 저장 소자 또는 다수의 저장 소자만큼 작은 세분성(granularity)에서, 데이터 동작, 예를 들면, 감지 및 기록을 위해 액세스될 수 있는 개별적으로 주소 지정 가능한, 예를 들면, 랜덤하게 액세스 가능한 메모리 셀의 삼차원 매트릭스를 포함할 수 있다. 몇몇 실시형태에서, 메모리 어레이(300)의 메모리 셀(205, 215, 225) 각각은 메모리 소자 및 셀렉터 디바이스를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 셀(205, 215, 225)은, 메모리 소자 및 셀렉터 디바이스(예를 들면, 저장 소자)로서 역할을 하는 단일의 재료 및/또는 성분을 포함할 수도 있다. 다수의 실시형태에서, 메모리 어레이(300)는 도 4의 예에서 도시되는 것보다 더 많은 또는 더 적은 데크, 비트 라인, 워드 라인, 및/또는 메모리 셀을 포함할 수 있다.
도 5는 본 개시내용의 실시형태에 따른 메모리 어레이(500)의 일부의 예시이다. 메모리 어레이(500)의 일부는 도 1의 메모리 어레이(160)에 포함될 수도 있다. 메모리 어레이(500)는 제1 액세스 라인(505) 및 제2 액세스 라인(535)을 포함할 수도 있다. 언급의 편의상, 제1 액세스 라인은 워드 라인(word line: WL)(505)으로 또한 칭해질 수도 있고, 제2 액세스 라인은 비트 라인(bit line: BL)(535)으로 또한 칭해질 수도 있다. 도 4에서 도시되는 바와 같이, WL(505)은 페이지의 평면에 평행하게 연장되고, BL(535)은, WL(505)에 수직인, 페이지의 평면 안팎으로 연장된다. 메모리 셀(540)은 WL(505)과 BL(535)의 교차점에 위치될 수도 있다. 메모리 셀(540)은 셀렉터 디바이스(515)를 포함할 수도 있다. 셀렉터 디바이스(515)는 제1 전극(510)에 의해 WL(505)에 커플링되고 제2 전극(520)에 커플링될 수도 있다. 전극(520)은 셀렉터 디바이스(515)를, 메모리 셀(540)에 포함되는 메모리 소자(525)에 커플링할 수도 있다. 메모리 소자(525)는 제3 전극(530)에 의해 BL(535)에 커플링될 수도 있다. 메모리 소자(525)는 칼코겐화물 재료를 포함할 수도 있다. 몇몇 실시형태에서, 칼코겐화물 재료는 상 변화 재료일 수도 있지만, 그러나 다른 재료가 사용될 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스(515)도 또한 칼코겐화물 재료를 포함할 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스(515)는 동작 동안 상 변화를 겪지 않는 재료를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 소자(525) 및/또는 셀렉터 디바이스(515)는, 셀레늄(Se), 비소(As), 게르마늄(Ge), 텔루르(Te), 안티몬(Sb), 및 이들의 조합을 포함할 수도 있는 삼원 조성물(ternary composition)을 포함할 수도 있다. 몇몇 실시형태에서, 메모리 소자(525) 및/또는 셀렉터 디바이스(515)는 실리콘(Si), Se, As, Ge, 텔루르(Te), 안티몬(Sb), 및 이들의 조합을 포함할 수도 있는 사원 조성물(quaternary composition)을 포함할 수도 있다. 다른 재료도 또한 사용될 수도 있다.
하기에서 더 상세히 설명되는 바와 같이, 전압 및/또는 전류는 제1 및 제2 액세스 라인(WL(505) 및 BL(535))을 사용하여 메모리 셀(540)에 제공될 수도 있다. 게다가, 제1 및 제2 액세스 라인(WL(505) 및 BL(535))은 메모리 셀(540)의 전압 및/또는 전류를 감지하기 위해 또한 사용될 수도 있다. 논리 상태를 메모리 셀에 프로그래밍하도록 전압 및/또는 전류가 메모리 셀(540)에 제공될 수도 있고, 전압 및/또는 전류는 메모리 셀(540)로부터 데이터를 판독하기 위해 감지될 수도 있다. 회로, 예컨대 액세스 라인 드라이버는 메모리 셀(540)에 전압을 제공하기 위해 액세스 라인(WL(505) 및 BL(535))에 커플링될 수도 있고, 감지 증폭기는 메모리 셀(540)의 전압 및/또는 전류를 감지하기 위해 액세스 라인(WL(505) 및/또는 BL(535))에 커플링될 수도 있다. 감지되는 전압 및/또는 전류에 기초하여, 메모리 셀(540)에 의해 저장되는 논리 상태 또는 논리 상태들이 결정될 수도 있다.
메모리 소자(525)는 프로그래밍 동작에 의해 적어도 두 개의 상이한 논리 상태(예를 들면, '1', '0') 중 하나를 저장하도록 기록될 수도 있다. 몇몇 실시형태에서, 상이한 논리 상태는 메모리 소자(525)의 상이한 임계 전압(VTH)에 의해 표현될 수도 있다. 예를 들면, '1' 논리 상태는 제1 VTH에 의해 표현될 수도 있고 '0' 논리 상태는 제2 VTH에 의해 표현될 수도 있다. 메모리 소자(525)가 나타내는 임계 전압은, 메모리 소자(525)에 포함된 상 변화 재료(PCM)의 상태(예를 들면, 비정질/리셋 또는 결정/세트)에 기초할 수도 있다. PCM의 상태는, 프로그래밍 동작 동안 메모리 셀(540)에 인가되는 프로그래밍 펄스의 전류 및/또는 전압의 크기에 적어도 부분적으로 기초할 수도 있다. 몇몇 실시형태에서, PCM의 상태는 프로그래밍 펄스의 전류 및/또는 전압의 극성과는 독립적일 수도 있다. 메모리 소자(525)의 상태는 판독 동작 동안 판독 펄스를 인가하는 것에 의해 결정될 수도 있다. 프로그래밍 펄스 및 판독 펄스는 제1 및 제2 액세스 라인(505 및 535)을 사용하여 메모리 셀(540)에 인가될 수도 있다.
셀렉터 디바이스(515)는 상이한 임계 전압(VTH)을 나타낼 수도 있다. 셀렉터 디바이스(515)는 상이한 속성(예를 들면, 전압 드리프트, 임계 전압의 분포)을 나타낼 수도 있다. 셀렉터 디바이스(515)가 나타내는 임계 전압은 프로그램 동작 동안 메모리 셀(540)에 인가되는 프로그래밍 펄스의 극성 및 판독 동작 동안 메모리 셀(540)에 인가되는 판독 펄스의 극성에 기초할 수도 있다. 프로그래밍 펄스 및 판독 펄스는 제1 및 제2 액세스 라인(505 및 535)을 사용하여 메모리 셀(540)에 인가될 수도 있다.
몇몇 실시형태에서, 메모리 셀(540)은 BL(535)과 WL(505) 사이의 2 단자 디바이스로서 구성될 수도 있다. 제1 전압 또는 전류에서 제1 극성에서 메모리 셀(540) 양단에 전압(예를 들면, 프로그래밍 펄스)을 인가하는 것에 의해 제1 논리 상태가 메모리 셀(540)에 기록될 수도 있다. 제2 전압 또는 전류에서 제1 극성에서 메모리 셀(540) 양단에 전압(예를 들면, 프로그래밍 펄스)을 인가하는 것에 의해 제2 논리 상태가 메모리 셀(540)에 기록될 수도 있다.
메모리 셀(540)은 (예를 들면, BL(535) 및 WL(505)을 사용하여) 메모리 셀(540) 양단에 전압(예를 들면, 판독 펄스)을 인가하는 것에 의해 판독될 수도 있다. 몇몇 실시형태에서, 메모리 셀(540)은 제1 극성에서 메모리 셀(540) 양단에 전압을 인가하는 것에 의해 판독된다. 다른 실시형태에서, 메모리 셀(540)은 제2 극성에서 메모리 셀(540) 양단에 전압을 인가하는 것에 의해 판독된다. 메모리 셀(540)은 항상 동일한 극성을 사용하여 판독될 수도 있다. 몇몇 실시형태에서, 메모리 소자(525)는 프로그래밍 및 판독 펄스의 극성에 관계없이 동일한 임계 전압을 나타낼 수도 있다. 몇몇 실시형태에서, 메모리 소자(525)의 임계 전압은 메모리 셀(540) 양단에 인가되는 프로그래밍 펄스의 크기 및/또는 지속 기간에 기초할 수도 있다. 메모리 소자(525) 및 셀렉터 디바이스(515)의 임계 전압에 기초한, 메모리 셀(540)의 상이한 임계 전압은 상이한 논리 상태를 나타내기 위해 사용될 수도 있다.
메모리 셀(540)이 2 단자 디바이스인 경우, 단자 사이의 전압의 상대 값은, 메모리 셀(540) 양단에 인가되는 전압 또는 전류의 크기 및 극성을 결정한다. 예를 들면, BL(535)에 3 V의 전압을 그리고 WL(505)에 0 V의 전압을 제공하는 것은, BL(535)에서 6 V의 전압을 그리고 WL(505)에서 3 V의 전압을 제공하는 것과 동일한 크기 및 극성의 전압으로 나타난다. 몇몇 실시형태에서, 메모리 액세스 라인에, 다른 음이 아닌(예를 들면, 0 V 이상), 음의, 및/또는 양의 전압이 제공될 수도 있다. 본 명세서에서 사용될 때, 순방향 극성(forward polarity)은 BL(535)이 WL(505)보다 높은 전압에 설정된다는 것을 나타내고 역방향 극성(reverse polarity)은 BL(535)이 WL(505)보다 더 낮은 전압에 설정된다는 것을 나타낸다. 그러나, "순방향" 및 "역방향" 극성의 사용은 예이며, 본 발명의 실시형태는 본 명세서에서 설명되는 특정한 극성 방향의 것으로 제한되지는 않는다.
도 6A는 종래의 메모리에서의 프로그래밍 펄스(605) 및 판독 펄스(610)의 한 예의 전압 플롯이다. 메모리 셀은 프로그래밍 펄스(605)에 의해 프로그래밍될 수도 있다. 프로그래밍 펄스(605)에 의해 프로그래밍되는 메모리 셀은 판독 펄스(610)에 의해 판독될 수도 있다. 도 6A에서 도시되는 바와 같이, 프로그래밍 펄스(605) 및 판독 펄스(610) 둘 모두는 순방향의 극성의 상태에 있다. 그러나, 프로그래밍 펄스(605) 및 판독 펄스(610)는 둘 모두 역방향 극성을 가질 수도 있다. 앞서 언급된 바와 같이, 프로그래밍 펄스 및 판독 펄스가 동일한 극성인 경우, 메모리 셀은 전압 드리프트를 겪을 수도 있다.
도 6B는 본 개시내용의 실시형태에 따른 프로그래밍 펄스(615) 및 판독 펄스(620)의 전압 플롯이다. 도 6B에서 도시되는 예에서, 프로그래밍 펄스(615) 및 판독 펄스(620)는 둘 모두 정사각형 펄스로서 도시된다. 그러나, 펄스는 다른 형상(예를 들면, 램프 형상(ramp), 계단 형상(staircase), 정현파 형상(sinusoidal))일 수도 있다. 몇몇 실시형태에서, 정사각형 프로그래밍 펄스는 경사진 사이드 및/또는 둥근 에지를 가질 수도 있다. 메모리 셀은 프로그래밍 펄스(615)에 의해 프로그래밍될 수도 있다. 프로그래밍 펄스(615)는, 메모리 셀의 메모리 소자에 포함되는 PCM을 용융할 수도 있는 전압 및/또는 전류를 가질 수도 있다. 프로그래밍 펄스(615)는 PCM으로 하여금 논리 상태에 대해 어느 정도의 결정성을 달성하게 하는 크기 및/또는 지속 기간을 가질 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스(615)는 메모리 소자의 PCM의 적어도 일부분에서 상 변화(예를 들면, 용융, 고체 상태 재결정화)를 야기할 수도 있다. 프로그래밍 펄스(615)에 의해 프로그래밍되는 메모리 셀은 판독 펄스(620)에 의해 판독될 수도 있다. 비록 판독 펄스(620)의 크기 및 지속 기간이 프로그래밍 펄스(615)의 크기 및 지속 기간과 동일한 것으로 도시되지만, 몇몇 실시형태에서, 판독 펄스(620)는 프로그래밍 펄스(615)보다 더 낮은 또는 더 높은 크기 및 더 짧은 또는 더 긴 지속 기간을 가질 수도 있다. 도 1을 참조하여 논의되는 바와 같이, 판독 펄스(620)의 크기는, 몇몇 실시형태에서, 세트 상태의 메모리 셀의 임계 전압과 리셋 상태의 메모리 셀의 임계 전압 사이에 속하도록 선택될 수도 있다. 도 6B의 실시형태에 대해 도시되는 바와 같이, 프로그래밍 펄스(615)는 역방향 극성이고 판독 펄스(620)는 순방향 극성이다. 그러나, 프로그래밍 펄스(615)는 순방향 극성을 가질 수도 있고 판독 펄스(620)는 역방향 극성을 가질 수도 있다. 도 6B에서 도시되는 바와 같이 반대 극성에서 프로그래밍 및 판독 펄스를 인가하는 것은 전압 드리프트를 완화시킬 수도 있다.
몇몇 실시형태에서, 판독 펄스의 것과는 반대인 극성의 프로그래밍 펄스는, 세트 상태가 메모리 셀에 프로그래밍되는 경우에만 인가될 수도 있다. 몇몇 실시형태에서, 판독 펄스의 것과는 반대인 극성의 프로그래밍 펄스는, 리셋 상태가 메모리 셀에 프로그래밍되는 경우에만 인가될 수도 있다. 몇몇 실시형태에서, 판독 펄스의 것과는 반대인 극성의 프로그래밍 펄스는, 메모리 셀에 프로그래밍되는 상태에 관계없이, 인가될 수도 있다.
몇몇 실시형태에서, 셀렉터 디바이스는 프로그래밍 펄스의 최종 부분의 극성에 민감할 수도 있다. 따라서, 프로그래밍 펄스는 다수의 극성의 전압 및/또는 전류를 포함할 수도 있다. 예를 들면, 프로그래밍 펄스는 제1 극성의 제1 부분 및 제2 극성의 제2 부분을 가질 수도 있고, 셀렉터 디바이스의 성능은 제2 극성에 기초할 수도 있다. 다수의 극성을 갖는 프로그래밍 펄스는, 셀렉터 디바이스에서의 불안정성을 완화시키는 데 필요한 전압 및/또는 전류가 메모리 소자를 프로그래밍하는 데 필요한 전압 및/또는 전류와 상이할 때, 유리할 수도 있다. 더 높은 전압 및/또는 전류가 하나의 극성에서만 인가되고 한편 더 낮은 전압 및/또는 전류가 다른 극성에서 인가되는 경우, 메모리 셀과 함께 메모리에 포함되는 디코더는 완전히 대칭일 필요는 없다. 비대칭 디코더는 완전 대칭 디코더보다 더 작은 레이아웃을 가질 수도 있다. 더구나, 다수의 극성을 갖는 프로그래밍 펄스를 갖는 메모리는 판독 펄스의 극성을 변화시킬 필요가 없을 수도 있다.
도 7은 본 개시내용의 실시형태에 따른 제1 부분(715) 및 제2 부분(720)을 갖는 프로그래밍 펄스(705)의 전압 플롯이다. 판독 펄스(710)가 또한 예시된다. 도 7의 실시형태에서, 판독 펄스(710)는 프로그래밍 펄스(705)의 제1 부분(715)과 동일한 극성을 갖는다. 프로그래밍 펄스(705)는 메모리 셀의 메모리 소자에 논리 상태를 프로그래밍하도록 그리고 메모리 셀의 셀렉터 디바이스에서 불안정성을 완화하도록 구성될 수도 있다. 제1 부분(715) 및 제2 부분(720)은 상이한 극성을 가질 수도 있다.
몇몇 실시형태에서, 제1 부분(715)은 메모리 소자에 논리 상태를 프로그래밍할 수도 있고 제2 부분(720)은 셀렉터 디바이스에서의 불안정성을 완화시킬 수도 있다. 제1 부분(715)은 각각 시간의 특정한 기간 지속되는 하나 이상의 전압 및/또는 전류를 포함할 수도 있다. 제1 부분(715)의 형상은, 메모리 소자에 포함되는 PCM 및/또는 메모리 셀에 포함된 다른 재료의 특성에 적어도 부분적으로 기초할 수도 있다. 다시 말하면, 제1 부분(715)은 메모리 셀의 메모리 소자를 프로그래밍할 수도 있다. 제1 부분(715)의 크기 및/또는 지속 기간은 메모리 소자의 PCM의 적어도 일부분의 상을 적어도 일시적으로 변경할 수도 있다. 예를 들면, 제1 부분(715)은 PCM의 적어도 일부를 용융할 수도 있다. PCM의 적어도 일부분의 상을 변경하는 것은, 논리 상태를 메모리 소자에 프로그래밍할 수도 있다.
제2 부분(720)은 도 7에서 정사각형 펄스로서 도시되지만, 그러나 제2 부분은 다른 형상(예를 들면, 램프 형상, 계단 형상, 정현파 형상)일 수도 있다. 제2 부분(720)의 형상은 메모리 소자 및/또는 셀렉터 디바이스의 특성에 적어도 부분적으로 기초할 수도 있다. 제2 부분(720)의 크기는 셀렉터 디바이스의 임계 전압보다 더 클 수도 있다. 몇몇 실시형태에서, 제2 부분(720)의 크기는 메모리 소자의 PCM의 상을 변경하는 데 필요한 크기보다 더 작을 수도 있지만, 그러나 셀렉터 디바이스에서 온도 효과를 달성하는 데 필요한 크기보다 더 크거나 또는 동일할 수도 있다. 셀렉터 디바이스에서의 온도 효과는, 몇몇 실시형태에서, 메모리 셀에서의 임계 전압의 분포를 감소시킬 수도 있다. 셀렉터 디바이스에서 온도 효과를 달성하는 데 필요한 온도는 셀렉터 디바이스의 활성화 온도로 칭해질 수도 있다. 셀렉터 디바이스의 활성화 온도는 셀렉터 디바이스의 재료 특성에 적어도 부분적으로 기초할 수도 있다. 특정한 이론에 구속되지 않지만, 프로그래밍 펄스(705)의 제2 부분(720)에 의해 달성되는 활성화 온도는 셀렉터 디바이스에서 원자 분포를 향상시키는 원자 재분배를 허용할 수도 있다. 특정한 이론에 구속되지 않지만, 활성화 온도는, 전체 원자 외에 또는 대신, 셀렉터 디바이스에서 전자의 분포를 향상시키는 전자 재분배를 허용할 수도 있다. 몇몇 실시형태에서, 제2 부분(720)의 지속 기간은 원자 재분배를 위한 적절한 시간(예를 들면, 20 내지 50㎱)을 제공할 수도 있다.
몇몇 실시형태에서, 프로그래밍 펄스(705)의 제2 부분(720)의 크기는 셀렉터 디바이스에서 원소 분리를 감소시키는 크기일 수도 있다. 제2 부분(720)은 셀렉터 디바이스의 합금 내의 원소 분리를 감소시킬 수도 있다. 몇몇 실시형태에서, 셀렉터 디바이스의 조성 구배(compositional gradient)는 제2 부분(720)에 의해 감소될 수도 있다. 즉, 셀렉터 디바이스의 재료 조성은 셀렉터 디바이스의 하나 이상의 물리적 차원(예를 들면, 위에서 아래로, 좌우로(side-to-side), 워드 라인 근접부에서 비트라인 근접부로(proximate to word line-to-proximate to bit line))을 따라 균일할 수도 있거나 또는 더욱 균일할 수도 있다. 특정한 이론에 구속되지 않지만, 제2 부분(720)의 전압 및/또는 전류 크기는 셀렉터 디바이스에서 전계 구동 원소 분리 효과(electric-field driven elemental segregation effect)를 완화시킬 수도 있다. 예를 들면, As-Se 합금을 포함하는 통상적인 셀렉터 디바이스에서, 처음에는, 셀렉터 디바이스의 전체 부피에 걸쳐 실질적으로 균일한 농도의 As(예를 들면, 25 내지 30% 사이)와 Se(예를 들면, 40 내지 45% 사이)를 가질 수도 있다. 메모리 셀이 세트 상태로 프로그래밍된 이후, 셀렉터 디바이스는 셀렉터 디바이스의 상부에 비교하여 셀렉터 디바이스의 저부에서 더 높은 농도의 As를 가질 수도 있다(예를 들면, 저부에서 35 내지 40% 및 상부에서 15 내지 20%). 유사하게, 셀렉터 디바이스는, 메모리 셀이 세트 상태로 프로그래밍된 이후 셀렉터 디바이스의 저부에 비교하여 셀렉터 디바이스의 상부에서 더 높은 농도의 Se를 가질 수도 있다(예를 들면, 상부에서 50 내지 55% 및 저부에서 30 내지 35%). 셀렉터 디바이스의 상부 및 저부에서 As 및 Se의 농도에서의 이들 차이는, 셀렉터 디바이스에서 위에서부터 아래로 조성 구배를 생성한다. 조성 구배는 몇몇 애플리케이션에서 셀렉터 디바이스의 성능을 저하시킬 수도 있다. 본 개시내용의 원리에 따르면, 프로그래밍 펄스(705)의 제2 부분(720)을 인가하는 것은, 메모리 셀이 세트 또는 리셋 상태로 프로그래밍될 때 조성 구배를 감소시킬 수도 있거나 또는 제거할 수도 있다. 상기의 예에서 계속하면, 셀렉터 디바이스에서의 As 및/또는 Se의 농도는, 제2 부분(720)이 메모리 셀에 적용될 때, 위에서 아래로 실질적으로 균일하게(예를 들면, 5% 내에서 또는 10% 내에서) 유지될 수도 있다.
몇몇 실시형태에서, 제1 부분(715) 및 판독 펄스(710)와 비교하여, 제2 부분(720)의 상이한 극성은 감소된 임계 전압 분포에 기여할 수도 있다. 비록 도 7에서 도시되지는 않지만, 몇몇 실시형태에서, 제2 부분(720)은 판독 펄스(710)와 동일한 극성을 가질 수도 있다. 그러나, 이들 실시형태에서, 감소된 임계 전압 분포가 달성될 수도 있지만, 전압 드리프트 완화는 손상될 수도 있다.
도 6B 및 7에서 도시되는 프로그래밍 펄스(615 및 705)는 프로그래밍 동작 동안 도 5에서 도시되는 메모리 셀(540)과 같은 메모리 셀에 논리 상태를 프로그래밍하기 위해 사용될 수도 있다. 프로그래밍 펄스는 BL에 제1 전압을 제공하는 것 및 WL에 제2 전압을 제공하는 것에 의해 인가될 수도 있다. 메모리 셀이 커플링될 수도 있는 액세스 라인에 커플링되는 회로는, 예를 들면, 도 2의 디코더 회로(140 및 150)에 포함되는 액세스 라인 드라이버에 제1 전압을 제공하기 위해 사용될 수도 있다. 회로는 제어 논리, 예를 들면, 도 2의 제어 논리(110)에 의해 제공되는 내부 제어 신호에 의해 제어될 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스는 제어 논리(110)에 의해 제공되는 신호에 의해 구성될 수도 있다. 메모리 셀에 인가되는 결과적으로 나타나는 전압은 제1 전압과 제2 전압 사이의 차이이다. 프로그래밍 펄스는 몇몇 실시형태에서 판독 펄스와 동일한 지속 기간일 수도 있다. 몇몇 실시형태에서, 지속 기간은 10㎱ 내지 50㎱이다. 몇몇 실시형태에서, 지속 기간은 1 내지 100㎱일 수도 있다. 몇몇 실시형태에서, 지속 기간은 1㎱ 내지 1㎲일 수도 있다. 몇몇 실시형태에서, 제1 및 제2 부분을 갖는 프로그래밍 펄스의 경우, 프로그래밍 펄스의 제1 부분은 프로그래밍 펄스의 제2 부분보다 길 수도 있다(예를 들면, 60 내지 100㎱ 및 20㎱ 내지 50㎱). 몇몇 실시형태에서, 제1 및 제2 부분은 동일한 지속 기간을 가질 수도 있다(예를 들면, 50㎱ 및 50㎱). 몇몇 실시형태에서, 제1 부분은 제2 부분보다 더 짧을 수도 있다. 메모리 셀을 프로그래밍하는 것은 몇몇 실시형태에서 메모리 셀을 판독하는 것보다 더 많은 또는 더 적은 시간이 걸릴 수도 있다.
메모리 셀이 커플링될 수도 있는 액세스 라인에 커플링되는 회로는, 예를 들면, 도 2의 디코더 회로(140 및 150)에 포함되는 액세스 라인 드라이버에 판독 펄스를 제공하기 위해 사용될 수도 있다. 회로는 제어 논리, 예를 들면, 도 2의 제어 논리(110)에 의해 제공되는 내부 제어 신호에 의해 제어될 수도 있다. 판독 펄스는 시간의 한 기간(예를 들면, 10㎱ 내지 50㎱, 1㎱ 내지 100㎱, 1㎱ 내지 1㎲) 동안 메모리 셀에 인가되는 전압(VR)일 수도 있다. 비록 도 6B 및 도 7에서 정사각형 펄스로서 도시되지만, 다른 형상의 판독 펄스가 구현될 수도 있다. 다른 적절한 판독 펄스 형상은, 삼각형, 사다리꼴, 계단 형상 및/또는 정현파 형상을 포함하지만, 그러나 이들로 제한되지는 않는다. 몇몇 실시형태에서, 판독 펄스는 선행(leading) 및/또는 후행(trailing) 에지를 포함할 수도 있다. 비록 판독 펄스(620 및 710)가 순방향 극성을 갖는 것으로 도시되지만, 프로그래밍 펄스 및/또는 프로그래밍 펄스의 최종 부분이 순방향 극성에서 구현되는 경우 판독 펄스(620 및 710)는 역방향 극성에서 구현될 수도 있다. 몇몇 실시형태에서, 판독 펄스는 항상 동일한 극성을 가지고 인가될 수도 있다(예를 들면, 모든 판독 펄스는 순방향 극성을 나타내고, 모든 판독 펄스는 반대 극성을 나타낸다).
비록 도 6B 및 도 7에서 도시되는 프로그래밍 및 판독 펄스가 전압과 관련하여 플롯되어 설명되지만, 펄스는 전류와 관련하여 플롯되어 설명될 수 있고, 본 개시내용의 범위 내에 있을 수 있다. 전압 및 전류는 비례적으로 관련되고, 다른 요인이 없으면, 프로그래밍 및/또는 판독 펄스의 전류를 증가 또는 감소시키는 것은, 메모리 디바이스의 동작에 대해, 몇몇 실시형태에서는 프로그래밍 또는 판독 펄스의 전압을 증가 또는 감소시키는 것과 유사한 효과를 가질 수도 있다. 예를 들면, 프로그래밍 펄스(615)는 몇몇 실시형태에서 60 내지 130㎂의 전류 크기 및 10㎱ 내지 1㎲의 시간 지속 기간을 가질 수도 있다. 다른 예에서, 프로그래밍 펄스(705)는, 몇몇 실시형태에서 60 내지 130㎂의 전류 크기 및 10㎱ 내지 1㎲의 시간 지속 기간을 가질 수도 있는 제1 부분(715)을 구비할 수도 있다. 이 예에서 계속하면, 제2 부분(720)은 20 내지 130㎂의 전류 크기 및 10 내지 50㎱의 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(615 및 705)의 크기 및 시간 지속 기간은, 적어도 부분적으로, 메모리 소자에 프로그래밍될 상태에 기초할 수도 있다.
전류와 관련하여 플롯되는 예시적인 프로그래밍 펄스는 도 8A 및 도 8B의 플롯 800A 및 800B에서 도시되어 있다. 도 8A 및 도 8B의 프로그래밍 펄스는 예시적인 것이며, 본 개시내용은 특정한 프로그래밍 펄스(805 및 835)로 제한되지는 않는다. 몇몇 실시형태에서, 프로그래밍 펄스(805 및 835)는 도 7에서 도시되는 프로그래밍 펄스(705)를 구현하기 위해 사용될 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스(805)는 메모리 소자에 세트 상태를 프로그래밍할 수도 있고, 프로그래밍 펄스(835)는 메모리 소자에 리셋 상태를 프로그래밍할 수도 있다. 도 8에서 도시되는 예에서, 프로그래밍 펄스(805)의 제1 부분(810)은 세 개의 전류 크기를 갖는다. 제1 크기(820)는 30㎂일 수도 있고, 600㎱의 시간 지속 기간을 가질 수도 있다. 제2 크기(825)는 60㎂일 수도 있고, 50㎱의 시간 지속 기간을 가질 수도 있다. 제3 크기(830)는 30㎂일 수도 있고, 50㎱의 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(805)의 제2 부분(815)은 20㎂의 전류 크기를 가질 수도 있고 20㎱의 시간 지속 기간을 가질 수도 있다. 도 8A에서 예시되는 바와 같이, 제1 부분(810)의 전류 크기(820, 825, 및 830)는 제1 극성(예를 들면, 순방향 극성)을 가지며, 제2 부분(815)은 제1 극성과 반대인 제2 극성(예를 들면, 역방향 극성)을 갖는다.
프로그래밍 펄스(805)는 예로서 제공되며, 다른 프로그래밍 펄스가 사용될 수도 있다. 예를 들면, 다른 크기가, 크기(820 및 825) 사이에서 구현될 수도 있다. 이 추가적인 크기는 35㎂일 수도 있고 50㎱의 시간 지속 기간을 갖는다. 다른 예에서, 제2 부분(815)은 50㎂의 크기를 가질 수도 있고, 10㎱ 사이의 지속 기간을 가질 수도 있다. 프로그래밍 펄스(805)는, 메모리 셀의 메모리 소자 및/또는 셀렉터 디바이스의 재료 속성에 적어도 부분적으로 기초하는 전류 및/또는 전압 크기 및 시간 지속 기간을 가질 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스(805)의 제1 부분(810)은 메모리 소자에 세트 상태를 프로그래밍하도록 구성될 수도 있다.
도 8B의 예시적인 프로그래밍 펄스(835)는 130㎂의 크기를 갖는 제1 부분(840)을 가질 수도 있고 20㎱의 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(835)의 제2 부분(845)은 20㎂일 수도 있고 20㎱의 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(835)는 예로서 제공되며, 다른 프로그래밍 펄스가 사용될 수도 있다. 예를 들면, 제1 부분(840)은 130㎂일 수도 있고, 12㎱의 시간 지속 기간을 가질 수도 있다. 제2 부분(845)은 50㎂일 수도 있고, 10㎱의 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(835)는, 메모리 셀의 메모리 소자 및/또는 셀렉터 디바이스의 재료 속성에 적어도 부분적으로 기초하는 전류 및/또는 전압 크기 및 시간 지속 기간을 가질 수도 있다. 프로그래밍 펄스(835)의 제1 부분(840)은 몇몇 실시형태에서 메모리 소자에 리셋 상태를 프로그래밍하도록 구성될 수도 있다. 도 8B에서 예시되는 바와 같이, 제1 부분(840)의 전류 크기는 제1 극성(예를 들면, 순방향 극성)을 가지며, 제2 부분(845)은 제1 극성과 반대인 제2 극성(예를 들면, 역방향 극성)을 갖는다.
몇몇 실시형태에서, 메모리 셀은 도 5에서 예시되는 메모리 셀(540)을 사용하여 구현될 수도 있다. 판독 펄스는, 제1 전압을 비트 라인(예를 들면, BL(535))에 제공하는 것 및 제2 전압을 대응하는 워드 라인(예를 들면, WL(505))에 제공하는 것에 의해 인가될 수도 있다. 판독될 메모리 셀과 관련되는 비트 라인에 커플링되는 감지 증폭기(도시되지 않음)는 메모리 셀을 통과하는 전류를 검출하기 위해 사용될 수도 있다. 감지 증폭기는 판독 동작에 응답하여 메모리 셀을 통과하는 전류를 감지하도록 그리고 메모리 셀에 의해 저장되어 있는 논리 상태를 나타내는 출력 신호를 제공하도록 구성될 수도 있다. 감지 증폭기는, 메모리 셀을 포함하는 메모리에 포함될 수도 있다. 예를 들면, 감지 증폭기는, 메모리 어레이에 커플링될 수도 있는 메모리의 다른 판독 및 프로그래밍 회로, 디코딩 회로, 레지스터 회로 등과 함께 포함될 수도 있다. 판독 펄스가 메모리 셀에 인가되는 경우, 메모리 셀은, 판독 펄스가 메모리 셀의 임계 전압을 초과할 때 전류를 도통시킨다. 감지 증폭기는 메모리 셀을 통과는 전류(IS)를 검출할 수도 있다. 임계 전압 미만의 판독 펄스가 메모리 셀에 인가되는 경우, 메모리 셀은 전류를 도통시키지 않는다. 감지 증폭기는 메모리 셀을 통과하는 전류를 거의 또는 전혀 검출하지 않을 수도 있다. 몇몇 실시형태에서, 메모리 셀에 의해 저장되어 있는 논리 상태를 감지하기 위해 임계 전류(ITH)가 정의될 수도 있다. 임계 전류(ITH)는, 메모리 셀이 판독 펄스에 응답하여 임계치를 충족하지 않을 때 메모리 셀을 통과할 수도 있는 전류보다 높게 설정될 수도 있지만, 그러나 메모리 셀이 판독 펄스에 응답하여 임계치를 충족할 때 메모리 셀을 통과하는 예상 전류 이하로 설정될 수도 있다. 즉, 임계 전류(ITH)는 비트 라인 및/또는 워드 라인의 누설 전류보다 더 높아야 한다. 감지 증폭기가 IS ≥ ITH를 검출하면, 논리 상태가 메모리 셀로부터 판독될 수도 있다. 메모리 셀 양단의 전류 및/또는 전압을 검출하는 다른 방법이 사용될 수도 있다.
임계 이벤트는 몇몇 실시형태에서 메모리 셀의 논리 상태를 결정하기 위해 사용될 수도 있다. 예를 들면, 도 7에서 도시되는 램프 형상의 판독 펄스(710)를 사용하여, 판독 펄스(710)가 전압(VR)에 있을 때 임계 이벤트(예를 들면, IS ≥ ITH)가 검출될 수도 있다. 임계 이벤트가 검출되는지의 여부에 적어도 부분적으로 기초하여, 메모리 셀의 논리 상태가 결정될 수도 있다. 이 예에서 계속하면, 판독 펄스는 전압(VR) = 5 V를 가질 수도 있고, 세트 상태의 메모리 셀은 임계 전압(VSET) = 4 V를 가질 수도 있고, 리셋 상태의 메모리 셀은 임계 전압(VRESET) = 6 V를 가질 수도 있다. 판독 펄스에 응답하여 임계 이벤트가 검출되는 경우, 메모리 셀은 세트 상태에 있는 것으로 결정될 수도 있다. 판독 펄스에 응답하여 임계 펄스가 검출되지 않으면, 메모리 셀은 리셋 상태에 있는 것으로 결정될 수도 있다.
도 9는 본 개시내용의 실시형태에 따른 메모리 셀을 프로그래밍하기 위한 방법(900)의 플로우차트이다. 예를 들면, 방법(900)은 도 6B에서 도시되는 프로그래밍 및 판독 펄스와 함께 사용될 수도 있다. 몇몇 실시형태에서, 방법(900)은 논리 상태를 프로그래밍하기 위해 도 2의 메모리(100)에 의해 사용될 수도 있고, 메모리 셀은 도 5에서 도시되는 메모리 셀(540)에 의해 구현될 수도 있다. 예를 들면, 제어 논리(110)는 방법(900)을 수행하기 위해 메모리(100) 내의 다양한 회로에 내부 제어 신호를 제공할 수도 있다. 단계(905)에서, 프로그래밍 펄스가 제1 극성에서 인가된다. 프로그래밍 펄스는 메모리 셀(540)의 상태를 프로그래밍하기 위해 메모리 셀(540) 양단에 인가될 수도 있다. 프로그래밍 펄스는 메모리 소자(525)의 일부에 적어도 일시적인 상 변화를 야기할 수도 있다. 프로그래밍 펄스의 크기 및/또는 지속 기간은 메모리 소자(525)에 프로그래밍될 논리 상태에 기초할 수도 있다. 예를 들면, 높은 크기는 '0'을 프로그래밍하기 위해 선택될 수도 있고, 낮은 크기는 메모리 소자(525)에 '1'을 프로그래밍하기 위해 선택될 수도 있다. 프로그래밍 펄스의 극성은, 메모리 셀(540)에 인가되는 후속하는 판독 펄스의 극성에 기초하여 선택될 수도 있다. 단계(910)에서, 판독 펄스가 제2 극성에서 인가된다. 판독 펄스는 메모리 셀(540)의 상태를 결정하기 위해 메모리 셀(540) 양단에 인가될 수도 있다. 판독 펄스의 극성은 단계(905)에서 인가되는 프로그래밍 펄스의 극성과는 상이할 수도 있다. 판독 펄스의 크기는, 적어도 부분적으로, 대응하는 논리 상태에서의 메모리 셀(540)의 임계 전압에 기초할 수도 있다. 예를 들면, 판독 펄스의 크기는 제1 논리 상태에서의 메모리 셀의 임계 전압의 크기보다 클 수도 있고 제2 논리 상태에서의 메모리 셀의 임계 전압 크기 미만일 수도 있다.
도 10은 본 개시내용의 실시형태에 따른 메모리 셀을 프로그래밍하기 위한 방법(1000)의 플로우차트이다. 예를 들면, 방법(1000)은 도 7과 도 8A 및 도 8B에서 도시되는 프로그래밍 및 판독 펄스와 함께 사용될 수도 있다. 몇몇 실시형태에서, 방법(1000)은 프로그래밍 논리 상태에 대해 도 2의 메모리(100)에 의해 사용될 수도 있고, 메모리 셀은 도 5에서 도시되는 메모리 셀(540)에 의해 구현될 수도 있다. 예를 들면, 제어 논리(110)는 방법(1000)을 수행하기 위해 메모리(100) 내의 다양한 회로에 내부 제어 신호를 제공할 수도 있다. 단계(1005)에서, 프로그래밍 펄스의 제1 부분이 제1 극성에서 인가된다. 프로그래밍 펄스는 메모리 소자(525)의 일부에 적어도 일시적인 상 변화를 야기할 수도 있다. 제1 부분의 크기 및/또는 지속 기간은 메모리 소자(525)에 프로그래밍될 논리 상태에 기초할 수도 있다. 예를 들면, 높은 크기는 '0'을 프로그래밍하기 위해 선택될 수도 있고, 낮은 크기는 메모리 소자(525)에 '1'을 프로그래밍하기 위해 선택될 수도 있다.
단계(1010)에서, 프로그래밍 펄스의 제2 부분이 제2 극성에서 인가된다. 제2 부분의 극성은 메모리 셀에 인가되는 후속하는 판독 펄스의 극성에 기초하여 선택될 수도 있다. 제2 부분의 크기 및/또는 지속 기간은 메모리 셀의 메모리 소자 및/또는 셀렉터 디바이스의 재료 속성에 기초할 수도 있다. 몇몇 실시형태에서, 제2 부분의 크기는 메모리 소자의 적어도 일부분의 상을 용융 및/또는 변화시키는데 필요한 크기 미만일 수도 있지만, 그러나 셀렉터 디바이스에서 온도 효과를 달성하기 위한 활성화 온도에 도달하는 데 필요한 크기 이상일 수도 있다. 온도 효과는 몇몇 실시형태에서 셀렉터 디바이스에서의 원자 및/또는 전자의 재분배일 수도 있다. 몇몇 실시형태에서, 제2 부분의 전압 및/또는 전류 크기는, 적어도 부분적으로, 셀렉터 디바이스에서 전계 구동 원소 분리 효과를 완화하도록 선택될 수도 있는데, 이것은 셀렉터 디바이스에서 조성 구배를 감소시킬 수도 있다.
단계(1015)에서, 제1 극성에서 판독 펄스가 인가된다. 판독 펄스는 메모리 셀(540)의 상태를 결정하기 위해 메모리 셀(540) 양단에 인가될 수도 있다. 판독 펄스의 극성은 단계(1010)에서 인가되는 프로그래밍 펄스의 제2 부분의 극성과는 상이할 수도 있다. 판독 펄스의 크기는, 적어도 부분적으로, 대응하는 논리 상태에서의 메모리 셀(540)의 임계 전압에 기초할 수도 있다. 예를 들면, 판독 펄스의 크기는 제1 논리 상태에서의 메모리 셀의 임계 전압의 크기보다 클 수도 있고 제2 논리 상태에서의 메모리 셀의 임계 전압 크기 미만일 수도 있다.
본 명세서에서 설명되는 동작에 대한 다른 프로그래밍 및 판독 동작 및/또는 수정이 본 개시내용의 원리를 벗어나지 않으면서 사용될 수도 있다. 예를 들면, 몇몇 방법에서, 감지 전류 및/또는 전압은 특정한 시간 기간으로 제한될 수도 있다. 시간 기간은, 판독 펄스의 개시로부터 판독 펄스의 개시 이후의 시간적으로 한 시점(예를 들면, 20㎱)까지일 수도 있다.
몇몇 실시형태에서, 상기에서 설명되는 방법(1000)과 유사한 방법 및 도 7과 도 8A 및 도 8B에서 예시되는 프로그래밍 및 판독 펄스가, 별개의 메모리 소자 및 셀렉터 디바이스를 포함하지 않는 메모리 셀을 포함하는 메모리에서 사용될 수도 있다. 이러한 대안적인 아키텍처를 갖는 메모리 셀의 임계 전압 속성은, 메모리 셀의 소자가 셀렉터 디바이스 및 메모리 소자 둘 모두로서 역할을 하는 것을 허용할 수도 있다. 셀렉터 디바이스 및 메모리 소자 둘 모두로서 역할을 할 수도 있는 메모리 셀의 소자는 저장 소자로 칭해질 것이다. 그러나, 저장 소자는 때로는 메모리 소자로 칭해질 수도 있다. 저장 소자에 의해 나타내어지는 임계 전압은, 메모리 셀 양단에 인가되는 판독 및 프로그래밍 펄스의 상대적인 전압 극성에 의존할 수도 있다. 예를 들면, 저장 소자는, 메모리 셀이 동일한 전압 극성에서 기록되었고 그 다음 동일한 극성에서 판독된 경우에 판독될 때 제1 임계 전압을 나타낼 수도 있다. 저장 소자는, 메모리 셀이 상이한(예를 들면, 반대의) 전압 극성에서 기록되었고 그 다음 상이한(예를 들면, 반대의) 전압 극성에서 판독된 경우에 판독될 때 제2 임계 전압을 나타낼 수도 있다. 저장 소자는 몇몇 실시형태에서 전극 사이의 소자일 수도 있다.
데이터의 하나 이상의 비트에 대응할 수도 있는 논리 상태는 메모리 셀의 저장 소자에 프로그래밍될 수도 있다. 메모리 셀은 상이한 극성의 전압 및/또는 전류를 인가하는 것에 의해 프로그래밍될 수도 있다. 메모리 셀은 단일의 극성의 전압을 인가하는 것에 의해 판독될 수도 있다. 몇몇 실시형태에서, 저장 소자는 칼코겐화물 재료를 포함할 수도 있다. 그러나, 칼코겐화물 재료는 판독 및/또는 기록 동안 상 변화를 겪을 수도 있거나 또는 겪지 않을 수도 있다. 몇몇 실시형태에서, 칼코겐화물 재료는 상 변화 재료가 아닐 수도 있다.
도 11은 본 개시내용의 실시형태에 따른 메모리 어레이(1100)의 일부의 예시이다. 몇몇 실시형태에서, 메모리 어레이(1100)는 도 2의 메모리 어레이(160)를 구현하기 위해 사용될 수도 있다. 메모리 어레이(1100)는 제1 액세스 라인(1105) 및 제2 액세스 라인(1125)을 포함할 수도 있다. 참조의 편의상, 제1 액세스 라인은 워드 라인(WL)으로 칭해질 수도 있고, 제2 액세스 라인은 비트 라인(BL)(1125)으로 칭해질 수도 있다. WL(1105)은 BL(1125)에 수직이다. 도 11에서 도시되는 바와 같이, WL(1105)은 페이지에 평행하게 연장되고 BL(1125)은 페이지 안팎으로 연장된다. 메모리 셀(1116)은 WL(1105)과 BL(1125)의 교차점에 위치될 수도 있다. 메모리 셀(1116)은 저장 소자(1115)를 포함할 수도 있다. 저장 소자(1115)는 제1 전극(1110)에 의해 WL(1105)에 커플링될 수도 있고 제2 전극(1120)에 의해 BL(1125)에 커플링될 수도 있다. 저장 소자(1115)는 칼코겐화물을 포함할 수도 있다. 몇몇 실시형태에서, 칼코겐화물은 상 변화 재료일 수도 있다. 몇몇 실시형태에서, 칼코겐화물은 메모리 셀(1116)의 동작 동안 상 변화를 겪지 않는다. 몇몇 실시형태에서, 저장 소자(1115)는 셀레늄(Se), 비소(As), 및 게르마늄(Ge)을 포함할 수도 있는 삼원 조성물을 포함할 수도 있다. 몇몇 실시형태에서, 저장 소자(1015)는 실리콘(Si), Se, As 및 Ge를 포함할 수도 있는 사원 조성물을 포함할 수도 있다. 다른 재료도 또한 사용될 수도 있다. 저장 소자(1115)는 몇몇 실시형태에서 셀렉터 디바이스 및 메모리 소자 둘 모두로서 역할을 할 수도 있다.
메모리 셀(1116)은 프로그램 동작에 의해 적어도 두 개의 상이한 논리 상태(예를 들면, '1', '0') 중 하나를 저장하도록 프로그래밍될 수도 있다. 몇몇 실시형태에서, 상이한 논리 상태는 메모리 셀(1116)의 상이한 임계 전압(VTH)에 의해 표현될 수도 있다. 예를 들면, '1' 논리 상태는 제1 VTH에 의해 표현될 수도 있고 '0' 논리 상태는 제2 VTH에 의해 표현될 수도 있다. 메모리 셀(1116)이 나타내는 임계 전압은 프로그래밍 동작 동안 메모리 셀(1116)에 인가되는 프로그래밍 펄스의 극성 및 판독 동작 동안 메모리 셀(1116)에 인가되는 판독 펄스의 극성에 기초할 수도 있다. 프로그래밍 펄스 및 판독 펄스는 제1 및 제2 액세스 라인(1105 및 1125)을 사용하여 메모리 셀(1116)에 인가될 수도 있다.
몇몇 실시형태에서, 메모리 셀(1116)은 BL(1125)과 WL(1105) 사이에서 2 단자 디바이스로서 구성될 수도 있다. 제1 극성에서 메모리 셀(1116) 양단에 전압(예를 들면, 프로그래밍 펄스)을 인가하는 것에 의해 제1 논리 상태가 메모리 셀(1116)의 저장 소자(1115)에 프로그래밍될 수도 있다. 제1 극성과 반대일 수도 있는 제2 극성에서 메모리 셀(1116) 양단에 전압(예를 들면, 프로그래밍 펄스)을 인가하는 것에 의해 제2 논리 상태가 메모리 셀(1116)에 프로그래밍될 수도 있다. 메모리 셀(1116)은 단자 양단에 전압(예를 들면, 판독 펄스)을 인가하는 것에 의해 판독된다. 몇몇 실시형태에서, 메모리 셀(1116)은 제1 극성에서 메모리 셀(1116) 양단에 전압을 인가하는 것에 의해 판독된다. 다른 실시형태에서, 메모리 셀(1116)은 제2 극성에서 메모리 셀(1116) 양단에 전압을 인가하는 것에 의해 판독된다. 메모리 셀(1116)은 항상 동일한 극성을 사용하여 판독될 수도 있다. 메모리 셀(1116)이 프로그래밍된 것과 동일한 전압 극성의 전압을 사용하여 메모리 셀(1116)이 판독되는 경우, 저장 소자(1115)는 제1 VTH를 나타낼 수도 있다. 메모리 셀(1116)이 프로그래밍된 것과 반대 전압 극성의 전압을 사용하여 메모리 셀(1116)이 판독되는 경우, 저장 소자(1115)는 제2 VTH를 나타낼 수도 있다. 상이한 임계 상태 전압은 상이한 논리 상태를 나타내기 위해 사용될 수도 있다. 도 11을 참조하여 도시되고 설명되는 바와 같은 아키텍처를 갖는 메모리 셀에 대한 추가적인 세부 사항은, 참고로 본 명세서에 통합되는 미국 특허 출원 제14/932,746호에서 발견될 수도 있다.
도 5에서 도시되는 메모리 셀(540)의 셀렉터 디바이스(525)와 유사하게, 저장 소자(1115)의 임계 전압은 프로그래밍 펄스의 최종 부분에 기초할 수도 있다. 다시 말하면, 저장 소자(1115)에 프로그래밍되는 논리 상태는 프로그래밍 펄스의 최종 부분의 극성에 기초할 수도 있다. 예를 들면, 프로그래밍 펄스는 제1 부분 및 제2 부분을 가질 수도 있는데, 제2 부분은 저장 소자(1115)에 논리 상태를 프로그래밍하도록 구성된다. 몇몇 실시형태에서, 제1 부분 및 제2 부분을 갖는 프로그래밍 펄스를 인가하는 것이 유리할 수도 있다. 예를 들면, 프로그래밍 펄스의 제1 부분이 제2 부분보다 먼저 인가되면, 메모리 어레이의 메모리 셀 및/또는 다른 컴포넌트는 더 높은 성능(예를 들면, 더 높은 안정성)을 가질 수도 있다. 다른 예에서, 메모리 어레이는 다수의 메모리 셀 타입을 포함할 수도 있고, 제1 부분은 제1 타입의 메모리 셀을 프로그래밍할 수도 있고 제2 부분은 제2 타입의 메모리 셀을 프로그래밍할 수도 있다. 제1 부분의 크기 및/또는 지속 기간은, 메모리 셀 및/또는 메모리의 다른 부분의 재료 속성에 부분적으로 기초할 수도 있다.
도 12A 및 도 12B는 본 개시내용의 실시형태에 따른 제1 부분 및 제2 부분을 갖는 프로그래밍 펄스(1205 및 1225)의 전압 플롯(1200A 및 1200B)이다. 도 12A의 프로그래밍 펄스(1205)는 도 11에서 도시되는 메모리 셀(1116)과 같은 메모리 셀에 제1 논리 상태를 프로그래밍하도록 구성될 수도 있다. 도 12B의 프로그래밍 펄스(1225)는 메모리 셀에 제2 논리 상태를 프로그래밍하도록 구성될 수도 있다. 몇몇 실시형태에서, 제1 부분(1215 및 1230)은 다른 타입의 메모리 셀을 프로그래밍할 수도 있고, 메모리 셀, 및/또는 메모리의 다른 컴포넌트의 안정성, 및/또는 몇몇 다른 목적을 촉진할 수도 있다. 예를 들면, 제1 부분(1215 및 1230)은 안정성을 향상시키기 위해 메모리 컴포넌트의 전압 드리프트를 감소시킬 수도 있다. 다른 예에서, 제1 부분(1215 및 1230)은 메모리 셀을 포함하는 메모리의 컴포넌트에 제어 신호를 제공할 수도 있다. 컴포넌트는 메모리 셀에 전기적으로 커플링될 수도 있다. 제2 부분(1220 및 1235)은 메모리 셀에 논리 상태를 프로그래밍할 수도 있다.
도 12A를 참조하면, 프로그래밍 펄스(1205)의 제1 부분(1125)은, 시간의 특정한 기간 각각 지속되는 제1 극성의 하나 이상의 전압 및/또는 전류를 포함할 수도 있다. 제1 부분(1215)의 형상은 메모리 셀 또는 메모리의 다른 컴포넌트의 특성에 적어도 부분적으로 기초할 수도 있다. 예시적인 특성은, 메모리 셀에 포함되는 재료 및 메모리의 다른 컴포넌트에 제공되는 제어 신호를 포함하지만, 그러나 이들로 제한되지는 않는다. 몇몇 실시형태에서, 제1 부분(1215)은 복수의 펄스를 포함한다. 몇몇 실시형태에서, 제1 부분(1215)의 펄스 또는 복수의 펄스는 각각 램프 형상, 계단 형상, 또는 사인파 형상을 포함할 수도 있고, 선행 에지 및/또는 후행 에지를 가질 수도 있다. 제2 부분(1220)은 제1 극성의 전압 및/또는 전류를 포함할 수도 있다. 제2 부분(1220)의 극성은 제1 논리 상태를 메모리 셀에 프로그래밍하도록 구성될 수도 있다. 제2 부분(1220)은 도 12A에서 정사각형 펄스로서 도시되지만, 그러나 제2 부분(1220)은 다른 형상(예를 들면, 램프 형상, 계단 형상, 정현파 형상)일 수도 있다. 몇몇 실시형태에서, 제2 부분(1220)은 선행 및/또는 후행 에지(도시되지 않음)를 가질 수도 있다. 그 다음, 프로그래밍 펄스(1205)에 의해 프로그래밍되는 메모리 셀은, 제1 극성에서 인가될 수도 있는 판독 펄스(1210)에 의해 판독될 수도 있다.
도 12B를 참조하면, 프로그래밍 펄스(1225)의 제1 부분(1230)은 시간의 특정한 기간 각각 지속되는 제1 극성의 하나 이상의 전압 및/또는 전류를 포함할 수도 있다. 몇몇 실시형태에서, 제1 부분(1230)은 복수의 펄스를 포함한다. 몇몇 실시형태에서, 제1 부분(1230)의 펄스 또는 복수의 펄스는 각각 램프 형상, 계단 형상, 또는 사인파 형상을 포함할 수도 있고, 선행 에지 및/또는 후행 에지를 가질 수도 있다. 제1 부분(1230)의 형상은 메모리 셀 또는 메모리의 다른 컴포넌트의 특성에 적어도 부분적으로 기초할 수도 있다. 몇몇 실시형태에서, 제1 부분(1230)은 프로그래밍 펄스(1205)의 제1 부분(1215)과 동일할 수도 있다. 몇몇 실시형태에서, 제1 부분(1215 및 1230)은 상이하다. 제2 부분(1235)은 제2 극성의 전압 및/또는 전류를 포함할 수도 있다. 제2 부분(1235)의 극성은 제2 논리 상태를 메모리 셀에 프로그래밍하도록 구성될 수도 있다. 제2 부분(1235)은 도 12B에서 정사각형 펄스로서 도시되지만, 그러나 제2 부분(1235)은 다른 형상(예를 들면, 램프 형상, 계단 형상, 정현파 형상)일 수도 있고 및/또는 선행 및/또는 후행 에지(도시되지 않음)를 포함할 수도 있다. 몇몇 실시형태에서, 제2 부분(1235)은 제2 부분(1220)과 동일한 크기 및 지속 기간, 그러나 상이한 극성일 수도 있다. 몇몇 실시형태에서, 제2 부분(1235 및 1220)은 상이한 크기 및/또는 지속 기간을 갖는다. 그 다음, 프로그래밍 펄스(1225)에 의해 프로그래밍되는 메모리 셀은, 제1 극성에서 인가될 수도 있는 판독 펄스(1240)에 의해 판독될 수도 있다. 몇몇 실시형태에서, 판독 펄스(1240)는 판독 펄스(1210)와 동일하다.
비록 도 12A 및 도 12B에서 제1 부분(1215 및 1230)이 제2 부분(1220 및 1235) 앞에서 도시되지만, 몇몇 실시형태에서, 제1 부분(1215 및 1230)은 제2 부분(1220 및 1235)을 따를 수도 있다. 더구나, 비록 제1 부분(1215 및 1230)이 도 12A 및 도 12B에서 양의 극성을 갖는 것으로 도시되지만, 몇몇 실시형태에서, 제1 부분(1215 및 1230)은 음의 극성을 가질 수도 있다. 비록 도 12A 및 도 12B에 도시되지는 않지만, 몇몇 실시형태에서, 제2 부분(1220 및 1235) 둘 모두는 제1 부분(1215 및 1230)에 후행하고 선행한다. 마찬가지로, 도 12A 및 도 12B에 도시되지는 않지만, 몇몇 실시형태에서, 제1 부분(1215 및 1230)은 둘 모두 제2 부분(1220 및 1235)에 후행하고 선행한다.
도 12A 및 도 12B에서 도시되는 프로그래밍 펄스(1205 및 1225)는, 프로그래밍 동작 동안 메모리 셀의 저장 소자, 예컨대 도 11에서 도시되는 메모리 셀(1116)의 저장 소자(1115)에 논리 상태를 프로그래밍하기 위해 사용될 수도 있다. 프로그래밍 펄스는 BL에 제1 전압을 제공하는 것 및 WL에 제2 전압을 제공하는 것에 의해 인가될 수도 있다. 메모리 셀이 커플링될 수도 있는 액세스 라인에 커플링되는 회로는, 예를 들면, 도 2의 디코더 회로(140 및 150)에 포함되는 액세스 라인 드라이버에 제1 전압을 제공하기 위해 사용될 수도 있다. 회로는 제어 논리, 예를 들면, 도 2의 제어 논리(110)에 의해 제공되는 내부 제어 신호에 의해 제어될 수도 있다. 몇몇 실시형태에서, 프로그래밍 펄스는 제어 논리(110)에 의해 제공되는 제어 신호에 의해 구성될 수도 있다. 메모리 셀에 인가되는 결과적으로 나타나는 전압은 제1 전압과 제2 전압 사이의 차이이다. 프로그래밍 펄스는 몇몇 실시형태에서 판독 펄스와 동일한 지속 기간일 수도 있다. 몇몇 실시형태에서, 지속 기간은 10㎱ 내지 50㎱이다. 몇몇 실시형태에서, 지속 기간은 1 내지 100㎱이다. 몇몇 실시형태에서, 지속 기간은 1㎱ 내지 1 μs이다. 몇몇 실시형태에서, 프로그래밍 펄스의 제1 부분은 프로그래밍 펄스의 제2 부분보다 더 길다(예를 들면, 60 내지 100㎱ 및 20㎱ 내지 50㎱). 몇몇 실시형태에서, 제1 및 제2 부분은 동일한 지속 기간을 갖는다(예를 들면, 50㎱ 및 50㎱). 몇몇 실시형태에서, 제1 부분은 제2 부분보다 더 짧다. 메모리 셀을 프로그래밍하는 것은 몇몇 실시형태에서 메모리 셀을 판독하는 것보다 더 많은 또는 더 적은 시간이 걸릴 수도 있다.
메모리 셀이 커플링될 수도 있는 액세스 라인에 커플링되는 회로는, 예를 들면, 도 2의 디코더 회로(140 및 150)에 포함되는 액세스 라인 드라이버에 판독 펄스를 제공하기 위해 사용될 수도 있다. 회로는 제어 논리, 예를 들면, 도 2의 제어 논리(110)에 의해 제공되는 내부 제어 신호에 의해 제어될 수도 있다. 판독 펄스는 시간의 한 기간(예를 들면, 10㎱ 내지 50㎱, 1㎱ 내지 100㎱, 1㎱ 내지 1㎲) 동안 메모리 셀에 인가되는 전압(VR)일 수도 있다. 비록 도 12A 및 도 12B에서 정사각형 펄스로서 도시되지만, 다른 형상의 판독 펄스가 구현될 수도 있다. 다른 적절한 판독 펄스 형상은, 삼각형, 사다리꼴, 계단 형상 및/또는 정현파 형상을 포함하지만, 그러나 이들로 제한되지는 않는다. 몇몇 실시형태에서, 판독 펄스는 선행(leading) 및/또는 후행(trailing) 에지를 포함할 수도 있다. 비록 판독 펄스(1210 및 1240)가 순방향 극성을 갖는 것으로 도시되지만, 판독 펄스(1210 및 1240)는 역방향 극성에서 구현될 수도 있다. 몇몇 실시형태에서, 판독 펄스는 항상 동일한 극성을 가지고 인가될 수도 있다(예를 들면, 모든 판독 펄스는 순방향 극성을 나타내고, 모든 판독 펄스는 반대 극성을 나타낸다).
비록 도 12A 및 도 12B에서 도시되는 프로그래밍 및 판독 펄스가 전압과 관련하여 플롯되어 설명되지만, 펄스는 전류와 관련하여 플롯되어 설명될 수 있고, 본 개시내용의 범위 내에 있을 수 있다. 전압 및 전류는 비례적으로 관련되고, 다른 요인이 없으면, 프로그래밍 및/또는 판독 펄스의 전류를 증가 또는 감소시키는 것은, 메모리 디바이스의 동작에 대해, 몇몇 실시형태에서는 프로그래밍 또는 판독 펄스의 전압을 증가 또는 감소시키는 것과 유사한 효과를 가질 수도 있다.
도 13은 본 개시내용의 실시형태에 따른 메모리 셀을 프로그래밍하는 방법(1300)의 플로우차트이다. 예를 들면, 방법(1300)은 도 12A 및 도 12B에서 도시되는 프로그래밍 및 판독 펄스와 함께 사용될 수도 있다. 몇몇 실시형태에서, 방법(1300)은 프로그래밍 논리 상태에 대해 도 2의 메모리(100)에 의해 사용될 수도 있고, 메모리 셀은 도 11에서 도시되는 메모리 셀(1116)에 의해 구현될 수도 있다. 예를 들면, 제어 논리(110)는 방법(1300)을 수행하기 위해 메모리(100) 내의 다양한 회로에 내부 제어 신호를 제공할 수도 있다. 단계(1305)에서, 프로그래밍 펄스의 제1 부분이 제1 극성에서 인가된다. 제1 부분의 크기 및/또는 지속 기간은 저장 소자(1115), 메모리 셀(1116)의 다른 부분, 및/또는 메모리(100)의 다른 부분의 속성에 기초할 수도 있다. 몇몇 실시형태에서, 제1 부분은 메모리(100)의 컴포넌트의 안정성을 향상시킬 수도 있다. 몇몇 실시형태에서, 제1 부분은 메모리(100)의 컴포넌트에 제어 신호를 제공할 수도 있다. 단계(1310)에서, 프로그래밍 펄스의 제2 부분은 제1 또는 제2 극성에서 인가된다. 제2 부분의 극성은 저장 소자(1115)에 프로그래밍될 논리 상태에 기초하여 선택될 수도 있다. 예를 들면, 제1 극성은 제1 논리 상태(예를 들면, '0')에 대해 적용될 수도 있고 제2 극성은 제2 논리 상태(예컨대, '1')에 대해 적용될 수도 있다. 단계(1315)에서, 제1 극성에서 판독 펄스가 인가된다. 판독 펄스는 메모리 셀(1116)의 상태를 결정하기 위해 메모리 셀(1116) 양단에 인가될 수도 있다. 판독 펄스의 크기는, 대응하는 논리 상태에서의 저장 소자(1115)의 임계 전압에 적어도 부분적으로 기초할 수도 있다. 예를 들면, 판독 펄스의 크기는 제1 논리 상태에서의 저장 소자(1115)의 임계 전압 크기보다 클 수도 있고 제2 논리 상태에서의 저장 소자(1115)의 임계 전압 크기 미만일 수도 있다.
본 명세서에서 설명되는 장치 및 동작의 방법은, 몇몇 실시형태에서, 메모리 성능을 향상시키기 위해 상이한 극성에서 메모리 셀 양단에 전류 및/또는 전압을 인가하는 것을 활용할 수도 있다. 예를 들면, 본 명세서에서 설명되는 바와 같이, 셀렉터 디바이스에서 전압 드리프트는, 메모리 셀이 제1 극성에서 프로그래밍되고 제2 극성에서 판독될 때 향상될 수도 있다. 몇몇 실시형태에서, 향상은, 프로그래밍 펄스의 최종 부분(예를 들면, 최종 10 내지 50㎱)의 극성을 변경하는 것만으로 달성될 수도 있다. 다른 이점이 또한 달성될 수도 있다. 예를 들면, 임계 전압의 분포는 메모리 셀 양단에 두 부분을 갖는 프로그래밍 펄스를 인가하는 것에 의해 감소될 수도 있다. 제1 부분은 메모리 소자에 논리 상태를 프로그래밍할 수도 있다. 제2 부분은 셀렉터 디바이스에서의 임계 전압의 분포를 감소시킬 수도 있다. 프로그래밍 펄스의 제2 부분은 메모리 소자의 용융 온도 미만의 그리고 셀렉터 디바이스의 활성화 온도보다 큰 크기를 가질 수도 있다. 프로그래밍 펄스의 제2 부분은 셀렉터 디바이스에서의 전계 구동 원소 분리 효과를 완화시키는 크기를 가질 수도 있는데, 이것은 셀렉터 디바이스에서의 조성 구배를 감소시킬 수도 있다. 프로그래밍 펄스의 제2 부분이 판독 펄스와는 상이한 극성에 있을 때, 임계 전압의 분포 및 전압 드리프트 둘 모두가 완화될 수도 있다.
본 발명의 실시형태에 따른 메모리는, 컴퓨팅 시스템, 전자 스토리지 시스템, 카메라, 전화기, 무선 디바이스, 디스플레이, 칩 세트, 셋탑 박스, 또는 게이밍 시스템을 포함하는, 그러나 이들로 제한되지는 않는 다양한 전자 디바이스 중 임의의 것에서 사용될 수도 있다.
상기로부터, 비록 본 발명의 특정한 실시형태가 예시의 목적을 위해 본 명세서에서 설명되었지만, 본 발명의 취지 및 범위를 벗어나지 않으면서 다양한 수정이 이루어질 수도 있다는 것이 인식될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 바를 제외하면 제한되지 않는다.

Claims (35)

  1. 장치로서,
    메모리 셀로서:
    메모리 소자; 및
    상기 메모리 소자에 전기적으로 커플링되는 셀렉터 디바이스(selector device)를 포함하는, 상기 메모리 셀;
    상기 메모리 셀에 커플링되는 제1 메모리 액세스 라인;
    상기 메모리 셀에 커플링되는 제2 메모리 액세스 라인;
    상기 제1 메모리 액세스 라인에 커플링되는 제1 액세스 라인 드라이버;
    상기 제2 메모리 액세스 라인에 커플링되는 제2 액세스 라인 드라이버; 및
    제어 논리로서, 상기 제1 및 제2 액세스 라인 드라이버를 제어하여,
    프로그래밍 펄스로서, 상기 프로그래밍 펄스의 적어도 일부분이 상기 메모리 소자에 논리 상태를 프로그래밍하기 위해 상기 메모리 셀 양단에서 제1 극성에서 제공되는, 상기 프로그래밍 펄스를 제공하도록,
    상기 메모리 소자의 상기 논리 상태를 결정하기 위해 상기 메모리 셀 양단에 제2 극성의 판독 펄스를 제공하도록 구성되는, 상기 제어 논리를 포함하는, 장치.
  2. 제1항에 있어서, 상기 프로그래밍 펄스는 제1 부분 및 제2 부분을 포함하는, 장치.
  3. 제2항에 있어서, 상기 제1 부분은 상기 메모리 소자에 상기 논리 상태를 프로그래밍하도록 구성되는 시간 지속 기간 및 크기를 가지며, 상기 크기는 전류 크기 또는 전압 크기인, 장치.
  4. 제2항에 있어서, 상기 제2 부분은 상기 셀렉터 디바이스에서 조성 구배(compositional gradient)를 감소시키도록 구성되는 시간 지속 기간 및 크기를 가지며, 상기 크기는 전류 크기 또는 전압 크기인, 장치.
  5. 제4항에 있어서, 상기 제2 부분의 상기 크기는 상기 메모리 소자의 프로그래밍 크기 미만인, 장치.
  6. 제4항에 있어서, 상기 셀렉터 디바이스 내의 재료의 상기 조성 구배는 10% 미만인, 장치.
  7. 제2항에 있어서, 상기 제1 부분은 상기 제2 극성에 있고 상기 제2 부분은 상기 제1 극성에 있는, 장치.
  8. 제2항에 있어서, 상기 제1 부분은 복수의 크기를 포함하고, 상기 크기는 전류 크기 또는 전압 크기인, 장치.
  9. 제2항에 있어서, 상기 제1 부분은 상기 제2 부분의 지속 기간보다 더 긴 지속 기간을 갖는, 장치.
  10. 제2항에 있어서, 상기 제1 부분은 상기 제2 부분의 크기보다 더 큰 크기를 가지며, 상기 크기는 전류 크기 또는 전압 크기인, 장치.
  11. 제1항에 있어서, 상기 메모리 소자는 상 변화 재료(phase change material)를 포함하고, 상기 프로그래밍 펄스는 상기 상 변화 재료의 적어도 일부분의 상을 변화시키도록 상기 제어 논리에 의해 구성되는, 장치.
  12. 제1항에 있어서, 상기 셀렉터 디바이스는 칼코겐화물(chalcogenide) 재료를 포함하는, 장치.
  13. 제1항에 있어서, 복수의 메모리 셀 및 상기 복수의 메모리 셀 중 적어도 일부에 커플링되는 복수의 메모리 액세스 라인을 포함하는 메모리 어레이를 더 포함하되, 상기 메모리 셀은 상기 복수의 메모리 셀 중 하나이며, 상기 제1 및 제2 메모리 액세스 라인 각각은 상기 복수의 메모리 액세스 라인 중 하나이고, 상기 메모리 어레이는 이차원(two-dimensional: 2D) 어레이 또는 삼차원(three-dimensional: 3D) 어레이인, 장치.
  14. 제13항에 있어서, 상기 메모리 어레이는 상기 제어 논리 및 상기 복수의 메모리 액세스 라인 중 적어도 일부에 커플링되는 디코더를 포함하되, 상기 디코더는 대칭인, 장치.
  15. 제13항에 있어서, 상기 메모리 어레이는 상기 제어 논리 및 상기 복수의 메모리 액세스 라인 중 적어도 일부에 커플링되는 디코더를 포함하되, 상기 디코더는 비대칭인, 장치.
  16. 장치로서,
    저장 소자를 포함하는 메모리 셀;
    상기 메모리 셀에 커플링되는 제1 메모리 액세스 라인;
    상기 메모리 셀에 커플링되는 제2 메모리 액세스 라인;
    상기 제1 메모리 액세스 라인에 커플링되는 제1 액세스 라인 드라이버;
    상기 제2 메모리 액세스 라인에 커플링되는 제2 액세스 라인 드라이버; 및
    제어 논리로서, 상기 제1 및 제2 액세스 라인 드라이버를 제어하여,
    상기 메모리 셀 양단에 제1 부분 및 제2 부분을 갖는 프로그래밍 펄스를 제공하여 논리 상태를 상기 저장 소자에 프로그래밍하도록,
    상기 메모리 셀의 상기 논리 상태를 결정하기 위해 상기 메모리 셀 양단에 제1 극성의 판독 펄스를 제공하도록 구성되는, 상기 제어 논리를 포함하는, 장치.
  17. 제16항에 있어서, 상기 제1 부분은 램프 형상, 계단 형상 및 복수의 펄스 중 적어도 하나를 포함하는, 장치.
  18. 제16항에 있어서, 상기 프로그래밍 펄스의 상기 제1 부분 및 상기 제2 부분은 상기 제1 극성에 있는, 장치.
  19. 제16항에 있어서, 상기 제1 부분은 상기 제1 극성에 있고 상기 제2 부분은 제2 극성에 있는, 장치.
  20. 제16항에 있어서, 상기 저장 소자에 프로그래밍되는 상기 논리 상태는 상기 프로그래밍 펄스의 상기 제2 부분의 극성에 기초하는, 장치.
  21. 제20항에 있어서, 상기 제2 부분이 상기 제1 극성에 있을 때 제1 논리 상태가 상기 저장 소자에 프로그래밍되고, 상기 제2 부분이 제2 극성에 있을 때 제2 논리 상태가 상기 저장 소자에 프로그래밍되는, 장치.
  22. 방법으로서,
    제1 극성에서 메모리 셀 양단에 프로그래밍 펄스를 인가하는 단계로서, 상기 프로그래밍 펄스는 상기 메모리 셀의 메모리 소자에 논리 상태를 프로그래밍하도록 구성되는, 상기 프로그래밍 펄스를 인가하는 단계; 및
    제2 극성에서 상기 메모리 셀 양단에 판독 펄스를 인가하는 단계로서, 상기 판독 펄스는 상기 메모리 소자의 상기 논리 상태를 결정하도록 구성되는, 상기 판독 펄스를 인가하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 상기 메모리 소자에 프로그래밍되는 상기 논리 상태는 상기 프로그래밍 펄스의 크기에 적어도 부분적으로 기초하며, 상기 크기는 전류 크기 또는 전압 크기인, 방법.
  24. 제23항에 있어서, 상기 프로그래밍 펄스가 제1 크기를 가질 때 제1 논리 상태가 상기 메모리 소자에 프로그래밍되고 상기 프로그래밍 펄스가 제2 크기를 가질 때 제2 논리 상태가 상기 메모리 소자에 프로그래밍되는, 방법.
  25. 제22항에 있어서, 상기 메모리 소자에 프로그래밍되는 상기 논리 상태는 상기 프로그래밍 펄스의 시간 지속 기간에 적어도 부분적으로 기초하는, 방법.
  26. 제22항에 있어서, 상기 프로그래밍 펄스는 상기 메모리 소자의 적어도 일부를 용융시키도록 구성되는, 방법.
  27. 제22항에 있어서, 상기 메모리 셀은 제1 논리 상태에 대응하는 제1 임계 전압 및 제2 논리 상태에 대응하는 제2 임계 전압을 가지며, 상기 판독 펄스의 전압 크기는 상기 제1 임계 전압과 상기 제2 임계 전압 사이에 있도록 구성되는, 방법.
  28. 방법으로서,
    메모리 셀 양단에 제1 극성의 프로그래밍 펄스의 제1 부분을 인가하는 단계;
    상기 메모리 셀 양단에 제2 극성의 프로그래밍 펄스의 제2 부분을 인가하는 단계; 및
    상기 메모리 셀 양단에 상기 제1 극성의 판독 펄스를 인가하는 단계로서, 상기 판독 펄스는 상기 메모리 셀의 논리 상태를 결정하도록 구성되는, 상기 판독 펄스를 인가하는 단계를 포함하는, 방법.
  29. 제28항에 있어서, 상기 프로그래밍 펄스의 상기 제1 부분은 상기 메모리 셀의 메모리 소자에 논리 상태를 프로그래밍하도록 구성되는, 방법.
  30. 제28항에 있어서, 상기 프로그래밍 펄스의 상기 제2 부분은 상기 메모리 셀의 메모리 소자의 용융 온도 미만의 그리고 상기 메모리 셀의 셀렉터 디바이스의 임계 전압보다 높은 온도를 제공하는 크기를 가지며, 상기 크기는 전류 크기 또는 전압 크기인, 방법.
  31. 제28항에 있어서, 상기 제1 부분의 크기 및 시간 지속 기간은 상기 메모리 셀의 메모리 소자의 재료에 적어도 부분적으로 기초하는, 방법.
  32. 제28항에 있어서, 상기 제2 부분의 크기 및 시간 지속 기간은 상기 메모리 셀의 셀렉터 디바이스의 재료 및 메모리 소자 중 적어도 하나의 재료에 적어도 부분적으로 기초하는, 방법.
  33. 제28항에 있어서, 상기 제1 부분은, 대응하는 시간 지속 기간을 각각 갖는 복수의 크기를 포함하는, 방법.
  34. 제28항에 있어서, 상기 프로그래밍 펄스의 상기 제1 부분은 상기 메모리 셀에 전기적으로 커플링되는 컴포넌트에 제어 신호를 제공하도록 구성되고, 상기 프로그래밍 펄스의 상기 제2 부분은 상기 메모리 셀의 저장 소자에 논리 상태를 프로그래밍하도록 구성되는, 방법.
  35. 제34항에 있어서, 상기 제1 극성 및 상기 제2 극성은 동일한 극성인, 방법.
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