TWI741641B - 記憶體裝置及操作其之方法 - Google Patents

記憶體裝置及操作其之方法 Download PDF

Info

Publication number
TWI741641B
TWI741641B TW109119186A TW109119186A TWI741641B TW I741641 B TWI741641 B TW I741641B TW 109119186 A TW109119186 A TW 109119186A TW 109119186 A TW109119186 A TW 109119186A TW I741641 B TWI741641 B TW I741641B
Authority
TW
Taiwan
Prior art keywords
memory
memory cell
pulse
polarity
voltage
Prior art date
Application number
TW109119186A
Other languages
English (en)
Other versions
TW202101472A (zh
Inventor
奧格斯提諾 波羅瓦諾
伊諾珊卓 托托里
安德利亞 瑞達里
法比歐 佩里茲
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202101472A publication Critical patent/TW202101472A/zh
Application granted granted Critical
Publication of TWI741641B publication Critical patent/TWI741641B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Peptides Or Proteins (AREA)

Abstract

本發明揭示一種包含一記憶體元件及一選擇器器件之記憶體單元。可使用具有一第一極性之一程式化脈衝程式化該記憶體單元及使用具有一第二極性之一讀取脈衝讀取該記憶體單元。可使用具有第一部分及第二部分之一程式化脈衝程式化該記憶體單元。該第一部分及該第二部分可具有不同振幅及極性。該記憶體單元可展現減小電壓漂移及/或臨限電壓分佈。本發明描述一種充當一記憶體元件及一選擇器器件兩者之記憶體單元。可使用具有第一部分及第二部分之一程式化脈衝程式化該記憶體單元。該第一部分及該第二部分可具有不同振幅及極性。

Description

記憶體裝置及操作其之方法
本發明大體而言係關於記憶體裝置及操作其之方法。
傳統記憶體單元包含一記憶體元件(其用於儲存一邏輯狀態)及一選擇器器件。在具有一交叉點架構之一記憶體陣列中，記憶體元件及選擇器器件可位於一第一存取線(例如字線)及一第二存取線(例如位元線)之一交叉點處。在一些架構中，選擇器可耦合至字線且記憶體元件可耦合至位元線。在一些架構中，記憶體元件可為一相變材料。記憶體元件可程式化為可對應於兩種邏輯狀態(例如「0」及「1」)之兩種可偵測狀態(例如設定及重設)之一者。在一些架構中，兩種狀態可由記憶體單元之臨限電壓區分。
臨限電壓可取決於記憶體元件及選擇器器件之狀態。選擇器器件可減少洩漏電流且允許選擇一單一記憶體元件用於讀取資料及/或寫入資料。然而，選擇器器件之臨限電壓會隨時間漂移。例如，選擇器器件可具有臨限電壓無偏漂移，其可引起選擇器器件之臨限電壓隨時間不斷增大。選擇器器件之臨限電壓之不穩定性會引起整個記憶體單元之臨限電壓之不穩定性。記憶體單元之臨限電壓之不穩定性會使判定程式化至記憶體單元之狀態變得更困難或不可能。
根據本發明之原理之一實例性裝置可包含：一記憶體單元，其可包含一記憶體元件及電耦合至該記憶體元件之一選擇器器件；一第一記憶體存取線，其耦合至該記憶體單元；一第二記憶體存取線，其耦合至該記憶體單元；一第一存取線驅動器，其耦合至該第一記憶體存取線；一第二存取線驅動器，其耦合至該第二記憶體存取線；及一控制邏輯，其可經組態以控制該第一存取線驅動器及該第二存取線驅動器：提供一程式化脈衝，其中橫跨該記憶體單元提供呈一第一極性之該程式化脈衝之至少一部分以將一邏輯狀態程式化至該記憶體元件；及橫跨該記憶體單元提供呈一第二極性之一讀取脈衝以判定該記憶體元件之該邏輯狀態。
根據本發明之原理之另一實例性裝置可包含：一記憶體單元，其包含一儲存元件；一第一記憶體存取線，其耦合至該記憶體單元；一第二記憶體存取線，其耦合至該記憶體單元；一第一存取線驅動器，其耦合至該第一記憶體存取線；一第二存取線驅動器，其耦合至該第二記憶體存取線；及一控制邏輯，其可經組態以控制該第一存取線驅動器及該第二存取線驅動器：橫跨該記憶體單元提供具有一第一部分及一第二部分之一程式化脈衝以將一邏輯狀態程式化至該儲存元件；及橫跨該記憶體單元提供呈一第一極性之一讀取脈衝以判定該記憶體單元之該邏輯狀態。
根據本發明之原理之一實例性方法可包含：橫跨一記憶體單元施加呈一第一極性之一程式化脈衝，其中該程式化脈衝經組態以將一邏輯狀態程式化至該記憶體單元之一記憶體元件；及橫跨該記憶體單元施加呈一第二極性之一讀取脈衝，其中該讀取脈衝經組態以判定該記憶體元件之該邏輯狀態。
根據本發明之原理之另一實例性方法可包含：橫跨一記憶體單元施加呈一第一極性之一程式化脈衝之一第一部分；橫跨該記憶體單元施加呈一第二極性之一程式化脈衝之一第二部分；及橫跨該記憶體單元施加呈該第一極性之一讀取脈衝，其中該讀取脈衝經組態以判定該記憶體單元之一邏輯狀態。
10:臨限電壓圖
11:臨限電壓分佈圖
12:設定狀態臨限電壓分佈增大
13:新臨限電壓分佈
14:臨限電壓分佈圖
15:圓圈
100:記憶體
110:控制邏輯
120:I/O控制電路
122:內部資料匯流排
124:內部位址匯流排
126:內部命令匯流排
128:I/O匯流排
132:狀態暫存器匯流排
134:狀態暫存器
136:命令暫存器
138:控制信號
140:解碼器電路
150:解碼器電路
154:電壓電路
160:記憶體陣列
170:資料I/O電路
200:記憶體單元陣列
205:記憶體單元
212-0至212-N:字線(WL)
214-0至214-M:位元線(BL)
215:記憶體單元
220-0至220-M:導線/BL
225:記憶體單元
230-0至230-N:導線/WL
242:存取線驅動器
243:存取線驅動器
244:存取線驅動器
245:存取線驅動器
246:存取線驅動器
252:存取線驅動器
253:存取線驅動器
254:存取線驅動器
255:存取線驅動器
256:存取線驅動器
300:記憶體單元陣列
500:記憶體陣列
505:第一存取線/WL
510:第一電極
515:選擇器器件
520:第二電極
525:記憶體元件
530:第三電極
535:第二存取線/BL
540:記憶體單元
600A:圖表
600B:圖表
605:程式化脈衝
610:讀取脈衝
615:程式化脈衝
620:讀取脈衝
700:圖表
705:程式化脈衝
710:讀取脈衝
715:第一部分
720:第二部分
800A:繪圖
800B:繪圖
805:程式化脈衝
810:第一部分
815:第二部分
820:第一振幅
825:第二振幅
830:第三振幅
835:程式化脈衝
840:第一部分
845:第二部分
900:方法
905:步驟
910:步驟
1000:方法
1005:步驟
1010:步驟
1015:步驟
1100:記憶體陣列
1105:第一存取線/WL
1110:第一電極
1115:儲存元件
1116:記憶體單元
1120:第二電極
1125:第二存取線/BL
1200A:電壓圖
1200B:電壓圖
1205:程式化脈衝
1210:讀取脈衝
1215:第一部分
1220:第二部分
1225:程式化脈衝
1230:第一部分
1235:第二部分
1240:讀取脈衝
1300:方法
1305:步驟
1310:步驟
1315:步驟
BL-0:存取線
BL-1:存取線
BL-2:存取線
BL-3:存取線
BL-4:存取線
V1至VN:電壓
Vread:電壓
VTH:臨限電壓
WL-0:存取線
WL-1:存取線
WL-2:存取線
WL-3:存取線
WL-4:存取線
圖1係一記憶體陣列之臨限電壓分佈及漂移之一電壓圖。
圖2A係根據本發明之一實施例之一記憶體之一方塊圖。
圖2B係根據本發明之一實施例之一記憶體陣列之一方塊圖。
圖3係根據本發明之一實施例之一記憶體陣列之一部分之一示意圖。
圖4係根據本發明之一實施例之一記憶體陣列之一部分之一示意圖。
圖5係根據本發明之一實施例之一記憶體陣列之一部分之一示意圖。
圖6A係一記憶體之一實例性程式化脈衝及一實例性讀取脈衝之一電壓圖。
圖6B係根據本發明之一實施例之一程式化脈衝及一讀取脈衝之一電壓圖。
圖7係根據本發明之一實施例之具有第一部分及第二部分之一程式化脈衝之一電壓圖。
圖8A係根據本發明之一實施例之一程式化脈衝之一電流圖。
圖8B係根據本發明之一實施例之一程式化脈衝之一電流圖。
圖9係根據本發明之一實施例之一方法之一流程圖。
圖10係根據本發明之一實施例之一方法之一流程圖。
圖11係根據本發明之一實施例之一記憶體陣列之一部分之一示意 圖。
圖12A係根據本發明之一實施例之具有第一部分及第二部分之一程式化脈衝之一電壓圖。
圖12B係根據本發明之一實施例之具有第一部分及第二部分之一程式化脈衝之一電壓圖。
圖13係根據本發明之一實施例之一方法之一流程圖。
下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習技術者應清楚，可在無此等特定細節之情況下實踐本發明之實施例。再者，本文所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。
一記憶體陣列可包含各包含一記憶體元件及一選擇器器件之記憶體單元。在一些實施例中，一記憶體陣列可包含其中一單一材料及/或組件充當一記憶體元件及一選擇器器件(例如具有記憶體性質之一自選材料)之記憶體單元。充當記憶體元件及選擇器器件兩者之一材料及/或組件可指稱一儲存元件。各記憶體單元可程式化為複數種邏輯狀態之一者。複數種邏輯狀態可與記憶體單元之不同臨限電壓(例如VTH)相關聯及/或與由記憶體單元展現之不同臨限電壓性質相關聯。一記憶體單元可(例如)藉由必須或似乎具有一特定臨限電壓來展現一臨限電壓性質。記憶體單元可或可不在展現臨限電壓性質時經歷一臨限事件。
一記憶體單元之一記憶體元件可包含一相變材料(PCM)。在一些實施例中，PCM包含一硫族化合物。當PCM處於一非晶狀態中時，PCM可 具有一高電阻。此可指稱一重設狀態。當PCM處於一結晶或半結晶狀態中時，PCM可具有比處於非晶狀態中時低之一電阻。此可指稱一設定狀態。在一些實施例中，PCM可具有可具有不同電阻位準且對應於不同設定狀態之多種結晶狀態。PCM之狀態可取決於橫跨記憶體單元所施加之一程式化脈衝之一電壓及/或電流之一振幅。如本文所使用，振幅可指稱一電壓振幅或一電流振幅。程式化脈衝可將記憶體元件加熱至一程式化溫度(例如攝氏500度至700度)。程式化脈衝可引起記憶體元件之PCM之至少一部分至少暫時改變相(例如熔化)。相變可改變PCM之狀態(例如設定、重設)。PCM之狀態之間的電阻變化會影響PCM之一臨限電壓。例如，記憶體元件可至少部分基於PCM之結晶狀態來展現一不同臨限電壓。在一些實施例中，不同臨限電壓可對應於記憶體單元之不同邏輯狀態。
在一些實施例中，一選擇器器件可為不同於記憶體元件之一材料。在一些實施例中，選擇器器件可為一不同PCM、一硫族化合物材料及/或硫族化合物合金。然而，選擇器器件之硫族化合物材料可或可不在讀取及/或程式化期間經歷一相變。在一些實施例中，硫族化合物材料可不是一相變材料。在一些實施例中，由選擇器器件展現之臨限電壓性質可取決於橫跨記憶體單元所施加之程式化脈衝及讀取脈衝之相對電壓極性。
圖1係可包含於一記憶體陣列中之記憶體單元之一臨限電壓圖10。記憶體單元之臨限電壓可在指稱電壓漂移之一程序中隨時間增大。電壓漂移可為可至少部分由包含於記憶體單元中之選擇器器件之不穩定性引起的無偏或有偏電壓漂移。線11係一初始設定狀態中之記憶體單元之臨限電壓之一分佈圖且線14係一初始重設狀態中之記憶體單元之臨限電壓之一分佈圖。在一些實施例中，設定狀態及重設狀態可對應於邏輯狀態(分別為 「0」及「1」或分別為「1」及「0」)。如繪圖10中所展示，當在電壓Vread處將一讀取脈衝施加於一記憶體單元時，讀取脈衝之電壓高於設定狀態中之記憶體單元之臨限電壓且低於重設狀態中之記憶體單元之臨限電壓。可基於一給定記憶體單元是否回應於Vread處之讀取脈衝而超限來判定其狀態。
隨時間逝去，記憶體單元之選擇器器件之不穩定性會引起設定狀態臨限電壓之分佈增大，如由箭頭12所展示。臨限電壓之增大可導致記憶體單元之一新臨限電壓分佈，如線13所繪示。在分佈已移位之後，當在電壓Vread處施加一讀取脈衝時，設定狀態中之一些或所有記憶體單元可具有高於電壓Vread之一臨限電壓。無法再使用高於Vread之一臨限電壓來判定設定記憶體單元之狀態。在圖1中，由圓圈15指示無法與重設狀態中之記憶體單元區分之設定狀態中之記憶體單元。
通常，藉由施加具有相同極性之程式化及讀取脈衝來程式化及讀取記憶體單元。然而，如下文將更詳細描述，施加具有不同極性之程式化及/或讀取脈衝可提高記憶體單元之選擇器器件之穩定性。此可減小記憶體單元之臨限電壓之電壓漂移範圍。此外，使用在記憶體元件之熔點下及/或在記憶體元件之程式化溫度下加熱選擇器器件之一電壓及/或電流施加具有一部分之一程式化脈衝可減小記憶體單元之選擇器器件之臨限電壓之分佈範圍。
在一些實施例中，依不同極性程式化及讀取記憶體單元不會影響記憶體單元之記憶體元件之邏輯狀態及/或效能。記憶體元件之邏輯狀態及/或效能可取決於橫跨記憶體單元所施加之程式化脈衝之電壓、電流及/或持續時間。在一些實施例中，依不同極性程式化及讀取記憶體單元會影響 選擇器器件之效能。在一些實施例中，可藉由程式化脈衝及讀取脈衝之極性及/或程式化及讀取脈衝之相對極性來至少部分減輕選擇器器件之臨限電壓之臨限電壓漂移及/或分佈。
程式化及讀取操作可利用由不同電流及/或電壓振幅及/或極性所致之記憶體元件及選擇器器件之不同臨限電壓性質。可依各種時序、序列、持續時間等等將各種電流及/或電壓及/或極性施加於記憶體單元以影響程式化及讀取操作。在一些實施例中，程式化脈衝及讀取脈衝可具有不同極性以至少部分減輕選擇器器件之電壓漂移。在一些實施例中，一程式化脈衝可具有用於將一邏輯狀態程式化至記憶體元件之一第一部分及用於至少部分減輕選擇器器件之電壓漂移及/或分佈之一第二部分。程式化脈衝之第一部分及第二部分可至少部分基於記憶體元件及/或選擇器器件之材料性質。在一些實施例中，程式化脈衝之第二部分具有不同於第一部分之一極性。在一些實施例中，第二部分具有低於第一部分之峰值電壓及/或電流。在一些實施例中，一讀取脈衝可具有不同於程式化脈衝之第二部分的一極性。
圖2A繪示根據本發明之一實施例之包含一記憶體100之一裝置。記憶體100包含一記憶體陣列160，其具有經組態以儲存資料之複數個記憶體單元。可透過使用各種存取線、字線(WL)及/或位元線(BL)來存取陣列中之記憶體單元。記憶體單元可為非揮發性記憶體單元(諸如「反及」或「反或」快閃單元、相變記憶體單元)，或一般可為任何類型之記憶體單元。記憶體陣列160之記憶體單元可配置成一記憶體陣列架構。例如，在一實施例中，記憶體單元配置成一三維(3D)交叉點架構。在其他實施例中，可使用其他記憶體陣列架構，例如一單層交叉點架構等等。記憶體單 元可為經組態以儲存單位元資料之單位階單元。記憶體單元亦可為經組態以儲存多位元資料之多位階單元(例如，記憶體單元之記憶體元件可具有多種設定狀態)。
一I/O匯流排128連接至一I/O控制電路120，I/O控制電路120使資料信號、位址資訊信號及其他信號發送於I/O匯流排128與一內部資料匯流排122、一內部位址匯流排124及/或一內部命令匯流排126之間。可由I/O控制電路120對一位址暫存器(圖中未展示)提供暫時儲存之位址資訊。在一些實施例中，I/O控制電路120可包含位址暫存器。I/O控制電路120透過一狀態暫存器匯流排132耦合至一狀態暫存器134。可由I/O控制電路120回應於提供至記憶體100之一讀取狀態命令而提供由狀態暫存器134儲存之狀態位元。狀態位元可具有用於指示記憶體及其操作之各種態樣之一狀態條件的各自值。
記憶體100亦包含自外部或透過命令匯流排126接收若干控制信號138以控制記憶體100之操作的一控制邏輯110。可使用任何適當介面協定實施控制信號138。例如，控制信號138可基於接針(如動態隨機存取記憶體及快閃記憶體(例如「反及」快閃記憶體)中所常見)或基於作業碼。實例性控制信號138包含時脈信號、讀取/寫入/程式化信號、時脈啟用信號等等。一命令暫存器136耦合至內部命令匯流排126以儲存由I/O控制電路120接收之資訊且將該資訊提供至控制邏輯110。控制邏輯110可進一步透過狀態暫存器匯流排132存取一狀態暫存器134以(例如)隨狀態條件改變而更新狀態位元。控制邏輯110可經組態以將內部控制信號提供至記憶體100之各種電路。例如，回應於接收一記憶體存取命令(例如讀取、程式化)，控制邏輯110可提供內部控制信號以控制各種記憶體存取電路執行一 記憶體存取操作。各種記憶體存取電路用於記憶體存取操作期間，且一般可包含諸如解碼器電路、充電泵電路、存取線驅動器、資料及快取暫存器、I/O電路等等之電路。
位址暫存器將區塊列位址信號提供至一解碼器電路140及將行位址信號提供至一解碼器電路150。解碼器電路140及解碼器電路150可用於選擇記憶體單元之區塊用於例如讀取及程式化操作之記憶體操作。解碼器電路140及/或解碼器電路150可包含一或多個存取線驅動器，其等經組態以將信號提供至記憶體陣列160中之存取線之一或多者以執行記憶體操作。例如，可將讀取脈衝及程式化脈衝提供至存取線以進行讀取及程式化操作。存取線驅動器可耦合至記憶體陣列160之存取線。存取線驅動器可使用由電壓電路154提供之一電壓驅動存取線。電壓電路154可在記憶體100之操作期間(例如，在記憶體存取操作期間)提供具有不同極性之不同電壓V1、V2、…、VN。由電壓電路154提供之電壓V1、V2、…、VN可包含大於提供至記憶體100之一電源供應電壓的電壓、小於提供至記憶體100之一參考電壓(例如接地)的電壓及其他電壓。
一資料I/O電路170包含經組態以基於自控制邏輯110接收之信號來促進I/O控制電路120與記憶體陣列160之間的資料傳送的一或多個電路。在各種實施例中，資料I/O電路170可包含一或多個感測放大器、暫存器、緩衝器及用於感測邏輯狀態之其他電路以管理記憶體陣列160與I/O控制電路120之間的資料傳送。例如，在一寫入或程式化操作期間，I/O控制電路120透過I/O匯流排128接收待寫入資料且經由內部資料匯流排122將資料提供至資料I/O電路170。資料I/O電路170在由解碼器電路140及解碼器電路150指定之一位置處基於由控制邏輯110提供之控制信號來將資料寫入/ 程式化至記憶體陣列160。在一讀取操作期間，資料I/O電路在由解碼器電路140及解碼器電路150指定之一位址處基於由控制邏輯110提供之控制信號來自記憶體陣列160讀取資料。資料I/O電路經由內部資料匯流排122將讀取資料提供至I/O控制電路。接著，I/O控制電路120將讀取資料提供於I/O匯流排128上。
在一些實施例中，控制邏輯110控制電路(例如存取線驅動器)，使得在針對記憶體陣列160之一記憶體單元之一程式化操作期間，可將一第一電壓(例如0V)提供至一選定字線且可將一第二電壓提供至一選定位元線。記憶體單元可位於選定字線及位元線之相交點處。基於儲存於對應於選定字線及位元線之位址處的邏輯狀態，第二電壓可高於或低於提供至字線之電壓。第二電壓之振幅可基於儲存於對應於選定字線及位元線之位址處的邏輯狀態(例如，+4V用於「0」及+6V用於「1」)。在一些實施例中，在一程式化操作期間，基於儲存於位址處之邏輯狀態，可總是對選定位元線提供一特定電壓，且可對字線提供高於或低於位元線之電壓的一電壓。在一些實施例中，在一單一程式化操作期間，字線可具有多個電壓位準。在一些實施例中，在一單一程式化操作期間，字線可具有多個電壓位準，使得複數個電壓在單一程式化操作期間改變。
在一些實施例中，在針對一記憶體單元之一讀取操作期間，可將一第一電壓(例如0V)提供至一選定字線且可將一第二電壓(例如-5V、+5V)提供至一選定位元線。記憶體單元可位於選定字線及位元線之相交點處。第二電壓可大於或小於提供至字線之第一電壓，然而，第二電壓可對每一讀取操作提供相同電壓極性。記憶體單元之邏輯狀態可由耦合至選定位元線之一感測放大器感測。可將記憶體單元之感測邏輯狀態提供至資料 I/O電路170。
圖2B繪示根據本發明之一實施例之一記憶體陣列160。記憶體陣列160包含複數個存取線，例如存取線WL-0、WL-1、WL-2、WL-3、WL-4及存取線BL-0、BL-1、BL-2、BL-3、BL-4。記憶體單元(圖2B中未展示)可位於存取線之相交點處。記憶體陣列160之複數個個別記憶體單元或記憶體單元群組可透過存取線WL-0、WL-1、WL-2、WL-3、WL-4及存取線BL-0、BL-1、BL-2、BL-3、BL-4存取。資料可自記憶體單元讀取或寫入記憶體單元。一解碼器電路140耦合至複數個存取線WL-0、WL-1、WL-2、WL-3、WL-4，其中各自存取線驅動器242、243、244、245、246加偏壓於各自存取線WL-0、WL-1、WL-2、WL-3、WL-4。一解碼器電路150耦合至複數個存取線BL-0、BL-1、BL-2、BL-3、BL-4，其中各自存取線驅動器252、253、254、255、256加偏壓於各自存取線BL-0、BL-1、BL-2、BL-3、BL-4。
內部控制信號(例如)由控制邏輯110提供至存取線驅動器252、253、254、255、256以加偏壓於各自存取線BL-0、BL-1、BL-2、BL-3、BL-4。內部控制信號亦(例如)由控制邏輯110提供至存取線驅動器242、243、244、245、246以加偏壓於各自存取線WL-0、WL-1、WL-2、WL-3、WL-4。控制邏輯110可為一狀態機，其在接收諸如讀取、寫入等等之命令之後判定需要依何種偏壓位準將何種偏壓信號提供至何種信號線。需要提供至存取線WL-0、WL-1、WL-2、WL-3、WL-4、BL-0、BL-1、BL-2、BL-3、BL-4之偏壓信號可取決於將回應於一接收命令而執行之一操作。在一些實施例中，解碼器電路140、150能夠依一第一極性及一第二極性對稱操作。在一些實施例中，解碼器電路140、150能夠依第一極性 及第二極性非對稱操作。例如，解碼器電路140、150可提供呈第一極性之較高振幅電壓及/或電流及呈第二極性之較低振幅電壓及/或電流。在一些實施例中，非對稱解碼器可具有一較小佈局面積。
圖3係繪示根據本發明之一實施例之記憶體單元之一陣列200之一部分的一圖式。在一些實施例中，陣列200可用於實施圖2A之記憶體陣列160。在圖3所繪示之實例中，陣列200係包含第一數目個導線230-0、230-1、…、230-N(例如存取線，其等在本文中可指稱字線)及第二數目個導線220-0、220-1、…、220-M(例如存取線，其等在本文中可指稱位元線)之一交叉點陣列。一記憶體單元225位於字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M之各相交點處且記憶體單元225可呈一兩端子架構，例如，其中一特定字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M充當記憶體單元225之電極。
記憶體單元225可為電阻可變記憶體單元，例如RRAM單元、CBRAM單元、PCRAM單元及/或STT-RAM單元，以及其他類型之記憶體單元。記憶體單元225可包含可程式化為不同邏輯狀態之一材料(硫族化合物)。例如，記憶體單元225可包含一組合物，其可包含硒(Se)、砷(As)、鍺(Ge)、矽(Si)、碲(Te)、銻(Sb)或其等之組合。亦可使用其他材料。例如，記憶體單元225可經程式化以回應於(例如)所施加之程式化電壓及/或電流脈衝而具有對應於特定邏輯狀態之一特定電阻及/或臨限電壓。實施例不受限於一或若干特定材料。例如，材料可為由各種摻雜或未摻雜材料形成之一硫族化合物。可用於形成記憶體元件或選擇器器件之其他材料實例包含二元金屬氧化物材料、超巨磁阻材料及/或基於聚合物之各種電阻可變材料等等。在一些實施例中，陣列200之記憶體單元225可 各包含一記憶體元件及一選擇器器件。在一些實施例中，記憶體單元225可包含充當一記憶體元件及一選擇器器件之一單一材料及/或組件(例如一儲存元件)。
在操作中，可藉由經由選定字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M橫跨記憶體單元225施加一電壓(例如一程式化電壓)來程式化陣列200之記憶體單元225。一感測(例如讀取)操作可用於回應於施加於選定字線230-0、230-1、…、230-N(其耦合至各自單元)之一特定電壓而藉由感測(例如)對應於各自記憶體單元之一位元線220-0、220-1、…、220-M上之電流來而判定一記憶體單元225之資料狀態。
圖4係繪示記憶體單元之一陣列300之一部分的一圖式。在一些實施例中，陣列300可用於實施圖2A之記憶體陣列160。在圖4所繪示之實例中，陣列300組態成一交叉點記憶體陣列架構，例如一三維(3D)交叉點記憶體陣列架構。多層交叉點記憶體陣列300包含安置於在一第一方向上延伸之字線(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)及在一第二方向上延伸之位元線(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)之交替(例如，交錯)層之間的若干連續記憶體單元(例如205、215、225)。例如，層數可增加或減少。記憶體單元205、225之各者可組態於字線(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)與位元線(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)之間，使得一單一記憶體單元205、225直接與其各自位元線及字線電耦合及電串聯。例如，陣列300可包含呈與一單一儲存元件或多個儲存元件一樣小之一粒度之可個別定址(例如，可隨機存取)記憶體單元之一三維矩陣，其可經存取以用於例如感測及寫入之資料操作。在一些 實施例中，記憶體陣列300之記憶體單元205、215、225可各包含一記憶體元件及一選擇器器件。在一些實施例中，記憶體單元205、215、225可包含充當一記憶體元件及一選擇器器件之一單一材料及/或組件(例如一儲存元件)。在若干實施例中，記憶體陣列300可包含比圖4之實例中所展示之層、位元線、字線及/或記憶體單元多或少的層、位元線、字線及/或記憶體單元。
圖5係根據本發明之一實施例之一記憶體陣列500之一部分之一說明圖。記憶體陣列500之該部分可包含於圖1之記憶體陣列160中。記憶體陣列500可包含一第一存取線505及一第二存取線535。為便於參考，第一存取線亦可指稱一字線(WL)505且第二存取線亦可指稱一位元線(BL)535。如圖5中所展示，WL 505平行於頁面延伸且BL 535垂直於WL 505延伸進出頁面。一記憶體單元540可位於WL 505與BL 535之相交點處。記憶體單元540可包含一選擇器器件515。選擇器器件515可藉由一第一電極510耦合至WL 505且耦合至一第二電極520。電極520可將選擇器器件515耦合至包含於記憶體單元540中之一記憶體元件525。記憶體元件525可藉由一第三電極530耦合至BL 535。記憶體元件525可包含一硫族化合物材料。在一些實施例中，該硫族化合物材料可為一相變材料，但可使用其他材料。在一些實施例中，選擇器器件515亦可包含一硫族化合物材料。在一些實施例中，選擇器器件515可包含不會在操作期間經歷一相變之一材料。在一些實施例中，記憶體元件525及/或選擇器器件515可包含一三元組合物，其可包含硒(Se)、砷(As)、鍺(Ge)、碲(Te)、銻(Sb)及其等之組合。在一些實施例中，記憶體元件525及/或選擇器器件515可包含一四元組合物，其可包含矽(Si)、Se、As、Ge、碲(Te)、銻(Sb)及其等之 組合。亦可使用其他材料。
如下文將更詳細描述，可使用第一存取線WL 505及第二存取線BL 535將電壓及/或電流提供至記憶體單元540。第一存取線WL 505及第二存取線BL 535亦可用於感測記憶體單元540之一電壓及/或電流。可將電壓及/或電流提供至記憶體單元540以將一邏輯狀態程式化至記憶體單元，且可感測電壓及/或電流以自記憶體單元540讀取資料。諸如存取線驅動器之電路可耦合至存取線WL 505及BL 535以將電壓提供至記憶體單元540，且一感測放大器可耦合至存取線WL 505及/或BL 535以感測記憶體單元540之一電壓及/或電流。可基於所感測之電壓及/或電流來判定由記憶體單元540儲存之一或若干邏輯狀態。
記憶體元件525可經寫入以藉由一程式化操作儲存至少兩種不同邏輯狀態(例如「1」、「0」)之一者。在一些實施例中，不同邏輯狀態可由記憶體元件525之不同臨限電壓(VTH)表示。例如，一「1」邏輯狀態可由一第一VTH表示且一「0」邏輯狀態可由一第二VTH表示。記憶體元件525展現之臨限電壓可基於包含於記憶體元件525中之一相變材料(PCM)之一狀態(例如非晶/重設或結晶/設定)。PCM之狀態可至少部分基於在一程式化操作期間施加於記憶體單元540之一程式化脈衝之一電流及/或電壓之振幅。在一些實施例中，PCM之狀態可獨立於程式化脈衝之電流及/或電壓之一極性。可藉由在一讀取操作期間施加一讀取脈衝來判定記憶體元件525之狀態。可使用第一存取線505及第二存取線535將程式化脈衝及讀取脈衝施加於記憶體單元540。
選擇器器件515可展現不同臨限電壓(VTH)。選擇器器件515可展現不同性質(例如電壓漂移、臨限電壓之分佈)。選擇器器件515展現之臨限電 壓可基於在一程式化操作期間施加於記憶體單元540之一程式化脈衝之一極性及在一讀取操作期間施加於記憶體單元540之一讀取脈衝之一極性。可使用第一存取線505及第二存取線535將程式化脈衝及讀取脈衝施加於記憶體單元540。
在一些實施例中，記憶體單元540可組態為BL 535與WL 505之間的一兩端子器件。可藉由在一第一電壓或電流處橫跨記憶體單元540施加呈一第一極性之一電壓(例如一程式化脈衝)來將一第一邏輯狀態寫入記憶體單元540。可藉由在一第二電壓或電流處橫跨記憶體單元540施加呈第一極性之一電壓(例如一程式化脈衝)來將一第二邏輯狀態寫入記憶體單元540。
可藉由橫跨記憶體單元540施加一電壓(例如一讀取脈衝)(例如，使用BL 535及WL 505)來讀取記憶體單元540。在一些實施例中，藉由橫跨記憶體單元540施加呈第一極性之一電壓來讀取記憶體單元540。在其他實施例中，藉由橫跨記憶體單元540施加呈一第二極性之一電壓來讀取記憶體單元540。可總是使用相同極性讀取記憶體單元540。在一些實施例中，不管程式化及讀取脈衝之極性如何，記憶體元件525可展現相同臨限電壓。在一些實施例中，記憶體元件525之臨限電壓可基於橫跨記憶體單元540所施加之程式化脈衝之振幅及/或持續時間。基於記憶體元件525及選擇器器件515之臨限電壓，記憶體單元540之不同臨限電壓可用於表示不同邏輯狀態。
當記憶體單元540係一兩端子器件時，端子之間的電壓之相對值判定橫跨記憶體單元540所施加之電壓或電流之振幅及極性。例如，將一3V電壓提供至BL 535且將一0V電壓提供至WL 505導致相同於將一6V電壓 提供於BL 535處且將一3V電壓提供於WL 505處時之振幅及極性的振幅及極性。在一些實施例中，可將其他非負(例如0V或更大)、負及/或正電壓提供至記憶體存取線。如本文所使用，正向極性指示BL 535被設定為高於WL 505之一電壓且反向極性指示BL 535被設定為低於WL 505之一電壓。然而，使用「正向」及「反向」極性係僅供例示，且本發明之實施例不受限於本文所描述之特定極性方向。
圖6A展示一圖表600A，其展示習知記憶體中之一程式化脈衝605及一讀取脈衝610之一實例之一電壓圖。一記憶體單元可由一程式化脈衝605程式化。由程式化脈衝605程式化之記憶體單元可由讀取脈衝610讀取。如圖6A中所展示，程式化脈衝605及讀取脈衝610兩者呈正向極性。然而，程式化脈衝605及讀取脈衝610兩者可具有反向極性。如先前所提及，當程式化脈衝及讀取脈衝呈相同極性時，記憶體單元會經受電壓漂移。
圖6B展示一圖表600B，其展示根據本發明之一實施例之一程式化脈衝615及一讀取脈衝620之一電壓圖。在圖6B所展示之實例中，程式化脈衝615及讀取脈衝620兩者展示為方形脈衝。然而，脈衝可為其他形狀(例如斜坡、階梯、正弦)。在一些實施例中，方形程式化脈衝可具有斜側及/或圓角。一記憶體單元可由一程式化脈衝615程式化。程式化脈衝615可具有可熔化包含於記憶體單元之一記憶體元件中之一PCM的一電壓及/或電流。程式化脈衝615可具有用於引起PCM達成用於一邏輯狀態之一結晶度的一振幅及/或持續時間。在一些實施例中，程式化脈衝615可引起記憶體元件之PCM之至少一部分相變(例如熔化、固態再結晶)。由程式化脈衝615程式化之記憶體單元可由讀取脈衝620讀取。儘管讀取脈衝620之振幅 及持續時間展示為等於程式化脈衝615之振幅及持續時間，但在一些實施例中，讀取脈衝620可具有比程式化脈衝615低或高之一振幅及比程式化脈衝615短或長之一持續時間。如參考圖1所討論，在一些實施例中，讀取脈衝620之振幅可經選擇以落入設定狀態中之記憶體單元之臨限電壓與重設狀態中之記憶體單元之臨限電壓之間。如圖6B之實施例所展示，程式化脈衝615呈反向極性且讀取脈衝620呈正向極性。然而，程式化脈衝615可具有正向極性且讀取脈衝620可具有反向極性。施加呈相反極性之程式化脈衝及讀取脈衝(如圖6B中所展示)可減輕電壓漂移。
在一些實施例中，可僅在將一設定狀態程式化至一記憶體單元時施加呈與一讀取脈衝之極性相反之一極性之一程式化脈衝。在一些實施例中，可僅在將一重設狀態程式化至一記憶體單元時施加呈與一讀取脈衝之極性相反之一極性之一程式化脈衝。在一些實施例中，不管程式化至記憶體單元之狀態如何，可施加呈與一讀取脈衝之極性相反之一極性之一程式化脈衝。
在一些實施例中，選擇器器件可對程式化脈衝之最後部分之極性敏感。相應地，一程式化脈衝可包含呈多種極性之電壓及/或電流。例如，一程式化脈衝可具有呈一第一極性之一第一部分及呈一第二極性之一第二部分，且選擇器器件之效能可基於第二極性。當減輕選擇器器件之不穩定性所需之電壓及/或電流不同於程式化記憶體元件所需之電壓及/或電流時，具有多種極性之一程式化脈衝可為有利的。若僅施加呈一極性之較高電壓及/或電流且施加呈另一極性之較低電壓及/或電流，則包含於具有記憶體單元之一記憶體中之解碼器無需完全對稱。非對稱解碼器可具有小於完全對稱解碼器之一佈局。此外，具有呈多種極性之一程式化脈衝的一記 憶體可無需改變一讀取脈衝之極性。
圖7展示一圖表700，其展示根據本發明之一實施例之具有一第一部分715及一第二部分720之一程式化脈衝705之一電壓圖。圖中亦繪示一讀取脈衝710。在圖7之實施例中，讀取脈衝710具有相同於程式化脈衝705之第一部分715之一極性。程式化脈衝705可經組態以將一邏輯狀態程式化於一記憶體單元之一記憶體元件中且減輕該記憶體單元之一選擇器器件之不穩定性。第一部分715及第二部分720可具有不同極性。
在一些實施例中，第一部分715可將一邏輯狀態程式化至記憶體元件且第二部分720可減輕選擇器器件中之不穩定性。第一部分715可包含各持續一特定時間段之一或多個電壓及/或電流。第一部分715之形狀可至少部分基於包含於記憶體元件中之一PCM及/或包含於記憶體單元中之其他材料之特性。換言之，第一部分715可程式化記憶體單元之記憶體元件。第一部分715之振幅及/或持續時間可至少暫時改變記憶體元件之一PCM之至少一部分之一相。例如，第一部分715可熔化PCM之至少一部分。改變PCM之至少一部分之相可將邏輯狀態程式化至記憶體元件。
第二部分720在圖7中展示為一方形脈衝，但第二部分可為其他形狀(例如斜坡、階梯、正弦)。第二部分720之形狀可至少部分基於記憶體元件及/或選擇器器件之特性。第二部分720之振幅可大於選擇器器件之一臨限電壓。在一些實施例中，第二部分720之振幅可小於改變記憶體元件之一PCM之一相所需之一振幅，但等於或大於達成選擇器器件之一溫度效應所需之一振幅。在一些實施例中，選擇器器件之溫度效應可減小記憶體單元之臨限電壓分佈。達成選擇器器件之一溫度效應所需之溫度可指稱選擇器器件之一活化溫度。選擇器器件之活化溫度可至少部分基於選擇器器 件之材料特性。在不受一特定理論約束的情況下，由程式化脈衝705之第二部分720達成之活化溫度可允許原子重新分佈，其改良選擇器器件中之原子之分佈。在不受一特定理論約束的情況下，活化溫度可允許電子重新分佈，其改良選擇器器件中之電子及全部原子之分佈或改良選擇器器件中之電子而非全部原子之分佈。在一些實施例中，第二部分720之持續時間可提供足夠時間(例如20ns至50ns)用於原子重新分佈。
在一些實施例中，程式化脈衝705之第二部分720之振幅可為用於減少選擇器器件之元素偏析的一振幅。第二部分720可減少選擇器器件之一合金內之元素偏析。在一些實施例中，選擇器器件之組成梯度可由第二部分720減小。即，選擇器器件之材料組合物可沿選擇器器件之一或多個物理維度(例如頂部至底部、側至側、接近於字線至接近於位元線)均勻或較均勻分佈。在不受一特定理論約束的情況下，第二部分720之電壓及/或電流振幅可減輕選擇器器件之一電場驅動元素偏析效應。例如，在包含一As-Se合金之一典型選擇器器件中，可在選擇器器件之整個容積上最初具有As(例如25%至30%之間)及Se(例如40%至45%之間)之一實質上均勻濃度。在將記憶體單元程式化為一設定狀態之後，選擇器器件可在選擇器器件之底部具有相較於選擇器器件之頂部之一較高As濃度(例如，在底部為35%至40%而在頂部為15%至20%)。類似地，在將記憶體單元程式化為一設定狀態之後，選擇器器件可在選擇器器件之頂部具有相較於選擇器器件之底部之一較高Se濃度(例如，在頂部為50%至55%而在底部為30%至35%)。選擇器器件之頂部及底部之此等As及Se濃度差產生選擇器器件之自頂部至底部之一組成梯度。在一些應用中，組成梯度會使選擇器器件之效能降級。根據本發明之原理，當將記憶體單元程式化為一設定或重設狀 態時，施加程式化脈衝705之第二部分720可減小或消除組成梯度。繼續上述實例，當將第二部分720施加於記憶體單元時，選擇器器件中之As及/或Se之濃度可自頂部至底部保持實質上均勻(例如，在5%內或在10%內)。
在一些實施例中，不同於第一部分715及一讀取脈衝710之第二部分720之極性可促成減小臨限電壓分佈。儘管圖7中未展示，但在一些實施例中，第二部分720可具有相同於讀取脈衝710之極性。然而，在此等實施例中，儘管可達成減小臨限電壓分佈，但會損及電壓漂移減輕。
圖6B及圖7中所展示之程式化脈衝615及705可用於在一程式化操作期間將一邏輯狀態程式化至一記憶體單元(諸如圖5中所展示之記憶體單元540)。可藉由將一第一電壓提供至BL且將一第二電壓提供至WL來施加程式化脈衝。耦合至記憶體單元可耦合至其之存取線之電路可用於提供第一電壓，例如包含於圖2之解碼器電路140及150中之存取線驅動器。電路可由一控制邏輯(例如圖2之控制邏輯110)提供之內部控制信號控制。在一些實施例中，程式化脈衝可由控制邏輯110提供之信號組態。施加於記憶體單元之所得電壓係第一電壓與第二電壓之間的差。在一些實施例中，程式化脈衝可具有相同於讀取脈衝之持續時間。在一些實施例中，持續時間係10ns至50ns。在一些實施例中，持續時間可為1ns至100ns。在一些實施例中，持續時間可為1ns至1μs。在一些實施例中，對於具有第一部分及第二部分之程式化脈衝，程式化脈衝之第一部分可比程式化脈衝之第二部分長(例如60ns至100ns及20ns至50ns)。在一些實施例中，第一部分及第二部分可具有相等持續時間(例如50ns及50ns)。在一些實施例中，第一部分可比第二部分短。在一些實施例中，程式化記憶體單元可耗費比讀取記憶體單元多或少之時間。
耦合至記憶體單元可耦合至其之存取線之電路可用於提供讀取脈衝，例如包含於圖2之解碼器電路140及150中之存取線驅動器。電路可由一控制邏輯(例如圖2之控制邏輯110提供之內部控制信號控制。一讀取脈衝可為施加於記憶體單元達一時間段(例如10ns至50ns、1ns至100ns、1ns至1μs)之一電壓VR。儘管在圖6B及圖7中展示為方形脈衝，但可實施其他形狀之讀取脈衝。其他適合讀取脈衝形狀包含(但不限於)三角形、梯形、階梯形及/或正弦形。在一些實施例中，讀取脈衝可包含前緣及/或後緣。儘管讀取脈衝620及710展示為具有正向極性，但當將程式化脈衝及/或程式化脈衝之最後部分實施為正向極性時，讀取脈衝620及710可實施為反向極性。在一些實施例中，可總是施加具有相同極性之讀取脈衝(例如，所有讀取脈衝展現正向極性，所有讀取脈衝展現反向極性)。
儘管相對於電壓繪製及描述圖6B及圖7中所展示之程式化及讀取脈衝，但可在本發明之範疇內相對於電流繪製及描述脈衝。電壓及電流係比例相關的，且在一些實施例中，在不存在其他因數的情況下，增大或減小一程式化及/或讀取脈衝之電流可對一記憶體器件之操作產生類似於增大或減小一程式化或讀取脈衝之電壓所產生之效應的一效應。例如，在一些實施例中，程式化脈衝615可具有自60μA至130μA之電流振幅及自10ns至1μs之持續時間。在另一實例中，程式化脈衝705可具有一第一部分715，其在一些實施例中可具有自60μA至130μA之電流振幅及自10ns至1μs之持續時間。繼續此實例，第二部分720可具有自20μA至130μA之電流振幅及自10ns至50ns之持續時間。程式化脈衝615及705之振幅及持續時間可至少部分基於待程式化至記憶體元件之一狀態。
圖8A及圖8B之繪圖800A及800B中展示相對於電流所繪製之實例性 程式化脈衝。圖8A及圖8B中之程式化脈衝係例示且本發明不受限於特定程式化脈衝805及835。在一些實施例中，程式化脈衝805及835可用於實施圖7中所展示之程式化脈衝705。在一些實施例中，程式化脈衝805可將一設定狀態程式化至記憶體元件且程式化脈衝835可將一重設狀態程式化至記憶體元件。在圖8所展示之實例中，程式化脈衝805之第一部分810具有三個電流振幅。第一振幅820可為30μA且可具有600ns之一持續時間。第二振幅825可為60μA且可具有50ns之一持續時間。第三振幅830可為30μA且可具有50ns之一持續時間。程式化脈衝805之第二部分815可具有20μA之一電流振幅且可具有20ns之一持續時間。如圖8A中所繪示，第一部分810之電流振幅820、825及830具有一第一極性(例如正向極性)且第二部分815具有與第一極性相反之一第二極性(例如反向極性)。
程式化脈衝805僅供例示，且可使用其他程式化脈衝。例如，可在振幅820與825之間實施另一振幅。此額外振幅可為35μA且具有50ns之一持續時間。在另一實例中，第二部分815可具有50μA之一振幅且可具有10ns之一持續時間。程式化脈衝805可具有至少部分基於記憶體單元之記憶體元件及/或選擇器器件之材料性質的電流及/或電壓振幅及持續時間。在一些實施例中，程式化脈衝805之第一部分810可經組態以將一設定狀態程式化至記憶體元件。
圖8B之實例性程式化脈衝835可具有一第一部分840，其具有130μA之一振幅且可具有20ns之一持續時間。程式化脈衝835之第二部分845可為20μA且具有20ns之一持續時間。程式化脈衝835僅供例示，且可使用其他程式化脈衝。例如，第一部分840可為130μA且具有12ns之一持續時間。第二部分845可為50μA且具有10ns之一持續時間。程式化脈衝 835可具有至少部分基於記憶體單元之記憶體元件及/或選擇器器件之材料性質的電流及/或電壓振幅及持續時間。在一些實施例中，程式化脈衝835之第一部分840可經組態以將一重設狀態程式化至記憶體元件。如圖8B中所繪示，第一部分840之電流振幅具有一第一極性(例如正向極性)且第二部分845具有與第一極性相反之一第二極性(例如反向極性)。
在一些實施例中，可使用圖5中所繪示之記憶體單元540實施記憶體單元。可藉由將一第一電壓提供至一位元線(例如BL 535)且將一第二電壓提供至一對應字線(例如WL 505)來施加一讀取脈衝。耦合至與待讀取之記憶體單元相關聯之一位元線的一感測放大器(圖中未展示)可用於偵測通過記憶體單元之一電流。感測放大器可經組態以回應於讀取操作而感測通過記憶體單元之電流且提供指示由記憶體單元儲存之邏輯狀態的一輸出信號。感測放大器可包含於包含記憶體單元之一記憶體中。例如，可包含感測放大器及可耦合至一記憶體陣列之記憶體之其他讀取及程式化電路、解碼電路、暫存器電路等等。當將一讀取脈衝施加於一記憶體單元時，記憶體單元在讀取脈衝超過記憶體單元之臨限電壓時傳導電流。感測放大器可偵測到一電流IS通過記憶體單元。當將低於臨限電壓之一讀取脈衝施加於一記憶體單元時，記憶體單元不傳導電流。感測放大器可偵測到很少或無電流通過記憶體單元。在一些實施例中，一臨限電流ITH可經界定以感測由記憶體單元儲存之邏輯狀態。當記憶體單元回應於讀取脈衝而不超限時，臨限電流ITH可設定成高於可通過記憶體單元之一電流，但當記憶體單元回應於讀取脈衝而超限時，臨限電流ITH可設定成等於或低於通過記憶體單元之一預期電流。即，臨限電流ITH應高於位元線及/或字線之一洩漏電流。當感測放大器偵測到Is
Figure 109119186-A0305-02-0026-2
ITH時，可自記憶體單元讀取一邏輯狀 態。可使用其他方法來偵測橫跨記憶體單元之一電流及/或一電壓。
在一些實施例中，臨限事件可用於判定記憶體單元之邏輯狀態。例如，使用圖7中所展示之斜坡讀取脈衝710，可在讀取脈衝710處於一電壓(VR)時偵測到一臨限事件(例如，Is
Figure 109119186-A0305-02-0027-3
ITH)。可至少部分基於是否偵測到一臨限事件來判定記憶體單元之邏輯狀態。繼續此實例，一讀取脈衝可具有一電壓VR=5V，一設定狀態中之一記憶體單元可具有一臨限電壓VSET=4V，且一重設狀態中之一記憶體單元可具有一臨限電壓VRESET=6V。若回應於一讀取脈衝而偵測到一臨限事件，則可判定記憶體單元處於一設定狀態中。若回應於一讀取脈衝而未偵測到一臨限事件，則可判定記憶體單元處於一重設狀態中。
圖9係根據本發明之一實施例之用於程式化一記憶體單元之一方法900之一流程圖。例如，方法900可與圖6B中所展示之程式化及讀取脈衝一起使用。在一些實施例中，方法900可由圖2之記憶體100用於程式化邏輯狀態，且記憶體單元可由圖5中所展示之記憶體單元540實施。例如，控制邏輯110可將內部控制信號提供至記憶體100中之各種電路以執行方法900。在步驟905中，施加呈一第一極性之一程式化脈衝。可橫跨記憶體單元540施加程式化脈衝以程式化記憶體單元540之一狀態。程式化脈衝可引起記憶體元件525之一部分至少暫時相變。程式化脈衝之一振幅及/或持續時間可基於程式化至記憶體元件525之一邏輯狀態。例如，可選擇一高振幅來將「0」程式化至記憶體元件525且可選擇一低振幅來將「1」程式化至記憶體元件525。可基於施加於記憶體單元540之一後續讀取脈衝之一極性來選擇程式化脈衝之一極性。在步驟910中，施加呈一第二極性之一讀取脈衝。可橫跨記憶體單元540施加讀取脈衝以判定記憶體單元 540之一狀態。讀取脈衝之極性可不同於步驟905中所施加之程式化脈衝之極性。讀取脈衝之振幅可至少部分基於對應邏輯狀態中之記憶體單元540之臨限電壓。例如，讀取脈衝之振幅可高於一第一邏輯狀態中之記憶體單元之臨限電壓之振幅且低於一第二邏輯狀態中之記憶體單元之臨限電壓之振幅。
圖10係根據本發明之一實施例之用於程式化一記憶體單元之一方法1000之一流程圖。例如，方法1000可與圖7及圖8A至圖8B中所展示之程式化及讀取脈衝一起使用。在一些實施例中，方法1000可由圖2之記憶體100用於程式化邏輯狀態，且記憶體單元可由圖5中所展示之記憶體單元540實施。例如，控制邏輯110可將內部控制信號提供至記憶體100中之各種電路以執行方法1000。在步驟1005中，施加呈一第一極性之一程式化脈衝之一第一部分。程式化脈衝可引起記憶體元件525之一部分至少暫時相變。第一部分之一振幅及/或持續時間可基於程式化至記憶體元件525之一邏輯狀態。例如，可選擇一高振幅來將「0」程式化至記憶體元件525且可選擇一低振幅來將「1」程式化至記憶體元件525。
在步驟1010中，施加呈一第二極性之程式化脈衝之一第二部分。可基於施加於記憶體單元之一後續讀取脈衝之一極性來選擇第二部分之一極性。第二部分之一振幅及/或持續時間可基於記憶體單元之記憶體元件及/或選擇器器件之材料性質。在一些實施例中，第二部分之振幅可小於熔化記憶體元件之至少一部分及/或改變記憶體元件之至少一部分之一相所需之一振幅，但等於或大於達到用於達成選擇器器件之一溫度效應之一活化溫度所需之一振幅。在一些實施例中，溫度效應可為選擇器器件中之原子及/或電子之重新分佈。在一些實施例中，第二部分之電壓及/或電流振幅 可經選擇以至少部分減輕選擇器器件之一電場驅動元素偏析效應，其可減小選擇器器件之一組成梯度。
在步驟1015中，施加呈第一極性之一讀取脈衝。可橫跨記憶體單元540施加讀取脈衝以判定記憶體單元540之一狀態。讀取脈衝之極性可不同於步驟1010中所施加之程式化脈衝之第二部分之極性。讀取脈衝之振幅可至少部分基於對應邏輯狀態中之記憶體單元540之臨限電壓。例如，讀取脈衝之振幅可高於一第一邏輯狀態中之記憶體單元之臨限電壓之振幅且低於一第二邏輯狀態中之記憶體單元之臨限電壓之振幅。
可在不背離本發明之原理的情況下使用本文所描述之其他程式化及讀取操作及/或操作之修改方案。例如，在一些方法中，感測電流及/或電壓可受限於一特定時間段。時間段可自一讀取脈衝之起始點至讀取脈衝起始點後之一時間點(例如20ns)。
在一些實施例中，類似於上文所描述之方法1000之一方法及圖7及圖8A至圖8B中所繪示之程式化及讀取脈衝可用於包含不含單獨記憶體元件及選擇器器件之記憶體單元之一記憶體中。具有此替代架構之一記憶體單元之臨限電壓性質可允許記憶體單元之一元件充當一選擇器器件及一記憶體元件兩者。可充當一選擇器器件及一記憶體元件兩者之一記憶體單元之一元件將指稱一儲存元件。然而，儲存元件有時可指稱一記憶體元件。由儲存元件展現之臨限電壓可取決於橫跨記憶體單元所施加之讀取及程式化脈衝之相對電壓極性。例如，若將記憶體單元寫入相同電壓極性且接著使用相同電壓極性讀取記憶體單元，則儲存元件可在被讀取時展現一第一臨限電壓。若將記憶體單元寫入不同(例如，相反)電壓極性且接著使用不同(例如，相反)電壓極性讀取記憶體單元，則儲存元件可在被讀取時展現一 第二臨限電壓。在一些實施例中，儲存元件可為介於電極之間的一元件。
可將可對應於一或多個資料位元之一邏輯狀態程式化至記憶體單元之儲存元件。可藉由施加不同極性之電壓及/或電流來程式化記憶體單元。可藉由施加一單一極性之電壓來讀取記憶體單元。在一些實施例中，儲存元件可包含一硫族化合物材料。然而，硫族化合物材料可或可不在讀取及/或寫入期間經歷一相變。在一些實施例中，硫族化合物材料可不是一相變材料。
圖11係根據本發明之一實施例之一記憶體陣列1100之一部分之一說明圖。在一些實施例中，記憶體陣列1100可用於實施圖2中之記憶體陣列160。記憶體陣列1100可包含一第一存取線1105及一第二存取線1125。為便於參考，第一存取線可指稱一字線(WL)且第二存取線可指稱一位元線(BL)1125。WL 1105垂直於BL 1125。如圖11中所展示，WL 1105平行於頁面延伸且BL 1125延伸進出頁面。一記憶體單元1116可位於WL 1105及BL 1125之一相交點處。記憶體單元1116可包含一儲存元件1115。儲存元件1115可藉由一第一電極1110耦合至WL 1105且藉由一第二電極1120耦合至BL 1125。儲存元件1115可包含一硫族化合物。在一些實施例中，硫族化合物可為相變材料。在一些實施例中，硫族化合物不會在記憶體單元1116之操作期間經歷一相變。在一些實施例中，儲存元件1115可包含一三元組合物，其可包含硒(Se)、砷(As)及鍺(Ge)。在一些實施例中，儲存元件1115可包含一四元組合物，其可包含矽(Si)、Se、As及Ge。亦可使用其他材料。在一些實施例中，儲存元件1115可充當一選擇器器件及一記憶體元件兩者。
記憶體單元1116可經程式化以藉由一程式化操作來儲存至少兩種不 同邏輯狀態(例如「1」、「0」)之一者。在一些實施例中，不同邏輯狀態可由記憶體單元1116之不同臨限電壓(VTH)表示。例如，一「1」邏輯狀態可由一第一VTH表示且一「0」邏輯狀態可由一第二VTH表示。記憶體單元1116展現之臨限電壓可基於在一程式化操作期間施加於記憶體單元1116之一程式化脈衝之一極性及在一讀取操作期間施加於記憶體單元1116之一讀取脈衝之一極性。可使用第一存取線1105及第二存取線1125將程式化脈衝及讀取脈衝施加於記憶體單元1116。
在一些實施例中，記憶體單元1116可組態為BL 1125與WL 1105之間的一兩端子器件。可藉由橫跨記憶體單元1116施加呈一第一極性之一電壓(例如一程式化脈衝)來將一第一邏輯狀態程式化至記憶體單元1116之儲存元件1115。可藉由橫跨記憶體單元1116施加呈一第二極性(其可與第一極性相反)之一電壓(例如一程式化脈衝)來將一第二邏輯狀態程式化至記憶體單元1116。藉由橫跨端子施加一電壓(例如一讀取脈衝)來讀取記憶體單元1116。在一些實施例中，藉由橫跨記憶體單元1116施加呈第一極性之一電壓來讀取記憶體單元1116。在其他實施例中，藉由依橫跨記憶體單元1116施加呈第二極性之一電壓來讀取記憶體單元1116。可總是使用相同極性讀取記憶體單元1116。當使用呈使用其來程式化記憶體單元1116之相同電壓極性之一電壓讀取記憶體單元1116時，儲存元件1115可展現一第一VTH。當使用呈使用其來程式化記憶體單元1116之相反電壓極性之一電壓讀取記憶體單元1116時，儲存元件1115可展現一第二VTH。不同臨限電壓可用於表示不同邏輯狀態。可在美國專利申請案14/932,746中找到關於具有參考圖11所展示及描述之架構之一記憶體單元之額外細節，該案以引用的方式併入本文中。
類似於圖5中所展示之記憶體單元540之選擇器器件515，儲存元件1115之臨限電壓可基於程式化脈衝之最後部分。換言之，程式化至儲存元件1115之邏輯狀態可基於程式化脈衝之最後部分之極性。例如，一程式化脈衝可具有一第一部分及一第二部分，其中第二部分經組態以將一邏輯狀態程式化至儲存元件1115。在一些實施例中，可有利地施加具有一第一部分及一第二部分之一程式化脈衝。例如，若在第二部分之前施加一程式化脈衝之一第一部分，則記憶體陣列之記憶體單元及/或其他組件可具有較大效能(例如較高穩定性)。在另一實例中，記憶體陣列可包含多個記憶體單元類型，且第一部分可程式化一第一類型之記憶體單元且第二部分可程式化一第二類型之記憶體單元。第一部分之振幅及/或持續時間可部分基於記憶體之記憶體單元及/或其他部分之材料性質。
圖12A及圖12B係根據本發明之一實施例之具有第一部分及第二部分之程式化脈衝1205及1225之電壓圖1200A及1200B。圖12A之程式化脈衝1205可經組態以將一第一邏輯狀態程式化至一記憶體單元(諸如圖11中所展示之記憶體單元1116)。圖12B之程式化脈衝1225可經組態以將一第二邏輯狀態程式化於記憶體單元中。在一些實施例中，第一部分1215及1230可程式化另一類型之記憶體單元，促進記憶體單元及/或記憶體之其他組件之穩定性，及/或一些其他目的。例如，第一部分1215及1230可減少記憶體之一組件之電壓漂移以提高穩定性。在另一實例中，第一部分1215及1230可將一控制信號提供至包含記憶體單元之記憶體之一組件。該組件可電耦合至記憶體單元。第二部分1220及1235可將一邏輯狀態程式化至記憶體單元。
參考圖12A，程式化脈衝1205之第一部分1215可包含各持續一特定 時間段之呈一第一極性之一或多個電壓及/或電流。第一部分1215之形狀可至少部分基於記憶體之一記憶體單元或其他組件之特性。實例性特性包含(但不限於)包含於記憶體單元中之材料及提供至記憶體之其他組件之控制信號。在一些實施例中，第一部分1215包含複數個脈衝。在一些實施例中，第一部分1215之脈衝或複數個脈衝可各包含一斜坡、階梯或正弦形狀，且可具有一前緣及/或後緣。第二部分1220可包含呈第一極性之一電壓及/或電流。第二部分1220之極性可經組態以將第一邏輯狀態程式化至記憶體單元。第二部分1220在圖12A中展示為一方形脈衝，但第二部分1220可為其他形狀(例如斜坡、階梯、正弦)。在一些實施例中，第二部分1220可具有前緣及/或後緣(圖中未展示)。接著，由程式化脈衝1205程式化之記憶體單元可由可依第一極性施加之一讀取脈衝1210讀取。
參考圖12B，程式化脈衝1225之第一部分1230可包含各持續一特定時間段之呈一第一極性之一或多個電壓及/或電流。在一些實施例中，第一部分1230包含複數個脈衝。在一些實施例中，第一部分1230之脈衝或複數個脈衝可各包含一斜坡、階梯或正弦形狀，且可具有一前緣及/或後緣。第一部分1230之形狀可至少部分基於記憶體之一記憶體單元或其他組件之特性。在一些實施例中，第一部分1230可相同於程式化脈衝1205之第一部分1215。在一些實施例中，第一部分1215及1230係不同的。第二部分1235可包含呈一第二極性之一電壓及/或電流。第二部分1235之極性可經組態以將第二邏輯狀態程式化至記憶體單元。第二部分1235在圖12B中展示為一方形脈衝，但第二部分1235可為其他形狀(例如斜坡、階梯、正弦)及/或可包含前緣及/或後緣(圖中未展示)。在一些實施例中，第二部分1235可具有相同於第二部分1220之振幅及持續時間，但具有不同 極性。在一些實施例中，第二部分1235及1220具有不同振幅及/或持續時間。接著，由程式化脈衝1225程式化之記憶體單元可由可依第一極性施加之一讀取脈衝1240讀取。在一些實施例中，讀取脈衝1240相同於讀取脈衝1210。
儘管第一部分1215及1230在圖12A及圖12B中展示於第二部分1220及1235之前，但在一些實施例中，第一部分1215及1230可跟隨第二部分1220及1235。此外，儘管第一部分1215及1230在圖12A及圖12B中展示為具有正極性，但在一些實施例中，第一部分1215及1230可具有負極性。儘管圖12A及圖12B中未展示，但在一些實施例中，第二部分1220及1235兩者位於第一部分1215及1230之前且後跟第一部分1215及1230。類似地，儘管圖12A及圖12B中未展示，但在一些實施例中，第一部分1215及1230兩者位於第二部分1220及1235之前且後跟第二部分1220及1235。
圖12A及圖12B中所展示之程式化脈衝1205及1225可用於在一程式化操作期間將一邏輯狀態程式化至一記憶體單元之一儲存元件(諸如圖11中所展示之記憶體單元1116之儲存元件1115)。可藉由將一第一電壓提供至BL且將一第二電壓提供至WL來施加程式化脈衝。耦合至記憶體單元可耦合至其之存取線的電路可用於提供第一電壓，例如包含於圖2之解碼器電路140及150中之存取線驅動器。電路可由一控制邏輯(例如圖2之控制邏輯110)提供之內部控制信號控制。在一些實施例中，程式化脈衝可由控制邏輯110提供之控制信號組態。施加於記憶體單元之所得電壓係第一電壓與第二電壓之間的差。在一些實施例中，程式化脈衝可具有相同於讀取脈衝之持續時間。在一些實施例中，持續時間係10ns至50ns。在一些實施例中，持續時間係1ns至100ns。在一些實施例中，持續時間係1ns至1 μs。在一些實施例中，程式化脈衝之第一部分比程式化脈衝之第二部分長(例如60ns至100ns及20ns至50ns)。在一些實施例中，第一部分及第二部分具有相等持續時間(例如50ns及50ns)。在一些實施例中，第一部分比第二部分短。在一些實施例中，程式化記憶體單元可耗費比讀取記憶體單元多或少之時間。
耦合至記憶體單元可耦合至其之存取線的電路可用於提供讀取脈衝，例如包含於圖2之解碼器電路140及150中之存取線驅動器。電路可由一控制邏輯(例如圖2之控制邏輯110)提供之內部控制信號控制。一讀取脈衝可為施加於記憶體單元達一時間段(例如10ns至50ns、1ns至100ns、1ns至1μs)之一電壓VR。儘管在圖12A及圖12B中展示為方形脈衝，但可實施其他形狀之讀取脈衝。其他適合讀取脈衝形狀包含(但不限於)三角形、梯形、階梯形及/或正弦形。在一些實施例中，讀取脈衝可包含前緣及/或後緣。儘管讀取脈衝1210及1240展示為具有正向極性，但讀取脈衝1210及1240可實施為反向極性。在一些實施例中，可總是施加具有相同極性之讀取脈衝(例如，所有讀取脈衝展現正向極性，所有讀取脈衝展現反向極性)。
儘管已相對於電壓繪製及描述圖12A及圖12B中所展示之程式化及讀取脈衝，但可在本發明之範疇內相對於電流繪製及描述脈衝。電壓及電流係比例相關的，且在一些實施例中，在不存在其他因數的情況下，增大或減小一程式化及/或讀取脈衝之電流可對一記憶體器件之操作產生類似於增大或減小一程式化或讀取脈衝之電壓所產生之效應的一效應。
圖13係根據本發明之一實施例之用於程式化一記憶體單元之一方法1300之一流程圖。例如，方法1300可與圖12A及圖12B中所展示之程式化 及讀取脈衝一起使用。在一些實施例中，方法1300可由圖2之記憶體100用於程式化邏輯狀態，且記憶體單元可由圖11中所展示之記憶體單元1116實施。例如，控制邏輯110可將內部控制信號提供至記憶體100中之各種電路以執行方法1300。在步驟1305中，施加呈一第一極性之一程式化脈衝之一第一部分。第一部分之一振幅及/或持續時間可基於儲存元件1115、記憶體單元1116之另一部分及/或記憶體100之其他部分之性質。在一些實施例中，第一部分可提高記憶體100之一組件之穩定性。在一些實施例中，第一部分可將一控制信號提供至記憶體100之一組件。在步驟1310中，施加呈第一極性或一第二極性之程式化脈衝之一第二部分。可基於程式化至儲存元件1115之一邏輯狀態來選擇第二部分之一極性。例如，可針對一第一邏輯狀態(例如「0」)施加第一極性且可針對一第二邏輯狀態(例如「1」)施加第二極性。在步驟1315中，施加呈第一極性之一讀取脈衝。可橫跨記憶體單元1116施加讀取脈衝以判定記憶體單元1116之一狀態。讀取脈衝之振幅可至少部分基於對應邏輯狀態中之儲存元件1115之臨限電壓。例如，讀取脈衝之振幅可高於一第一邏輯狀態中之儲存元件1115之臨限電壓之振幅且低於一第二邏輯狀態中之儲存元件1115之臨限電壓之振幅。
在一些實施例中，本文所描述之裝置及操作方法可利用橫跨記憶體單元施加呈不同極性之電流及/或電壓來提高記憶體效能。例如，如本文所描述，可在依一第一極性程式化記憶體單元且依一第二極性讀取記憶體單元時改良選擇器器件之電壓漂移。在一些實施例中，可藉由僅改變程式化脈衝之最後部分(例如最後10ns至50ns)之極性來達成改良。亦可達成其他優點。例如，可藉由橫跨一記憶體單元施加具有兩個部分之一程式化 脈衝來減小臨限電壓之分佈。第一部分可將一邏輯狀態程式化至一記憶體元件。第二部分可減小一選擇器器件之臨限電壓之分佈。程式化脈衝之第二部分可具有低於記憶體元件之一熔化溫度且高於選擇器器件之一活化溫度的一振幅。程式化脈衝之第二部分可具有用於減輕選擇器器件之一電場驅動元素偏析效應的一振幅，其可減小選擇器器件之一組成梯度。當程式化脈衝之第二部分呈不同於讀取脈衝之一極性時，可減輕臨限電壓之分佈及電壓漂移兩者。
根據本發明之實施例之記憶體可用於各種電子器件(其包含(但不限於)計算系統、電子儲存系統、攝影機、電話、無線器件、顯示器、晶片組、視訊轉換器或遊戲系統)之任何者中。
應自上文瞭解，儘管已為了繪示而在本文中描述本發明之特定實施例，但可在不背離本發明之精神及範疇的情況下作出各種修改。相應地，本發明僅受隨附申請專利範圍限制。
10:臨限電壓圖
11:臨限電壓分佈圖
12:設定狀態臨限電壓分佈增大
13:新臨限電壓分佈
14:臨限電壓分佈圖
15:圓圈
Vread:電壓
VTH:臨限電壓

Claims (17)

  1. 一種用於操作一記憶體單元(cell)之方法，其包括：橫跨一記憶體單元施加一程式化脈衝之第一部分及第二部分以將一邏輯狀態程式化至該記憶體單元，其中：該邏輯狀態係至少部分基於該第二部分之一極性且該記憶體單元之一材料狀態係至少部分基於該第一部分之一電流或電壓振幅(magnitude)；橫跨該記憶體單元施加呈一第一極性之一讀取脈衝；及回應於橫跨該記憶體單元以呈該第一極性被施加之該讀取脈衝以提供該記憶體單元之該邏輯狀態。
  2. 如請求項1之方法，其中該記憶體單元之該材料狀態係基於該程式化脈衝之該第一部分之一持續時間。
  3. 如請求項1之方法，其中該記憶體單元之至少一部分係回應於橫跨該記憶體單元施加之該程式化脈衝而熔化。
  4. 如請求項1之方法，其中該記憶體單元具有對應於一第一邏輯狀態之一第一臨限電壓及對應於一第二邏輯狀態之一第二臨限電壓；及其中該讀取脈衝之一電壓振幅介於該第一臨限電壓與該第二臨限電壓之間。
  5. 如請求項1之方法，其中當該程式化脈衝之該第二部分具有該第一極 性時，將一第一邏輯狀態程式化至該記憶體單元，且當該程式化脈衝之該第二部分具有與該第一極性相反(opposite)之一第二極性時，將一第二邏輯狀態程式化至該記憶體單元；及其中該讀取脈衝之一電壓振幅介於一第一臨限電壓與一第二臨限電壓之間。
  6. 如請求項1之方法，其中當該第二部分之該極性與該第一極性相同時，將一第一邏輯狀態程式化至該記憶體單元及當該第二部分之該極性與該第一極性不同時，將一第二邏輯狀態程式化至該記憶體單元。
  7. 如請求項1之方法，其中該程式化脈衝之該第一部分之一振幅及一持續時間係至少部分基於該記憶體單元之一記憶體元件之一材料。
  8. 如請求項1之方法，其中該第一部分包含各具有一對應持續時間之複數個振幅。
  9. 如請求項1之方法，其中該第一部分係除一方形脈衝以外(other than)。
  10. 一種記憶體裝置，其包括：一記憶體單元，其經組態以：回應於一程式化脈衝之一第一部分之接收以改變該記憶體單元之一材料狀態，其中該材料狀態係至少部分基於該第一部分之一電流 或電壓振幅；回應於該程式化脈衝之一第二部分之接收以儲存一邏輯狀態，其中該邏輯狀態係至少部分基於該第二部分之一極性；及回應於呈一第一極性之一讀取脈衝以提供該經儲存之邏輯狀態。
  11. 如請求項10之裝置，其中回應於該經接收之程式化脈衝之該第二部分，該記憶體單元之至少一部分經組態以熔化而將該邏輯狀態程式化至該記憶體單元之一記憶體元件。
  12. 如請求項10之裝置，其中該記憶體單元包括：一記憶體元件，其經組態以儲存該邏輯狀態；及在該記憶體單元中之一選擇器器件，該選擇器器件耦合至該記憶體元件；其中該材料狀態包括該選擇器器件中之一材料濃度且該材料濃度係基於在該記憶體單元處所接收之該程式化脈衝之該第二部分而改變。
  13. 如請求項12之裝置，其中該記憶體元件中之該材料濃度不回應於在該記憶體單元處所接收之該程式化脈衝之該第二部分而改變。
  14. 一種記憶體裝置，其包括：一記憶體單元，其經組態以接收一程式化脈衝，該程式化脈衝包含用以將一邏輯狀態寫入至該記憶體單元之一部分，其中該邏輯狀態係至少部分基於該部分之一極性，及具有與該程式化脈衝之該部分實質相同之一 持續時間的另一部分，其中該另一部分引起對該記憶體單元中之一材料狀態之一改變。
  15. 如請求項14之裝置，其中該記憶體單元係一儲存元件，該儲存元件經組態以接收橫跨該記憶體單元之一讀取脈衝，該讀取脈衝包括一方形、一三角形、一梯形、一階梯形或一正弦形。
  16. 如請求項15之裝置，其進一步包括包含複數個記憶體單元之一記憶體陣列及耦合至該複數個記憶體單元中之至少某些者之複數個記憶體存取線。
  17. 如請求項16之裝置，其中該記憶體陣列係一二維(2D)陣列或一三維(3D)陣列。
TW109119186A 2016-10-28 2017-08-24 記憶體裝置及操作其之方法 TWI741641B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/338,154 US10157670B2 (en) 2016-10-28 2016-10-28 Apparatuses including memory cells and methods of operation of same
US15/338,154 2016-10-28

Publications (2)

Publication Number Publication Date
TW202101472A TW202101472A (zh) 2021-01-01
TWI741641B true TWI741641B (zh) 2021-10-01

Family

ID=62020626

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106128742A TWI698882B (zh) 2016-10-28 2017-08-24 記憶體裝置及操作其之方法
TW109119186A TWI741641B (zh) 2016-10-28 2017-08-24 記憶體裝置及操作其之方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106128742A TWI698882B (zh) 2016-10-28 2017-08-24 記憶體裝置及操作其之方法

Country Status (8)

Country Link
US (3) US10157670B2 (zh)
EP (1) EP3533057A4 (zh)
JP (2) JP6982072B2 (zh)
KR (2) KR102452911B1 (zh)
CN (1) CN109906482B (zh)
SG (1) SG11201902707WA (zh)
TW (2) TWI698882B (zh)
WO (1) WO2018080615A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10636485B1 (en) * 2017-06-07 2020-04-28 Hrl Laboratories, Llc Time interleaved writing (TIW) of phase change material (PCM) for infrared spatial light modulator (ISLM)
US10381075B2 (en) * 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10269442B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh
US10755781B2 (en) 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
US10418552B1 (en) * 2018-08-21 2019-09-17 Micron Technology, Inc. Transition metal doped germanium-antimony-tellurium (GST) memory device components and composition
KR102614852B1 (ko) 2018-11-14 2023-12-19 삼성전자주식회사 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법
US11335402B2 (en) 2018-12-19 2022-05-17 Micron Technology, Inc. Systems and techniques for accessing multiple memory cells concurrently
KR20200129453A (ko) * 2019-05-08 2020-11-18 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
TW202139195A (zh) 2019-12-03 2021-10-16 美商美光科技公司 用於讀取記憶體單元之系統及方法
US11302391B2 (en) 2019-12-03 2022-04-12 Micron Technology, Inc. System and method for reading memory cells
US11177009B2 (en) * 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11170853B2 (en) 2020-03-04 2021-11-09 Micron Technology, Inc. Modified write voltage for memory devices
US11295822B2 (en) 2020-08-14 2022-04-05 Micron Technology, Inc. Multi-state programming of memory cells
JP2022147390A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 記憶装置
JP2023001593A (ja) 2021-06-21 2023-01-06 キオクシア株式会社 記憶装置
CN116547759A (zh) * 2021-12-02 2023-08-04 长江存储科技有限责任公司 存储器设备、存储器系统及其程序操作方法
CN114284312B (zh) * 2021-12-24 2024-05-14 华中科技大学 一种ots选通管的操作方法
US20230253038A1 (en) * 2022-02-07 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd Memory selector threshold voltage recovery

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090116272A1 (en) * 2007-11-02 2009-05-07 Samsung Electronics Co., Ltd. Non-volatile memory device including diode-storage node and cross-point memory array including the non-volatile memory device
US20120327708A1 (en) * 2011-06-23 2012-12-27 International Business Machines Corporation High-endurance phase change memory devices and methods for operating the same
US20130094275A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Stabilization of resistive memory
US20130135924A1 (en) * 2011-11-28 2013-05-30 International Business Machines Corporation Programming of phase-change memory cells
US20140112058A1 (en) * 2011-06-24 2014-04-24 Mark D. Kellam Resistance memory cell
US20140325120A1 (en) * 2013-04-25 2014-10-30 SK Hynix Inc. Resistive memory device and operation method thereof
US20150162080A1 (en) * 2013-12-05 2015-06-11 Jungwoo Song Method of operating semiconductor memory device
US20150187416A1 (en) * 2013-12-17 2015-07-02 Micron Technology, Inc. State determination in resistance variable memory
US20160133319A1 (en) * 2014-11-06 2016-05-12 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2514582C2 (de) 1975-04-03 1977-05-26 Siemens Ag Schaltung zur erzeugung von leseimpulsen
US6873538B2 (en) 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
AU2002331580A1 (en) * 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6867996B2 (en) 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6856534B2 (en) 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
WO2004084228A1 (en) 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Phase change memory device
US7499315B2 (en) 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
JP4701427B2 (ja) * 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
US7106625B2 (en) 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US7324377B2 (en) 2004-10-29 2008-01-29 Macronix International Co., Ltd. Apparatus and method for programming and erasing virtual ground EEPROM without disturbing adjacent cells
US7200045B2 (en) 2004-12-30 2007-04-03 Macronix International Company, Ltd. Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL)
JP4535439B2 (ja) * 2005-02-10 2010-09-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
AU2006201428A1 (en) 2005-04-06 2006-10-26 Activldentity, Inc. Secure digital credential sharing arrangement
KR100729357B1 (ko) 2005-08-25 2007-06-15 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
US7289359B2 (en) 2005-09-09 2007-10-30 Macronix International Co., Ltd. Systems and methods for using a single reference cell in a dual bit flash memory
US7859896B2 (en) * 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US7626859B2 (en) 2006-02-16 2009-12-01 Samsung Electronics Co., Ltd. Phase-change random access memory and programming method
US7414883B2 (en) 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US8316000B2 (en) * 2006-12-07 2012-11-20 At&T Intellectual Property Ii, L.P. Method and apparatus for using tag topology
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US7515461B2 (en) 2007-01-05 2009-04-07 Macronix International Co., Ltd. Current compliant sensing architecture for multilevel phase change memory
US7609559B2 (en) 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
JP5539610B2 (ja) 2007-03-02 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリのプログラム方法と読み出し方法
US7960224B2 (en) 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
KR101469831B1 (ko) * 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
KR101219774B1 (ko) 2007-07-20 2013-01-18 삼성전자주식회사 전이금속 산화막을 갖는 반도체소자의 제조방법 및 관련된소자
KR20090016199A (ko) 2007-08-10 2009-02-13 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US8098517B2 (en) 2007-10-31 2012-01-17 Ovonyx, Inc. Method of restoring variable resistance memory device
DE102008003637B4 (de) 2008-01-09 2010-05-12 Qimonda Ag Integrierter Schaltkreis, Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, und Speichermodul
US7729163B2 (en) * 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
JP5143280B2 (ja) * 2008-06-11 2013-02-13 エヌエックスピー ビー ヴィ 相変化メモリ及び制御方法
KR101519363B1 (ko) 2009-02-16 2015-05-13 삼성전자 주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US20100226163A1 (en) 2009-03-04 2010-09-09 Savransky Semyon D Method of resistive memory programming and associated devices and materials
US20100284211A1 (en) 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming
US8847186B2 (en) * 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
KR20110088906A (ko) 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8848421B2 (en) 2010-03-30 2014-09-30 Panasonic Corporation Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
TW201209824A (en) 2010-06-18 2012-03-01 Sandisk 3D Llc Memory cell with resistance-switching layers including breakdown layer
JP2012064254A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 不揮発性半導体記憶装置
US8462580B2 (en) * 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
JP5723253B2 (ja) * 2011-01-31 2015-05-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2012174766A (ja) 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US9030870B2 (en) * 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
KR101807247B1 (ko) 2011-09-23 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8614911B2 (en) * 2011-12-22 2013-12-24 International Business Machines Corporation Energy-efficient row driver for programming phase change memory
US8854872B2 (en) * 2011-12-22 2014-10-07 International Business Machines Corporation Drift mitigation for multi-bits phase change memory
KR20130091146A (ko) 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8804399B2 (en) * 2012-03-23 2014-08-12 Micron Technology, Inc. Multi-function resistance change memory cells and apparatuses including the same
GB2502569A (en) 2012-05-31 2013-12-04 Ibm Programming of gated phase-change memory cells
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
JP2014049745A (ja) 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
KR101956794B1 (ko) 2012-09-20 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US8913422B2 (en) 2012-09-28 2014-12-16 Intel Corporation Decreased switching current in spin-transfer torque memory
US9437266B2 (en) 2012-11-13 2016-09-06 Macronix International Co., Ltd. Unipolar programmable metallization cell
KR102166506B1 (ko) 2012-12-26 2020-10-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치 및 그 제조 방법
US9001554B2 (en) 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US10546998B2 (en) 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US8861258B2 (en) * 2013-02-21 2014-10-14 Sandisk 3D Llc Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9047944B2 (en) 2013-04-24 2015-06-02 Micron Technology, Inc. Resistance variable memory sensing
US9230646B2 (en) * 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
KR102159258B1 (ko) 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9275730B2 (en) * 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
US20150311031A1 (en) 2014-04-25 2015-10-29 Ims Nanofabrication Ag Multi-Beam Tool for Cutting Patterns
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US20160225459A1 (en) 2015-01-30 2016-08-04 Micron Technology, Inc. Apparatuses operable in multiple power modes and methods of operating the same
US9514815B1 (en) * 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9805794B1 (en) * 2015-05-19 2017-10-31 Crossbar, Inc. Enhanced erasing of two-terminal memory
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090116272A1 (en) * 2007-11-02 2009-05-07 Samsung Electronics Co., Ltd. Non-volatile memory device including diode-storage node and cross-point memory array including the non-volatile memory device
US20120327708A1 (en) * 2011-06-23 2012-12-27 International Business Machines Corporation High-endurance phase change memory devices and methods for operating the same
US20140112058A1 (en) * 2011-06-24 2014-04-24 Mark D. Kellam Resistance memory cell
US20160240249A1 (en) * 2011-06-24 2016-08-18 Rambus Inc. Resistance memory cell
US20130094275A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Stabilization of resistive memory
US20130135924A1 (en) * 2011-11-28 2013-05-30 International Business Machines Corporation Programming of phase-change memory cells
US20140325120A1 (en) * 2013-04-25 2014-10-30 SK Hynix Inc. Resistive memory device and operation method thereof
US20150162080A1 (en) * 2013-12-05 2015-06-11 Jungwoo Song Method of operating semiconductor memory device
US20150187416A1 (en) * 2013-12-17 2015-07-02 Micron Technology, Inc. State determination in resistance variable memory
US20160133319A1 (en) * 2014-11-06 2016-05-12 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device

Also Published As

Publication number Publication date
KR20210094130A (ko) 2021-07-28
US20190006006A1 (en) 2019-01-03
JP2020502720A (ja) 2020-01-23
KR20190060006A (ko) 2019-05-31
TW201816797A (zh) 2018-05-01
KR102452911B1 (ko) 2022-10-11
CN109906482A (zh) 2019-06-18
EP3533057A4 (en) 2020-06-24
JP6982072B2 (ja) 2021-12-17
WO2018080615A1 (en) 2018-05-03
TWI698882B (zh) 2020-07-11
US20180122468A1 (en) 2018-05-03
SG11201902707WA (en) 2019-05-30
EP3533057A1 (en) 2019-09-04
US20180122472A1 (en) 2018-05-03
TW202101472A (zh) 2021-01-01
US10163506B2 (en) 2018-12-25
US10600481B2 (en) 2020-03-24
JP2021193637A (ja) 2021-12-23
KR102427601B1 (ko) 2022-08-01
US10157670B2 (en) 2018-12-18
CN109906482B (zh) 2023-07-11

Similar Documents

Publication Publication Date Title
TWI741641B (zh) 記憶體裝置及操作其之方法
JP7011016B2 (ja) マルチレベルメモリセルを含む装置およびその動作方法
JP6886501B2 (ja) メモリを動作させる方法
KR20110015256A (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법