JP2013012285A - 半導体装置および半導体装置の制御方法 - Google Patents
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Abstract
【解決手段】抵抗変化素子10を有するメモリセル11と、メモリセル11に印加する電圧を制御する制御部80と、を備え、抵抗変化素子10は、第1の金属材料を含有する下部電極14と、第2の金属材料を含有する上部電極16と、酸素を含有する絶縁膜12と、を有しており、第1の金属材料は、第2の金属材料よりも規格化酸化物生成エネルギーが大きく、制御部80は、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16に正電圧を印加し、絶縁膜12の抵抗値を読み出す動作時において下部電極14に正電圧を印加する。
【選択図】図1
Description
前記メモリセルに印加する電圧を制御する制御部と、
を備え、
前記抵抗変化素子は、
第1の金属材料を含有する第1の電極と、
第2の金属材料を含有する第2の電極と、
前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第1の金属材料は、前記第2の金属材料よりも規格化酸化物生成エネルギーが大きく、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置が提供される。
前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置の制御方法が提供される。
不揮発メモリ100は、例えば他の回路とともに半導体装置を構成する。
ΔHf1≧ΔHf3/7+220(kJ/mol)
ΔHf2≦ΔHf3/7+100(kJ/mol)
上記式を満たす場合、下部電極14に正電圧を印加した場合において、絶縁膜12の抵抗状態が高抵抗状態へ遷移してしまうことを確実に抑制することができる。また、上部電極16に正電圧を印加した場合において、絶縁膜12の抵抗状態を高抵抗状態または低抵抗状態へ遷移させることが可能となる。
ΔHf1≧ΔHf3/7+220(kJ/mol)
ΔHf2≦ΔHf3/7+100(kJ/mol)
の関係を満たすことが分かった。
上述したように、下部電極14に正電圧を印加した場合、絶縁膜12において高抵抗状態への遷移は生じない。よって、読み出し動作時において、絶縁膜12の抵抗状態が高抵抗状態へ遷移することを抑制できる。
また、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16に正電圧を印加する。図1に示すように、上部電極16は選択トランジスタ20と接続していない。よって、選択トランジスタ20の閾値電圧のばらつきの影響を受けることなく、絶縁膜12の抵抗状態を遷移させることが可能となる。
図23(a)は通常のユニポーラ型ReRAMにおいて読み出し電圧を印加した場合を示している。図23(a)に示すReRAMでは、上部電極および下部電極をRuによって構成し、絶縁膜をTiO2、Ta2O5、TiO2を順に積層した積層膜によって構成している。この素子は上部電極あるいは下部電極におよそ1.0Vの電圧を印加すると高抵抗化を起こすため、読み出し電圧としてはそれより若干低い0.8Vを印加して評価を行った。図23(a)に示すように、通常のユニポーラ型ReRAMでは、上部電極および下部電極のいずれに読み出し電圧を印加した場合においても、読み出し電圧が高抵抗化電圧より低いにもかかわらず、長時間の印加により、絶縁膜は高抵抗状態へ遷移してしまう。このように、通常のユニポーラ型ReRAMにおいては、短時間では高抵抗状態へ遷移しない読み出し電圧であっても、長時間の印加により抵抗状態の遷移が起こってしまうという、長期信頼性の問題があった。このため、素子特性のばらつきを考慮する分に加え、長期信頼性を確保するという観点からも読み出し電圧の絶対値を低く設定する必要がある。製品寿命に渡って信頼性を保証するには、高抵抗化電圧が1.0V程度の場合であっても、読み出し電圧は概ね0.2〜0.3V程度にする必要があった。
図23(b)は、本実施形態に係る不揮発メモリ100において読み出し電圧を印加した場合を示している。図23(b)に示す不揮発メモリ100では、上部電極16をRuによって構成し、下部電極14をWによって構成し、絶縁膜をTiO2、Ta2O5、TiO2を順に積層した積層膜によって構成している。この素子では、下部電極に正電圧を印加しても高抵抗化は起こさないが、上部電極にはおよそ1.0Vの電圧印加で高抵抗化を起こすため、図23(a)の場合と同じ0.8Vの読み出し電圧を印加した。図23(b)に示すように、不揮発メモリ100では、下部電極14に読み出し電圧を長時間印加した場合において、絶縁膜12の抵抗状態は変化しない。すなわち、この場合において、不揮発メモリ100では読み出し電圧を0.8V以上に設定することができる。このように、本実施形態に係る不揮発メモリ100によれば、不揮発メモリの長期信頼性を損ねず、また素子特性のばらつきを考慮することなく高い読み出し電圧を設定することができる。
OFF状態→ON状態:VB1=0V、VW1=〜1V、VP1=〜3V
ON状態→OFF状態:VB1=0V、VW1=〜3V、VP1=〜2V
読み出し動作時:VB1=1V、VW1=〜1V、VP1=0V
不揮発メモリ100は、ユニポーラ型であるため、ON状態への切り換え時、OFF状態への切り換え時において、電圧の印加方向は同じである。このため、上記した電圧値にみられるように、ON状態およびOFF状態への切り換え時に印加される高電圧は、プレート線40にのみ印加される。従って、高電圧出力は、プレート線40側にのみ必要となる。
OFF状態→ON状態:VB1=0V、VW1=〜1V、VP1=〜3V
ON状態→OFF状態:VB1=〜2V、VW1=〜3V、VP1=0V
読み出し動作時:VB1=1V、VW1=〜1V、VP1=0V
バイポーラ型のReRAMでは、ON状態への切り換え時と、OFF状態への切り換え時において電圧の印加方向が異なる。このため、上記した電圧値にみられるように、プレート線40とビット線44の両方において高電圧出力が必要となる。
電流センス方式とは、下部電極14と上部電極16との間に電圧を印加した場合に流れる電流の大きさを測定することにより、絶縁膜12の抵抗値を測定するというものである。
これに対し、電圧センス方式とは、プレート線40またはビット線44に電圧を印加することにより電荷をプリチャージした後、選択トランジスタ20に正電圧を印加して電荷を放出してからの、プレート線40またはビット線44における電位変動を測定するというものである。絶縁膜12の抵抗値が大きいほど、一定時間後における電位低下が小さい。これにより、高抵抗状態と低抵抗状態を読み出すことができる。
本実施形態に係る不揮発メモリ100では、電流センス方式、電圧センス方式のいずれを適用して読み出し動作を行ってもよい。
また、読み出し電圧を高くした場合はON状態の場合に電位が0.05V以下になるのに要する時間は長くなるが、基準電位を高く設定することが出来るため、基準電位に達する時間は変わらないかあるいはより短く出来る。さらに、読み出し電位が高くなるほど判定に用いるトランジスタのON電流も増加するため判定に要する時間が短くなり、より高速な読み出しを実現することができる。
従来のユニポーラ型ReRAMでは長期信頼性や素子ばらつきの問題が生じるため、読み出し電圧を高くすることは困難であった。しかし、本実施形態に関わる不揮発メモリ100においては読み出し電圧をさらに高く設定することが可能である。例えば図23に示すように従来のReRAMでは読み出し電圧を0.8Vに設定すると長期信頼性が確保できないが、本実施形態に関わる不揮発メモリ100においては問題なく0.8Vでの読み取りを行うことが可能である。
このように、本実施形態に係る不揮発メモリ100においては、電圧センス方式を適用することが好ましい。
通常のユニポーラ型ReRAMによれば、抵抗変化素子の抵抗状態が変化してしまうことを防止する必要がある。このため、読み出し電圧の絶対値は、高抵抗状態へ遷移する電圧の絶対値よりも低く設定しなければならない。これにより、ReRAMに流れる電流量も小さくなるため、電流のセンスに時間を要することとなる。
これに対し、本実施形態に係る不揮発メモリ100によれば、読み出し動作時において、絶縁膜12における高抵抗状態への遷移は生じない。このため、読み出し電圧を高く設定することができる。これにより、ReRAMに流れる電流量は大きくなり、高速な電流のセンスが容易となる。
このように、電流センス方式によって読み出し動作を行う場合においても、本実施形態に係る不揮発メモリ100の構成が好ましいことがわかる。
また、絶縁膜12に発生した寄生容量に起因して、ビット線44へのプリチャージに要する時間が長くなることはない。従って、読み出し動作の速度が低下することを抑制することもできる。
このように、本実施形態に係る不揮発メモリ100では、読み出し動作時において、選択トランジスタ20と接続する下部電極14に正電圧が印加されるようにすることが好ましいことがわかる。
なお、絶縁膜12は、必ずしもパターニングされる必要はない。図13(c)に示すように、例えばパターニングされた下部電極14を覆うように、層間絶縁膜34上全面に設けられていてもよい。すなわち、下部電極14上以外に設けられた絶縁膜12が、層間絶縁膜34と一体として残っていてもよい。この場合、抵抗変化素子10は、パターニングされた下部電極14および上部電極16と、絶縁膜12のうちの下部電極14および上部電極16に挟まれた部分と、により構成される。
図29に示すように、不揮発メモリ100は、メモリセル11上に設けられたプレート線40を備えている。また、不揮発メモリ100は、メモリセル11上に設けられたビット線44を備えている。
図30に示すように、プレート線40とビット線44は、例えば互いに平行となるように設けられる。また、ワード線42は、例えば基板30平面と水平な面内においてプレート線40およびビット線44と垂直な方向へ延伸するように設けられる。なお、本実施形態において、ワード線42は、図29に示すゲート電極22として機能する。
多層配線構造では、上層ほど配線の線幅やピッチ等の設計寸法が大きくなる。このため、抵抗変化素子10を多層配線構造の上層に配置する場合、抵抗変化素子10のレイアウトを上層配線の設計寸法に合わせて広げる必要があり、抵抗変化素子10の、ひいては不揮発メモリ100の高集積化に適さない。抵抗変化素子10を最も高密度に配置するためには、第三配線層204あるいはそれより下層で用いられる設計寸法を用いることが求められる。そのため、抵抗変化素子10、プレート線40、およびビット線44は、第三配線層204より基板30側の領域に形成されることが好ましい。
図29に示す構造によれば、抵抗変化素子10を第一配線層200上に、プレート線40を第二配線層202に、ビット線44を第三配線層204に配置する。このため、抵抗変化素子10の、ひいては不揮発メモリ100の高密度化を図ることが可能となる。
また、抵抗変化素子10を第一配線層200上に配置することで、第一配線層200以降の配線層をLSIの通常プロセスを用いて形成することができる。
なお、プレート線40は、定電圧源と接続する。このため、第一配線層200と近接する第二配線層202にプレート線40が設けられていても、寄生容量の増大に起因した問題は発生しない。
図31に示すように、本実施形態における不揮発メモリ100は、複数のメモリセル11をアレイ状に配列することにより構成される。複数のメモリセル11は、例えば図中X方向およびY方向に配列される。なお、複数のメモリセル11が配列される方向は、図31に示す方向に限られない。
また、図31および図32に示すように、不揮発メモリ100は、複数のビット線44を備えている。ビット線44は、例えば図31中X方向に延伸している。このとき、図31中X方向に配列された複数のメモリセル11それぞれが有するソース・ドレイン領域31は、共通のビット線44に接続される。
さらに、図31および図32に示すように、不揮発メモリ100は、複数のワード線42を備えている。ワード線42は、例えば図31中Y方向に延伸している。このとき、図31中Y方向に配列された複数のメモリセル11それぞれが有するゲート電極22は、共通のワード線42に接続される。
本実施形態に係る不揮発メモリ100では、特定のワード線42、ビット線44、およびプレート線40を選択することにより、特定のメモリセル11に対し選択的に書込み動作や読み出し動作を行うことができる。
図33に示す抵抗変化素子10では、絶縁膜12が、平面視で下部電極14よりも大きい。図33に示すように、絶縁膜12は、下部電極14の上面および側面を覆うように設けられる。
図33に示す抵抗変化素子10は、例えば次のように形成される。まず、ソース・ドレインコンタクト54を有する配線層上に、下部電極14を形成する。下部電極14は、当該配線層上に設けられた金属膜をパターニングすることにより形成される。次いで、下部電極14上に、平面視で下部電極14よりも大きい、絶縁膜12および上部電極16を形成する。絶縁膜12および上部電極16は、下部電極14を覆うように上記配線層上に順に積層された絶縁膜および金属膜をパターニングすることにより形成される。
例えば界面層18に酸化タンタルを用いた場合は、その化学量論組成はTa2O5となる。この場合、界面層18中において、金属元素Taに対する酸素の組成比は、5/2より小さい。
界面層18の層厚は、例えば1〜3nmである。界面層18は以下に説明するように、読み出し動作におけるOFFスイッチングを抑制する役割を果たすが、十分に効果を発揮するためには概ね1nm以上の膜厚を有することが好ましい。また、界面層18の膜厚が厚すぎる場合、抵抗変化層全体の膜厚が増加し、フォーミング電圧が高くなりすぎるという問題が生じる。そのため、界面層18の層厚を1〜3nmにした場合、界面層18が不揮発メモリ102の抵抗変化挙動に影響を及ぼすことを抑制することができる。
ON状態である不揮発メモリには、抵抗変化層中に、酸素欠損により構成されるリークパスが形成されている。読み出し動作時において下部電極に正電圧を印加した場合、下部電極近傍に位置する抵抗変化層中の酸素原子が熱的に励起され、抵抗変化層中には遊離酸素原子が発生する。この遊離酸素原子が、リークパスを形成する酸素欠損に到達した場合、酸素欠損は消滅し、リークパスは切断される。この場合、抵抗変化層は高抵抗状態となる。すなわち、不揮発メモリは、ON状態からOFF状態へと遷移してしまう。
図25において、斜線部Aは、遊離酸素原子が下部電極14へ到達しうる経路を示している。また、斜線部Bは、遊離酸素原子がリークパスを形成する酸素欠損96へ到達しうる経路を示している。また、図26において、斜線部A'は、遊離酸素原子がリークパスを形成しない酸素欠損99へ到達しうる経路を示している。
図25に示す不揮発メモリにおいて、絶縁膜12中で遊離した酸素原子は、ランダムに移動すると考えられるため、下部電極へ移動する確率は図25の斜線部Aの面積に、またリークパスを構成している最寄りの酸素欠損96に移動する確率は図25の斜線部Bの面積に比例する。図25に示すように、斜線部Aの面積は、斜線部Bの面積よりも大きい。このため、下部電極14近傍で発生した遊離酸素は、リークパスを形成する酸素欠損96へ移動する確率より、下部電極14へ移動する確率の方が高い。更に、移動した先で酸化反応を起こす確率は、安定化する際に得られるエネルギーが大きいほど高くなる。そのため、段落0031で得られたように、下部電極の酸化物形成エネルギーが大きいほど遊離酸素が下部電極で酸化反応を起こす可能性が高くなり、その結果酸素欠損を消滅させる確率は低くなる。しかし、リークパスを形成する酸素欠損96へ移動し、反応を起こす確率を完全に排除することはできず、絶縁膜12中に遊離した酸素原子によりリークパスが切断されてしまうおそれがあった。この場合、読み出し動作時において、不揮発メモリの抵抗状態が遷移してしまうこととなる。
このように、本実施形態によれば、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損96へ移動する確率を、十分に低くすることができる。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
図27では、測定を行った全素子(1000点)について、OFF状態への遷移が観測された読み出し電圧V_OFFをそれぞれプロットしている。なお、V_OFFが5Vであるプロットについては、5Vまで読み出し電圧を印加しても、OFF状態への遷移が観測されなかった素子を示す。
図27に示すように、界面層18を有しない場合には、1V程度の読み出し電圧により、およそ2割程度の不揮発メモリがOFF状態への遷移を示した。これに対し、界面層18を有する場合には、5Vまで読み出し電圧を印加しても、OFF状態への遷移が観測されなかった。
金属酸化物では、一般に価電子帯は酸素原子の2p軌道からなり、伝導帯は金属元素の最外殻軌道から構成される。そのため、界面層18としては、伝導帯がs軌道またはp軌道から構成される材料を用いることが好ましい。この場合、界面層18は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物により構成されることとなる。
界面層18は、例えばMgO、CaO、Al2O3、Ga2O3、もしくはSiO2により構成される層、またはMgO、CaO、Al2O3、Ga2O3、もしくはSiO2の少なくとも一つを含む層である。
抵抗変化層のフェルミ準位が伝導帯側に偏る場合、抵抗変化層はn型の性質を示しやすくなる。すなわち、抵抗変化層は、周囲に電子を供給しやすい状態となる。このため、抵抗変化層のフェルミ準位が伝導帯側に偏る場合において発生した遊離酸素は、抵抗変化層から電子を受け取って負に帯電しやすくなる。
図28に示すように、下部電極14に正電圧を印加した場合、負に帯電した遊離酸素のポテンシャルエネルギーは、下部電極14側において低くなる。このため、下部電極14に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は、第1および第2の実施形態と異なり、ランダムな方向に移動するのではなく、ポテンシャルエネルギーが低い下部電極14側へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損96を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
また、絶縁膜12がTiO2、ZrO2、HfO2など4価の金属を有する金属酸化物の場合、界面層18は、例えばMgO、CaO、Al2O3、Y2O3、またはLa2O3など3価以下の金属を有する金属酸化物により構成することができる。この場合、界面層18は、MgO、CaO、Al2O3、Y2O3、もしくはLa2O3により構成される層、またはMgO、CaO、Al2O3、Y2O3、もしくはLa2O3の少なくとも一つを含む層である。
更に、絶縁膜12がV2O5、Ta2O5など5価の金属を有する金属酸化物の場合、界面層18は、例えばMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、HfO2など4価以下の金属を有する金属酸化物により構成することができる。この場合、界面層18は、MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2により構成される層、またはMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2の少なくとも一つを含む層である。
下部電極14に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は下部電極14へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
界面層18は、例えば絶縁膜12と同様の材料により構成される。また、界面層18は絶縁膜12と異なる材料から構成されていても良い。さらに、ドナーとして機能する不純物は、絶縁膜12を構成する材料と同じであっても異なっていても構わない。
界面層18は、例えば絶縁膜12のうち、ドナーとして機能する不純物を添加された一部により構成される。また、界面層18は、下部電極14上に成膜により設けられていてもよい。
図34に示すように、本実施形態に係る不揮発メモリ104は、下部電極14を有していない。また、抵抗変化層である絶縁膜12は、第一配線層200に設けられたソース・ドレインコンタクト54と直接接触している。本実施形態では、ソース・ドレインコンタクト54の上端部を、抵抗変化素子10の下部電極として機能させる。すなわち、ソース・ドレインコンタクト54、絶縁膜12および上部電極16によって抵抗変化素子10が構成されることとなる。
なお、本実施形態において、下部電極を構成するソース・ドレインコンタクト54は、平面視で上部電極16よりも小さい。
図35に示すように、本実施形態では、金属膜220およびバリアメタル膜222により構成される、ソース・ドレインコンタクト54の上端部が、第1の実施形態における下部電極14として機能する。
本実施形態において、金属膜220は、例えばWまたはCu等により構成される。また、バリアメタル膜222は、例えばTiN等により構成される。なお、ソース・ドレインコンタクト54の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
また、本実施形態によれば、下部電極14を有していない。このため、下部電極14を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
これに対し、本実施形態によれば、抵抗変化素子10の下部電極は、ソース・ドレインコンタクト54により構成されている。このため、絶縁膜12および上部電極16の面積をソース・ドレインコンタクト54よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子10の面積は、ソース・ドレインコンタクト54の径よりも若干大きい面積を有する上部電極16によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。
図68(a)に示す変形例に係る抵抗変化素子10は、次のように形成される。すなわち、ソース・ドレインコンタクト54を形成した後、コンタクト孔上端部に位置する金属膜220およびバリアメタル膜222をエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極14を埋め込む。
また、図68(b)に示す変形例に係る抵抗変化素子10は、次のように形成される。すなわち、ソース・ドレインコンタクト54を形成した後、コンタクト孔上端部に位置する金属膜220のみをエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極14を埋め込む。この場合、下部電極14の周囲には、バリアメタル膜222が残ることとなる。
本変形例に係る構造によれば、下部電極14として任意の材料を選択することができる。このため、コンタクトを構成する金属膜の材料が制限される場合であっても、下部電極として適切な材料を選択することが可能となる。また、この場合においても第6の実施形態における効果を得ることができる。
図36に示すように、本実施形態に係る不揮発メモリ106は、第1の実施形態に示される上部電極16を有していない。また、抵抗変化層である絶縁膜12は、第二配線層202に設けられたプレートコンタクト52と直接接触している。本実施形態では、プレートコンタクト52の下端部を、抵抗変化素子10の上部電極として機能させる。すなわち、下部電極14、絶縁膜12およびプレートコンタクト52によって抵抗変化素子10が構成されることとなる。
なお、上部電極を構成するプレートコンタクト52は、平面視で下部電極14よりも小さい。
図37(a)および図37(b)に示すように、金属膜224およびバリアメタル膜226により構成される、プレートコンタクト52の下端部が、第1の実施形態における上部電極16として機能する。金属膜224は、例えばAl、Cu、またはW等により構成される。また、バリアメタル膜226は、例えばTiN、TaN、HfN、ZrN、またはRu等により構成される。なお、プレートコンタクト52の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
図37(b)に示す構造においては、例えば次のように絶縁膜12およびプレートコンタクト52を形成する。まず、第二配線層202を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料をCMP法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜12およびプレートコンタクト52が形成される。この場合、ドライエッチング等により絶縁膜12をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。
図69(a)に示す変形例に係る抵抗変化素子10では、プレートコンタクト52の側面および下面を覆うように、上部電極16が設けられている。この場合、上部電極16は、第二配線層202中に設けられた、プレートコンタクト52を埋め込むための開口内に形成されることとなる。なお、図69(a)に示す変形例では、絶縁膜12は、プレートコンタクト52を埋め込む開口下に設けられる。
図69(b)に示す変形例に係る抵抗変化素子10では、プレートコンタクト52の側面および下面を覆うように、上部電極16および絶縁膜12が設けられていてもよい。この場合、絶縁膜12は、上部電極16を介してプレートコンタクト52の側面および下面を覆うこととなる。また、上部電極16および絶縁膜12は、第二配線層202中に設けられた、プレートコンタクト52を埋め込むための開口内に形成されることとなる。
また、本実施形態によれば、上部電極16を有しない。このため、上部電極を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
これに対し、本実施形態によれば、抵抗変化素子10の上部電極は、プレートコンタクト52により構成されている。このため、下部電極16および絶縁膜12の面積をプレートコンタクト52よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子10の面積は、プレートコンタクト52の径よりも若干大きい面積を有する下部電極16および絶縁膜12によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。
図38に示すように、本実施形態に係る不揮発メモリ108は、第1の実施形態に示される上部電極16およびプレートコンタクト52を有していない。また、抵抗変化層である絶縁膜12は、第二配線層202に設けられたプレート線40と直接接している。本実施形態では、プレート線40の下端部であって、絶縁膜12と接する部分を、抵抗変化素子10の上部電極として機能させる。すなわち、下部電極14、絶縁膜12およびプレート線40によって抵抗変化素子10が構成されることとなる。
図39(a)および図39(b)に示すように、プレート線40は、金属膜228と、金属膜228の側面および下面を覆うように設けられたバリアメタル膜230と、により構成される。プレート線40は、例えば第二配線層202中に埋め込まれている。
図39(a)および図39(b)に示すように、金属膜228およびバリアメタル膜230により構成される、プレート線40の下端部が、第1の実施形態における上部電極16として機能する。金属膜228は、例えばAl、またはCu等により構成される。また、バリアメタル膜230は、例えばTiN、TaN、HfN、ZrN、またはRu等により構成される。なお、プレート線40の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
本実施形態では、絶縁膜12が、下部電極14の上面および側面を覆うように設けられている。このため、層間絶縁膜にプレート線40を埋め込むための溝を形成する際に、例えばマスクずれ等により絶縁膜12周囲の層間絶縁膜が除去されて下部電極14が露出してしまうことを防止することができる。これにより、抵抗変化素子10の上部電極を構成するプレート線40と、下部電極14との間の短絡を防止することが可能となる。
図40に示すように、絶縁膜12は、例えばプレート線40の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜12は、第二配線層202中に設けられた、プレート線40を埋め込むための溝内に形成されることとなる。
図40に示す例では、下部電極14上にプレート線40を埋め込むための溝を形成した後に、絶縁膜12が形成される。このため、プレート線40を形成する際に下部電極14が露出することが抑制される。従って、抵抗変化素子10の上部電極を構成するプレート線49と、下部電極14との間の短絡を防止することが可能となる。
図70(a)に示す変形例に係る構造では、プレート線40の側面および下面を覆うように上部電極16が設けられている。この場合、プレート線40を埋め込むための溝内に、上部電極16が設けられる。絶縁膜12は、プレート線40を埋め込む溝下に設けられる。
図70(b)に示す変形例に係る構造では、プレート線40の側面および下面を覆うように、上部電極16および絶縁膜12が設けられている。この場合、絶縁膜12は、上部電極16を介してプレート線40の側面および下面を覆うこととなる。また、上部電極16および絶縁膜12は、プレート線40を埋め込むための溝内に設けられる。
また、本実施形態によれば、上部電極16およびプレートコンタクト52を有しない。従って、上部電極16およびプレートコンタクト52を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
図41に示すように、本実施形態に係る不揮発メモリ110は、第1の実施形態に示される下部電極14、上部電極16およびプレートコンタクト52を有していない。プレート線40は、第一配線層200中に設けられており、抵抗変化層である絶縁膜12と直接接している。また、抵抗変化層である絶縁膜12は、第一配線層200中に設けられたソース・ドレインコンタクト54と直接接触している。
本実施形態では、プレート線40の下端部であって、平面視でソース・ドレインコンタクト54と重なる部分を抵抗変化素子10の上部電極として機能させる。また、ソース・ドレインコンタクト54の上端部を抵抗変化素子10の下部電極として機能させる。すなわち、ソース・ドレインコンタクト54、絶縁膜12およびプレート線40によって抵抗変化素子10が構成されることとなる。
図42に示すように、プレート線40は、金属膜228と、金属膜228の側面および下面を覆うように設けられたバリアメタル膜230と、により構成される。プレート線40は、例えば第一配線層200中に埋め込まれている。また、図42に示すように、ソース・ドレインコンタクト54は、金属膜220と、金属膜220の側面および下面を覆うように設けられたバリアメタル膜222と、により構成される。
図42に示すように、プレート線40の下端部が第1の実施形態における上部電極16として機能し、ソース・ドレインコンタクト54の上端部が第1の実施形態における下部電極14として機能する。
金属膜228、バリアメタル膜230、金属膜220およびバリアメタル膜222の材料は、第1の実施形態に示す上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
また、下部電極14、上部電極16およびソース・ドレインコンタクト54を形成する工程を省略することができる。このため、不揮発メモリの製造を容易にすることができる。
さらに、下部電極14および上部電極16を設けないため、下部電極14および上部電極16を形成する際に生じる、目ずれやエッチング不良等の歩留まり低下の要因を排除することができる。従って、不揮発メモリ製造における歩留まりの向上を図ることが可能となる。
図43に示すように、本実施形態に係る不揮発メモリ112は、第1の実施形態に示されるソース・ドレインコンタクト54および下部電極14を有していない。抵抗変化層である絶縁膜12は、シリサイド層232上に、シリサイド層232と直接接するように設けられている。
本実施形態では、シリサイド層232を抵抗変化素子10の下部電極として機能させる。すなわち、シリサイド層232、絶縁膜12および上部電極16によって抵抗変化素子10が構成されることとなる。
シリサイド層232は、例えばソース・ドレイン領域32の表面を、TiSi、CoSi2、NiSi、またはPtSi、もしくはこれらの合金等によってシリサイド化することにより形成される。なお、シリサイド層232の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
また、本実施形態によれば、抵抗変化素子10は、基板30に設けられたシリサイド層232上に設けられている。そして、抵抗変化素子10上に位置するプレート線40は、第一配線層200中に埋め込まれている。このため、基板上に設けられる多層配線層は、抵抗変化素子を設けない通常のLSIプロセスにより形成することが可能となる。従って不揮発メモリの製造を容易にすることができる。
図44に示すように、本実施形態に係る不揮発メモリ114は、第1の実施形態において示されるソース・ドレインコンタクト54、上部電極16および下部電極14を有していない。抵抗変化層である絶縁膜12は、シリサイド層23上に、シリサイド層232と直接接するように設けられている。また、絶縁膜12は、絶縁膜12上に設けられたプレートコンタクト52と直接接している。
本実施形態では、シリサイド層232を抵抗変化素子10の下部電極として機能させる。また、プレートコンタクト52を抵抗変化素子10の上部電極として機能させる。すなわち、シリサイド層232、絶縁膜12およびプレートコンタクト52によって抵抗変化素子10が構成されることとなる。
本実施形態では、例えば次のように絶縁膜12およびプレートコンタクト52を形成する。まず、第二配線層202を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に、絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料を、CMP法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜12およびプレートコンタクト52が形成される。この場合、ドライエッチング等により絶縁膜12をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。
また、本実施形態に係る抵抗変化素子10は、ソース・ドレイン領域32と、ソース・ドレイン領域32とプレート線40とを接続するプレートコンタクト52と、の間に絶縁膜12を形成することにより実現される。従って、不揮発メモリを形成しない既存のLSIプロセスをほとんど変更することなく、不揮発メモリを形成することが可能となる。これにより、不揮発メモリの製造を容易にすることができる。
また、プレート線40およびビット線44は、基板30平面と水平な面内において、ワード線42と垂直な方向へ延伸するように設けられる。すなわち、プレート線40およびビット線44は、ゲート電極22と平行に設けられることとなる。
一方、本実施形態では、プレート線40およびビット線44は、ゲート電極22と平行に設けられている。このため、選択トランジスタ20のゲート幅にかかわらず、プレート線40およびビット線44を平行に設けることが可能となる。
図47および図48に示すように、本実施形態に係る不揮発メモリ118において、隣接する二つのメモリセル11は、ソース・ドレイン領域31が互いに一体として形成されている。そして、当該一体として形成されたソース・ドレイン領域31は、一のビットコンタクト56を介してビット線44と接続している。本実施形態に係る不揮発メモリ118は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。
また、図47に示すように、Y方向に隣接する二つのメモリセル11のソース・ドレイン領域31は、素子分離膜210によって互いに分離されている。
本実施形態に係るメモリセル302においても、プレート線40、ワード線42およびビット線44の組み合わせにより、特定のメモリセル11を選択することが可能である。
また、本実施形態によれば、隣接する二つのメモリセル11それぞれが有するソース・ドレイン領域31が、互いに一体として形成されている。このため、当該隣接する二つのメモリセル11間において、素子分離膜210を設ける必要がない。従って、セルアレイ構造のサイズを縮小することが可能となる。
さらに、一体として形成されたソース・ドレイン領域31には、一のビットコンタクト56のみが設けられる。すなわち、リソグラフィの解像限界等によるビットコンタクト56の径の制限が緩和される。これにより、ビットコンタクト56の径を大きくし、ビットコンタクト56におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。
本実施形態に係る不揮発メモリ120において、同一のビット線44と接続する隣接する二つのメモリセル11は、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。本実施形態に係る不揮発メモリ120は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。
一方、図49中Y方向に隣接する二つのメモリセル11の上部電極16は、互いに離間している。Y方向に隣接する二つのメモリセル11は、互いに異なるビット線と接続する。
図51に示すように、上部電極16が一体として形成された二つのメモリセル11それぞれが有する絶縁膜12は、例えば互いに一体として形成される。なお、上部電極16が一体として形成された二つのメモリセル11それぞれが有する絶縁膜12は、互いに離間していてもよい。
また、本実施形態によれば、一体として形成された上部電極16に対し、一のプレートコンタクト52のみが設けられる。すなわち、リソグラフィの解像限界等によるプレートコンタクト52の径の制限が緩和される。これにより、プレートコンタクト52の径を大きくし、プレートコンタクト52におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。
図52、図53、および図54に示すように、本実施形態に係る不揮発メモリ122は、素子分離用電極236によって隣接する二つのメモリセル11を分離していることを除いて、第14の実施形態に係る不揮発メモリ120と同様の構成を有する。
素子分離用電極236に電圧を印加することで、二つの選択トランジスタ20それぞれが有するソース・ドレイン領域32の間のチャンネルをOFFにする。これにより、隣接する二つの選択トランジスタ20が、互いに分離される。
図52に示すように、本実施形態における素子分離用電極236は、例えばX方向に隣接する二つのメモリセル11間に設けられる。また、図54に示すように、当該隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。
図52に示すように、素子分離用電極236は、図中Y方向に延伸している。図52中Y方向に配列された複数のメモリセル11は、例えば共通の素子分離用電極236に接続される。また、図54に示すように、素子分離用電極236は、例えばワード線42と同層に設けられている。
また、本実施形態によれば、隣接する選択トランジスタ20を素子分離用電極236により分離する。このため、当該二つの選択トランジスタ20の間に素子分離膜210を設ける必要がない。従って、素子分離膜210の形状を簡略化することができる。このように、本実施形態によれば、不揮発メモリの製造を容易にすることが可能となる。
また、素子分離用電極236は、ワード線42と同時に形成することができる。従って、製造プロセス上における負荷を増大することなく、上述の効果を得ることができる。
本実施形態に係る不揮発メモリ124は、第13の実施形態に係る不揮発メモリ118および第14の実施形態に係る不揮発メモリ120の構成を含む。
また、図55に示すように、上記一のメモリセル11の上部電極16は、ソース・ドレイン領域31を共有するメモリセル11とは反対側において隣接するメモリセル11の上部電極16と一体として形成されている。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。図55および図56に示すように、上部電極16が一体として形成された隣接する二つのメモリセル11は、同一のビット線44と接続する。なお、図51に示す構成と同様に、上部電極16が一体として形成された隣接する二つのメモリセル11それぞれが有する下部電極14は、互いに離間している(図示せず)。
本実施形態に係る不揮発メモリ126は、素子分離用電極236によって隣接する二つのメモリセル11を分離していることを除いて、第16の実施形態に係る不揮発メモリ124と同様の構成を有する。また、素子分離用電極236に関する構成は、第15の実施形態に係る不揮発メモリ122と同様である。
図57に示すように、本実施形態において、上部電極16が一体として形成された図中X方向に隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。また、ソース・ドレイン領域31が一体として形成された図中X方向に隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。すなわち、図57に示すように、素子分離膜210は、図中X方向のみに延伸する直線状に設けることができる。
また、本実施形態によれば、素子分離膜210を一方向にのみ延伸する直線状に設けることができる。このため、素子分離膜210の加工が容易となる。従って、不揮発メモリの製造を容易にすることができる。
本実施形態に係る不揮発メモリ128において、互いに異なるビット線44と接続する二つのメモリセル11は、上部電極16が互いに一体として形成され、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。本実施形態に係る不揮発メモリ128は、これらの点を除いて、第16の実施形態に係る不揮発メモリ124と同様の構成を有する。
このため、四つのメモリセル11それぞれが有する上部電極16が、一体として形成されることとなる。図59および図60に示すように、当該一体として形成された四つのメモリセル11それぞれが有する上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。
また、本実施形態では、ビット線44とワード線42の組み合わせにより、特定の選択トランジスタ20を選択することが可能である。
また、上部電極16が一体として形成された図59中Y方向に隣接する二つのメモリセル11は、一のプレート線40と接続する。このため、プレート線40の本数を減らすことができる。従って、セルアレイ構造の面積を縮小することが可能となる。
本実施形態に係る不揮発メモリ130において、互いに異なるビット線44と接続し、かつ一の方向に配列された複数のメモリセル11は、上部電極16が互いに一体として形成され、下部電極14が互いに離間している。本実施形態に係る不揮発メモリ130は、これらの点を除いて第18の実施形態に係る不揮発メモリ128と同様の構成を有する。
本実施形態では、図61に示すように、上部電極16は、例えばY方向に延伸した直線状に設けることができる。このため、上部電極16の加工が容易となる。従って、例えばPtのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。
なお、本実施形態では、ビット線44とワード線42の組み合わせより、特定の選択トランジスタ20を選択することが可能である。
図63に示すように、プレート線40およびビット線44は、ゲート電極22と平行な方向に延伸している。本実施形態では、プレート線40およびビット線44は、図63中Y方向に延伸している。図63および図64に示すように、図63中Y方向に配列されたメモリセル11は、共通のプレート線40およびビット線44と接続される。
本実施形態に係る不揮発メモリ134において、隣接する二つのメモリセル11は、ソース・ドレイン領域31が互いに一体として形成されている。そして、当該一体として形成されたソース・ドレイン領域31は、一のビットコンタクト56を介してビット線44と接続している。
また、互いに異なるビット線44と接続する隣接する二つのメモリセルは、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。
これらの点を除いて、本実施形態に係る不揮発メモリ134は、第20に係る不揮発メモリ132と同様の構成を有する。
また、図65に示すように、図中X方向に隣接する二つのメモリセル11のソース・ドレイン領域31は、素子分離膜210によって互いに分離されている。
上部電極16が一体として形成されたメモリセル11それぞれが有する下部電極14は、互いに離間している(図示せず)。互いに離間した各下部電極14は、それぞれ異なるソース・ドレインコンタクト54を介して、異なるソース・ドレイン領域32と接続する。このため、上部電極16が一体として形成された各抵抗変化素子10は、互いに離間した各下部電極14に対応してそれぞれ独立に制御可能となる。従って、上部電極16が一体として形成された各メモリセル11を、互いに独立したメモリセル11として機能させることができる。
本実施形態に係る不揮発メモリ136では、プレート線40およびビット線44が、基板30平面と水平な面内において、ワード線42と垂直に設けられていない。また、互いに異なるビット線44と接続し、かつ一の方向に配列された複数のメモリセル11は、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。
本実施形態に係る不揮発メモリ136は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。
プレート線40およびビット線44がワード線42に対して斜めに延伸する場合、プレート線40とビット線44の間隔は、ワード線42に対して垂直方向へ延伸する場合と比較して大きくなる。本実施形態において、プレート線40およびビット線44は、例えばワード線42の延伸方向から45°傾いた方向へ延伸するように設けられる。この場合、プレート線40とビット線44の間隔は、ワード線42に対して垂直方向へ延伸する場合と比較して、1.4倍程度大きくなる。
本実施形態では、図67に示すように、上部電極16は、例えばY方向に延伸した直線状に設けることができる。このため、上部電極16の加工が容易となる。従って、例えばPtのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。
本実施形態によれば、プレート線40およびビット線44は、ワード線42に対し斜めに延伸するように設けられる。これにより、プレート線40とビット線44の間隔を大きくすることができる。すなわち、ゲート幅を小さくした場合においても、プレート線40とビット線44の間隔を維持することができる。従って、ゲート幅の小さい微細な選択トランジスタを有するセルアレイ構造を実現することが可能となる。
図16は、実施例1に係る不揮発メモリ100の動作挙動を示すグラフである。実施例1は、Ru(ΔHf=152.5kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、W(ΔHf=280.9667〜294.85kJ/mol)を順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、Wは抵抗変化素子10における第1の電極を構成し、Ruは抵抗変化素子10における第2の電極を構成する。
なお、図16では、第2の電極に印加される電圧値と、抵抗変化素子10に流れる電流値との関係を示している。以下、図17〜図21において同様である。
図17は、実施例2に係る不揮発メモリ100の動作挙動を示すグラフである。実施例2は、Ru(ΔHf=152.5kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、TiN(ΔHf=303.5kJ/mol)を順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、TiNは第1の電極を構成し、Ruは第2の電極を構成する。
図18は、実施例3に係る不揮発メモリ100の動作挙動を示すグラフである。実施例3は、Ru(ΔHf=152.5kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、TiO2、W(ΔHf=280.9667〜294.85kJ/mol)を順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、Wは第1の電極を構成し、Ruは第2の電極を構成する。
図19は、実施例4に係る不揮発メモリ100の動作挙動を示すグラフである。実施例4は、Ru(ΔHf=152.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、TiN(ΔHf=303.5kJ/mol)を順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、TiNは第1の電極を構成し、Ruは第2の電極を構成する。
図20は、比較例1に係る不揮発メモリの動作挙動を示すグラフである。比較例1は、Ru(ΔHf=152.5kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、Ruを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ruは、第1の電極および第2の電極を構成する。
図21は、比較例2に係る不揮発メモリの動作挙動を示すグラフである。比較例2は、Ru(ΔHf=152.5kJ/mol)、TiO2(ΔHf=472.5kJ/mol)、Ta2O5(ΔHf=409.2kJ/mol)、TiO2、Ruを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ruは、第1の電極および第2の電極を構成する。
11 メモリセル
12 絶縁膜
14 下部電極
16 上部電極
18 界面層
20、98 選択トランジスタ
22 ゲート電極
24 ゲート絶縁膜
30 基板
31、32 ソース・ドレイン領域
34、36 層間絶縁膜
38 配線層
40、401、402 プレート線
42、421、422 ワード線
44、441、442 ビット線
52 プレートコンタクト
54 ソース・ドレインコンタクト
56 ビットコンタクト
60、62、72 層間絶縁膜
70 配線
80 制御部
90、94 配線
96、99 酸素欠損
100、102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136 不揮発メモリ
200 第一配線層
202 第二配線層
204 第三配線層
210 素子分離膜
220、224、228 金属膜
222、226、230 バリアメタル膜
232 シリサイド層
236 素子分離用電極
Claims (31)
- 抵抗変化素子を有するメモリセルと、
前記メモリセルに印加する電圧を制御する制御部と、
を備え、
前記抵抗変化素子は、
第1の金属材料を含有する第1の電極と、
第2の金属材料を含有する第2の電極と、
前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第1の金属材料は、前記第2の金属材料よりも規格化酸化物生成エネルギーが大きく、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の金属材料、前記第2の金属材料、および前記第3の金属材料の規格化酸化物生成エネルギーを、それぞれΔHf1、ΔHf2、ΔHf3としたときに、ΔHf1≧ΔHf3/7+220(kJ/mol)であり、ΔHf2≦ΔHf3/7+100(kJ/mol)である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記抵抗変化素子は、ユニポーラ型である半導体装置。 - 請求項1ないし3いずれか1項に記載の半導体装置において、
前記絶縁膜は、Ta2O5、Ta2O5とTiO2の積層膜、ZrO2、ZrO2とTa2O5の積層膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3またはV2O5よって構成されている半導体装置。 - 請求項4に記載の半導体装置において、
前記絶縁膜は、Ta2O5によって構成されており、
前記第1の金属材料および前記第2の金属材料の規格化酸化物生成エネルギーをそれぞれΔHf1、ΔHf2としたときに、ΔHf1>280(kJ/mol)であり、ΔHf2<160(kJ/mol)である半導体装置。 - 請求項1ないし5いずれか1項に記載の半導体装置において、
前記第1の電極は、W、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、ZrN、またはこれらの合金によって構成されている半導体装置。 - 請求項1ないし6いずれか1項に記載の半導体装置において、
前記第2の電極は、Ru、RuO2、Pt、Ir、Rh、Pd、Cu、またはこれらの合金によって構成されている半導体装置。 - 請求項1ないし7いずれか1項に記載の半導体装置において、
前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に印加する正電圧は、0.8V以上である半導体装置。 - 請求項1ないし8いずれか1項に記載の半導体装置において、
前記第1の電極と前記絶縁膜との間に設けられ、MxOy(M:金属元素)で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さい第1界面層を備える半導体装置。 - 請求項9に記載の半導体装置において、
前記第1界面層は、Ta2O5を化学量論組成として有する半導体装置。 - 請求項1ないし8いずれか1項に記載の半導体装置において、
前記第1の電極と前記絶縁膜との間に設けられ、かつ伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる第2界面層を備える半導体装置。 - 請求項11に記載の半導体装置において、
前記第2界面層は、MgO、CaO、Al2O3、Ga2O3、もしくはSiO2により構成される層、またはMgO、CaO、Al2O3、Ga2O3、もしくはSiO2の少なくとも一つを含む層である半導体装置。 - 請求項1ないし8いずれか1項に記載の半導体装置において、
前記第1の電極と前記絶縁膜との間に設けられ、かつ前記絶縁膜を構成する前記第3の金属材料よりも価数が小さい金属材料の酸化物からなる第3界面層を備える半導体装置。 - 請求項13に記載の半導体装置において、
前記第3の金属材料は、Al、YまたはLaであり、
前記第3界面層は、MgOもしくはCaOにより構成される層、またはMgOもしくはCaOの少なくとも一つを含む層である半導体装置。 - 請求項13に記載の半導体装置において、
前記第3の金属材料は、Ti、ZrまたはHfであり、
前記第3界面層は、MgO、CaO、Al2O3、Y2O3もしくはLa2O3により構成される層、またはMgO、CaO、Al2O3、Y2O3もしくはLa2O3の少なくとも一つを含む層である半導体装置。 - 請求項13に記載の半導体装置において、
前記第3の金属材料は、VまたはTaであり、
前記第3界面層は、MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2により構成される層、またはMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2の少なくとも一つを含む層である半導体装置。 - 請求項1ないし8いずれか1項に記載の半導体装置において、
前記第1の電極と前記絶縁膜との間に設けられ、かつドナーとして機能する不純物を有する第4界面層を備える半導体装置。 - 請求項1ないし17いずれか1項に記載の半導体装置において、
前記メモリセルは、選択トランジスタを有しており、
前記制御部は、前記絶縁膜の抵抗値を読み出す動作時において、前記第1の電極側に正電圧を印加した後、前記第1の電極側への正電圧の印加を止め、前記選択トランジスタに正電圧を印加する半導体装置。 - 請求項18に記載の半導体装置において、
前記第1の電極は、前記選択トランジスタと接続している半導体装置。 - 請求項1ないし17いずれか1項に記載の半導体装置において、
前記メモリセル上に設けられた配線を備え、
前記メモリセルは、選択トランジスタを有しており、
前記第1の電極または前記第2の電極のうち、一方が前記配線と接続し、他方が前記選択トランジスタのソース・ドレイン領域と接続する半導体装置。 - 請求項20に記載の半導体装置において、
前記第1の電極または前記第2の電極のうちの前記他方は、前記絶縁膜と前記ソース・ドレイン領域とを接続する第1コンタクトによって構成されている半導体装置。 - 請求項20に記載の半導体装置において、
前記ソース・ドレイン領域の表面に形成されたシリサイド層を備え、
前記第1の電極または前記第2の電極のうちの前記他方は、前記シリサイド層により構成されている半導体装置。 - 請求項20ないし22いずれか1項に記載の半導体装置において、
アレイ状に配列された複数の前記メモリセルを備える半導体装置。 - 請求項23に記載の半導体装置において、
隣接する二つの前記メモリセルは、前記ソース・ドレイン領域のうち前記抵抗変化素子と接続していない一方が互いに一体として形成されており、かつ一体として形成された前記ソース・ドレイン領域が一のビットコンタクトを介してビット線と接続する半導体装置。 - 請求項23または24に記載の半導体装置において、
一の前記メモリセルが有する前記選択トランジスタと、前記一のメモリセルと隣接する他の前記メモリセルが有する前記選択トランジスタとの間に位置する素子分離用電極を備える半導体装置。 - 請求項23ないし25いずれか1項に記載の半導体装置において、
同一のビット線と接続する隣接する二つの前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第1の電極または前記第2の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。 - 請求項23ないし26いずれか1項に記載の半導体装置において、
互いに異なるビット線と接続する隣接する二つの前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第1の電極または前記第2の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。 - 請求項23ないし27いずれか1項に記載の半導体装置において、
互いに異なるビット線と接続し、かつ一の方向に配列された複数の前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、かつ前記他方が互いに離間している半導体装置。 - 請求項20ないし25いずれか1項に記載の半導体装置において、
前記第1の電極または前記第2の電極のうちの前記一方は、前記配線と前記絶縁膜とを接続する第2コンタクトによって構成されている半導体装置。 - 請求項20ないし25いずれか1項に記載の半導体装置において、
前記第1の電極または前記第2の電極のうちの前記一方は、前記配線により構成されている半導体装置。 - 第1の金属材料を含有する第1の電極と、第2の金属材料を含有する第2の電極と、前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第1の金属材料は前記第2の金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、
前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置の制御方法。
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014165329A (ja) * | 2013-02-25 | 2014-09-08 | Renesas Electronics Corp | 半導体装置およびその制御方法 |
JP2015185782A (ja) * | 2014-03-26 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2018064106A (ja) * | 2013-09-03 | 2018-04-19 | 東芝メモリ株式会社 | 不揮発性記憶装置 |
JP2020502720A (ja) * | 2016-10-28 | 2020-01-23 | マイクロン テクノロジー,インク. | メモリセルを含む装置及びその動作方法 |
US11074971B2 (en) | 2015-11-04 | 2021-07-27 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
JP2022141938A (ja) * | 2019-04-11 | 2022-09-29 | ビーティーエル メディカル ソリューションズ エー.エス. | 無線周波数及び磁気エネルギーによる生物学的構造の美的処置の方法及びデバイス |
US11482280B2 (en) | 2016-08-08 | 2022-10-25 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
WO2023068265A1 (ja) * | 2021-10-21 | 2023-04-27 | 株式会社デンソー | 半導体装置およびその製造方法 |
US11794029B2 (en) | 2016-07-01 | 2023-10-24 | Btl Medical Solutions A.S. | Aesthetic method of biological structure treatment by magnetic field |
US11806528B2 (en) | 2020-05-04 | 2023-11-07 | Btl Healthcare Technologies A.S. | Device and method for unattended treatment of a patient |
US11826565B2 (en) | 2020-05-04 | 2023-11-28 | Btl Healthcare Technologies A.S. | Device and method for unattended treatment of a patient |
US11878162B2 (en) | 2016-05-23 | 2024-01-23 | Btl Healthcare Technologies A.S. | Systems and methods for tissue treatment |
US11883643B2 (en) | 2016-05-03 | 2024-01-30 | Btl Healthcare Technologies A.S. | Systems and methods for treatment of a patient including RF and electrical energy |
US11896816B2 (en) | 2021-11-03 | 2024-02-13 | Btl Healthcare Technologies A.S. | Device and method for unattended treatment of a patient |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5909155B2 (ja) * | 2012-06-19 | 2016-04-26 | ルネサスエレクトロニクス株式会社 | 抵抗変化型メモリ及び抵抗変化素子のフォーミング方法 |
JP2014103326A (ja) * | 2012-11-21 | 2014-06-05 | Panasonic Corp | 不揮発性記憶素子およびその製造方法 |
US9130162B2 (en) | 2012-12-20 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistance variable memory structure and method of forming the same |
FR3011117A1 (fr) * | 2013-09-24 | 2015-03-27 | St Microelectronics Sa | Procede et dispositif de commande d'une memoire reram |
TWI612698B (zh) * | 2013-10-09 | 2018-01-21 | 財團法人工業技術研究院 | 多位元儲存之非揮發性記憶體晶胞及非揮發性記憶體 |
TWI488347B (zh) | 2014-04-08 | 2015-06-11 | Winbond Electronics Corp | 記憶體元件的形成方法 |
CN106558509B (zh) * | 2015-09-25 | 2019-09-03 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件接触电阻的测量结构及测量方法、电子装置 |
US9859336B1 (en) * | 2017-01-09 | 2018-01-02 | Macronix International Co., Ltd. | Semiconductor device including a memory cell structure |
KR20210036535A (ko) * | 2019-09-26 | 2021-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11411181B2 (en) * | 2020-03-30 | 2022-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase-change memory device and method |
CN114267393B (zh) * | 2021-06-02 | 2023-12-26 | 青岛昇瑞光电科技有限公司 | 非易失性存储器及其导电细丝产生方法、设定/重置方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007088626A1 (ja) * | 2006-02-02 | 2007-08-09 | Renesas Technology Corp. | 半導体装置 |
WO2008068800A1 (ja) * | 2006-11-30 | 2008-06-12 | Fujitsu Limited | 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 |
JP2008306157A (ja) * | 2007-05-10 | 2008-12-18 | Sharp Corp | 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置 |
JP2010015662A (ja) * | 2008-07-07 | 2010-01-21 | Panasonic Corp | 抵抗変化型不揮発性記憶装置 |
WO2010143414A1 (ja) * | 2009-06-08 | 2010-12-16 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7760539B2 (en) * | 2006-06-16 | 2010-07-20 | Panasonic Corporation | Nonvolatile memory device |
JP4823316B2 (ja) * | 2006-09-05 | 2011-11-24 | 富士通株式会社 | 不揮発性半導体記憶装置の書き込み方法 |
CN101878507B (zh) * | 2008-09-30 | 2013-10-23 | 松下电器产业株式会社 | 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置 |
JP5542550B2 (ja) * | 2010-07-08 | 2014-07-09 | 株式会社東芝 | 抵抗変化メモリ |
-
2011
- 2011-10-28 JP JP2011237272A patent/JP5723253B2/ja active Active
-
2012
- 2012-01-13 TW TW101101426A patent/TWI528428B/zh not_active IP Right Cessation
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- 2012-01-31 CN CN201210021853.4A patent/CN102623047B/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007088626A1 (ja) * | 2006-02-02 | 2007-08-09 | Renesas Technology Corp. | 半導体装置 |
WO2008068800A1 (ja) * | 2006-11-30 | 2008-06-12 | Fujitsu Limited | 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 |
JP2008306157A (ja) * | 2007-05-10 | 2008-12-18 | Sharp Corp | 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置 |
JP2010015662A (ja) * | 2008-07-07 | 2010-01-21 | Panasonic Corp | 抵抗変化型不揮発性記憶装置 |
WO2010143414A1 (ja) * | 2009-06-08 | 2010-12-16 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9208868B2 (en) | 2013-02-25 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor device including a variable resistance device, and method of controlling the semiconductor device |
JP2014165329A (ja) * | 2013-02-25 | 2014-09-08 | Renesas Electronics Corp | 半導体装置およびその制御方法 |
JP2018064106A (ja) * | 2013-09-03 | 2018-04-19 | 東芝メモリ株式会社 | 不揮発性記憶装置 |
JP2015185782A (ja) * | 2014-03-26 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US11615844B2 (en) | 2015-11-04 | 2023-03-28 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
US11074971B2 (en) | 2015-11-04 | 2021-07-27 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
US11883643B2 (en) | 2016-05-03 | 2024-01-30 | Btl Healthcare Technologies A.S. | Systems and methods for treatment of a patient including RF and electrical energy |
US11878162B2 (en) | 2016-05-23 | 2024-01-23 | Btl Healthcare Technologies A.S. | Systems and methods for tissue treatment |
US11896821B2 (en) | 2016-05-23 | 2024-02-13 | Btl Healthcare Technologies A.S. | Systems and methods for tissue treatment |
US11794029B2 (en) | 2016-07-01 | 2023-10-24 | Btl Medical Solutions A.S. | Aesthetic method of biological structure treatment by magnetic field |
US11482280B2 (en) | 2016-08-08 | 2022-10-25 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
US11798620B2 (en) | 2016-08-08 | 2023-10-24 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
JP2020502720A (ja) * | 2016-10-28 | 2020-01-23 | マイクロン テクノロジー,インク. | メモリセルを含む装置及びその動作方法 |
JP2022141938A (ja) * | 2019-04-11 | 2022-09-29 | ビーティーエル メディカル ソリューションズ エー.エス. | 無線周波数及び磁気エネルギーによる生物学的構造の美的処置の方法及びデバイス |
JP7449433B2 (ja) | 2019-04-11 | 2024-03-13 | ビーティーエル メディカル ソリューションズ エー.エス. | 無線周波数及び磁気エネルギーによる生物学的構造の美的処置の方法及びデバイス |
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US11806528B2 (en) | 2020-05-04 | 2023-11-07 | Btl Healthcare Technologies A.S. | Device and method for unattended treatment of a patient |
WO2023068265A1 (ja) * | 2021-10-21 | 2023-04-27 | 株式会社デンソー | 半導体装置およびその製造方法 |
US11896816B2 (en) | 2021-11-03 | 2024-02-13 | Btl Healthcare Technologies A.S. | Device and method for unattended treatment of a patient |
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