TWI528428B - 半導體裝置及半導體裝置之控制方法 - Google Patents

半導體裝置及半導體裝置之控制方法 Download PDF

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Description

半導體裝置及半導體裝置之控制方法
本發明係關於半導體裝置及半導體裝置之控制方法。
本案奠基於日本專利申請案第2011-018703、2011-125331、與2011-237272號，該等申請案係併入本文以供參考。
可變電阻儲存裝置(電阻式隨機存取記憶體(ReRAM,Resistance Random Access Memory))為非揮發性記憶體的一種類型，其利用因施加電壓而改變之絕緣膜(設於電極之間)的電阻值。ReRAM的作業類型有單極類型與雙極類型。在單極類型中，會發生由同一方向施加電壓所引起之絕緣膜的電阻增加與電阻減少之任一轉變狀態。另一方面，在雙極類型中，則會發生由某一方向施加電壓所引起之絕緣膜的電阻增加，以及由另一方向施加電壓所引起之絕緣膜的電阻減少。
日本公開專利公報第2010-15662揭露一種關於雙極類型的ReRAM的技術。具體而言，當身為可變電阻層的絕緣膜之標準電極電位設定為Vt，且設置在絕緣膜上方與下方之第一電極與第二電極的標準電極電位分別設定為V1與V2時，會滿足Vt<V2且V1<V2之關係式。在此情況下，上述技術揭露以下事項：絕緣膜的電阻會藉由施加正電壓至第二電極而增加，而絕緣膜的電阻會藉由施加正電壓至第一電極而減少。除此之外，此技術亦揭露讀取作業是透過在讀取之時施加正電壓至第二電極而執行。
圖22為描繪ReRAM單元之典型配置的電路圖。如圖22所示，ReRAM單元包括可變電阻裝置97與選擇電晶體98。此處，可變電阻裝置97的上電極連接至互連線90，且可變電阻裝置97的下電極透過選擇電晶體98而連接至互連線94。當執行雙極類型作業時，正電壓會在增加電阻的情況下施加至一電極，而在減少電阻的情況下施加至另一電極。為此，就需連接高電壓切換源至互連線90與94二者。
另一方面，當執行單極類型作業時，減少電阻與增加電阻的二種切換作業皆由施加正電壓至該等電極之任何一者中的同一者來完成。為此，僅連接高電壓源至互連線90或互連線94其中之一即足夠。藉此，由於可簡化供電電路設計，所以在整合記憶單元時就具有縮減整體面積之優點。
「2010 VLSI技術之技術文獻彙編論文集」第87頁揭露關於單極類型ReRAM的一種技術。根據此篇文獻，電壓僅施加至構成可變電阻裝置的一個電極，藉此實現電阻減少與電阻增加的二種切換作業。
單極類型ReRAM呈現出身為可變電阻層的絕緣膜不依電壓施加方向而改變電阻之特性。在單極類型ReRAM中，絕緣膜的電阻狀態轉成高電阻態(關閉狀態)時的電壓絕對值低於絕緣膜的電阻狀態轉成低電阻態(開啟狀態)時的電壓絕對值。因此，為避免電阻狀態在讀取作業之時改變，便需將所施加電壓的絕對值設成小於絕緣膜的電阻狀態轉成高電阻態時的電壓絕對值。此外，裝置之間存在絕緣膜的電阻狀態轉成高電阻態時之電壓絕對值的差異。因此，在至少考量該差異的情況下，必須把讀取作業之時所施加的電壓絕對值設成小於絕緣膜的電阻狀態轉成高電阻態時的電壓絕對值。
此外，即時把要在讀取之時施加的電壓絕對值設成低於執行高電阻態轉換時的電壓絕對值，仍存在因長時間施加讀取電壓而引起之電阻狀態轉變的長期可靠度問題。因此，為確保長期可靠度，除了由前述差異而納入的餘裕之外，需要將讀取之時所施加的電壓絕對值降低至小於執行高電阻態轉換時的電壓絕對值。
如上所述，為能確保ReRAM的可靠度，必須降低讀取作業之時所施加的電壓。然而，由於讀取作業之時所施加的電壓變得較低，因此需要花更多時間來完成讀取作業。如此一來，在單極類型非揮發性記憶體中，就很難在確保可靠度的同時達成高速作業。
在一實施例中，提供一種半導體裝置，包含：具有一可變電阻裝置之一記憶單元；以及控制施加至該記憶單元的電壓之一控制組件，其中該可變電阻裝置包括含第一金屬材料之第一電極、含第二金屬材料之第二電極、以及含第三金屬材料與氧之一絕緣膜，且該絕緣膜係設置在該第一電極與該第二電極之間，該第一金屬材料具有高於該第二金屬材料的標準化氧化物形成能，以及該控制組件在增加與減少該絕緣膜的電阻值之作業期間施加正電壓至該第二電極，並在讀取該絕緣膜的電阻值之作業期間施加正電壓至該第一電極。
依照本發明，構成該第一電極之該第一金屬材料具有高於構成該第二電極之該第二金屬材料的標準化氧化物形成能。為此，即使施加正電壓至該第一電極，該絕緣膜的電阻狀態不會變成高電阻態。該控制組件在增加與減少該絕緣膜的電阻值之作業期間施加正電壓至該第二電極，並在讀取該絕緣膜的電阻值之作業期間施加正電壓至該第一電極。因此，在該讀取作業期間就能抑制該絕緣膜的電阻狀態轉變。除此之外，亦能藉由夠高的電壓來執行讀取作業。因而能使半導體裝置實現高速作業的同時確保可靠度。
在另一實施例中，提供一種半導體裝置的控制方法，該半導體裝置包含含第一金屬材料之一第一電極、含第二金屬材料之一第二電極、以及含第三金屬材料與氧之一絕緣膜，且該絕緣膜係設置在該第一電極與該第二電極之間，該第一金屬材料具有高於該第二金屬材料的標準化氧化物形成能，該方法包含：在增加與減少該絕緣膜的電阻值之作業期間施加正電壓至該第二電極，並在讀取該絕緣膜的電阻值之作業期間施加正電壓至該第一電極。
依照本發明，就能提供一種能進行高速作業之半導體裝置並同時確保可靠度。
現將參照例示性實施例描述本發明。熟知本技藝者當瞭解藉由利用本發明揭露內容將可達成許多替代性實施例，且本發明並不限於說明用的該等實施例。
接著，將參照隨附圖式描述本發明的實施例。在所有圖式中，相似的元件是由相似的參照數字與符號表示，且該等相似的元件不會被重複敘述。
圖1為描繪依照第一實施例之非揮發性記憶體100的橫剖面圖。依照本實施例的非揮發性記憶體100包括記憶單元11與控制組件80。記憶體單元11具有可變電阻裝置10。控制組件80控制要施加至記憶體單元11的電壓。可變電阻裝置10為單極類型ReRAM，並能藉由在開啟狀態與關閉狀態之間切換來儲存資料。
舉例而言，非揮發性記憶體100和其他電路一起組成半導體裝置。
可變電阻裝置10包括下電極14、上電極16、以及絕緣膜12。下電極14含第一金屬材料。上電極16含第二金屬材料。絕緣膜12設在下電極14與上電極16之間。此外，絕緣膜12含第三金屬材料與氧。第一金屬材料具有高於第二金屬材料的標準化氧化物形成能(normalized oxide formation energy)。在增加與減少絕緣膜12的電阻值之作業期間，控制組件80施加正電壓至上電極16，而在讀取絕緣膜12的電阻值之作業期間，控制組件80施加正電壓至下電極14。接下來將詳細描述非揮發性記憶體100的配置。
如圖1所示，非揮發性記憶體100更包括選擇電晶體20，並組成1T1R-類型的非揮發性記憶體。下電極14連接至選擇電晶體20。選擇電晶體20是由形成在基板30中的源極/汲極區31與32、設置在基板30上的閘極絕緣膜24、以及設置在閘極絕緣模24上的閘極22組成。選擇電晶體20為透過標準矽技術所製成的場效電晶體(FET,field-effect transistor)。在此情況中，舉例而言，可使用金屬/高-k閘極堆或矽晶絕緣體(SOI,silicon-on-insulator)基板作為選擇電晶體20的組成成份。此外，可適當地使用三度空間結構電晶體(FinFET)、互連線中的電晶體等等作為選擇電晶體。為能供應足夠電流以引起高電阻切換，選擇電晶體20的開啟狀態電流係設為100 μA或更高，最好是500 μA以上。
圖2為描繪圖1所示非揮發性記憶體100的電路圖。如圖2所示，記憶體單元11連接至平板線40、字元線42、及位元線44。如圖1所示，平板線40透過平板接觸部52連接至上電極16。此外，下電極14透過源極/汲極接觸部54連接至源極/汲極區32。位元線44連接至源極/汲極區31。字元線42連接至閘極22。控制組件80連接到平板線40、字元線42、及位元線44，並透過平板線40、字元線42、及位元線44來控制要施加至可變電阻裝置10與選擇電晶體20的電壓。
絕緣膜12構成可變電阻裝置10的可變電阻層。在本實施例中，施加正電壓至上電極16改變了絕緣膜12(可變電阻層)的電阻值。可變電阻裝置10依照絕緣膜12的電阻值而變成開啟狀態或關閉狀態。在本實施例中，絕緣膜12的電阻狀態為高電阻態的情況係設成關閉狀態，而其電阻狀態為低電阻態的情況則設為開啟狀態。
舉例而言，下電極14可由下列材料形成：W、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、ZrN等等、或是該等材料的合金或矽化物。在使用Ta2O5作為絕緣膜12的情況下，當構成下電極14的第一金屬材料之標準化氧化物形成能係定義為ΔHf1時，最好滿足ΔHf1>280 kJ/mol的關係式。在滿足ΔHf1>280 kJ/mol的關係式下，當施加正電壓至下電極14之時，將可抑制絕緣膜12的電阻狀態變成高電阻態。此處，標準化氧化物形成能表示透過標準化一氧化物形成焓所得的數值，其為一物理量，對應到當一給定材料被氧化時成形的金屬氧化物之每一氧原子所產生的能量。其顯示當該材料的標準化氧化物形成能越高，氧原子就越可能和金屬鍵結(意即容易氧化)；而當該材料的標準化氧化物形成能越低，就越不可能發生氧化。
此外，舉例而言，上電極16可由下列材料形成：Ru、RuO2、Pt、Ir、Rh、Pd、Cu、或其合金。在使用Ta2O5作為絕緣膜12的情況下，當構成上電極16的第二金屬材料之標準化氧化物形成能係定義為ΔHf2時，最好滿足ΔHf2<160 kJ/mol的關係式。在滿足ΔHf2<160 kJ/mol的關係式下，很容易就會於施加正電壓給上電極16之時，讓絕緣膜12的電阻狀態轉成高電阻態或低電阻態，以及使可變電阻裝置10在開啟狀態與關閉狀態之間切換。
舉例而言，絕緣膜12可由下列材料形成：Ta2O5與TiO2之層合薄膜、ZrO2、ZrO2與Ta2O5之層合薄膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3、或V2O5等等Ta2O5以外材料。在此情況下，標準化氧化物形成能ΔHf1與ΔHf2所需的較佳數值範圍、構成下電極14的第一金屬材料以及構成上電極16的第二金屬材料分別會依絕緣膜12的材料而變。當構成絕緣膜12的第三金屬材料之標準化氧化物形成能係定義為ΔHf3時，ΔHf1與ΔHf2最好滿足下列關係式：
ΔHf1 ΔHf3/7+220(kJ/mol)
ΔHf2 ΔHf3/7+100(kJ/mol)
當滿足上述算式時，就能在施加正電壓至下電極14之時，可靠地抑制決絕緣膜12的電阻狀態轉變成高電阻態。此外，在施加正電壓至上電極16之時，亦能使絕緣膜12的電阻狀態變成高電阻態或低電阻態。
同時，上述關係式可藉由下列方式而滿足：將構成下電極14的第一金屬材料之標準化氧化物形成能界定為ΔHf2並將構成上電極16的第二金屬材料之標準化氧化物形成能界定為ΔHf1。在此情況下，在施加正電壓至上電極16之時，絕緣膜12的電阻狀態轉成高電阻態會受抑制。並且，在施加正電壓至下電極14之時，會使絕緣膜12的電阻狀態轉成高電阻態或低電阻態。
此處，將描述依照實施例之非揮發性記憶體100的運作原則。在單極類型ReRAM中，於製造裝置之後首先會執行稱為「形成」的洩漏路徑形成程序。透過施加電壓於下電極14與上電極16之間，吾人認為此程序會於絕緣膜12內側產生氧空缺(oxygen vacancy)與缺陷能階(defect level)，藉此形成絕緣膜12中的洩漏路徑。絕緣膜12的電阻值預期會由於此洩漏路徑的連接與斷接而改變。雖然有一部份的洩漏路徑在高電阻態中為斷接，但藉由施加電壓至絕緣膜12，氧空缺與缺陷能階會再次於洩漏路徑的斷接部份中產生，因而會發生電阻因洩漏路徑的連接而降低。另一方面，據信當電流施加至連接的洩漏路徑時，其鄰近部份(具體而言為高電位側之電極附近)會被局部加熱，且絕緣膜12的氧原子會經熱激發而移至更穩定的位置，使得氧空缺因而消除。因此，一般認為洩漏路徑被斷接且會增加電阻。如此一來，電流的方向就和洩漏路徑的連接與斷接無關。為此，在單極類型ReRAM中，絕緣膜12的電阻狀態之變化會在任一電壓方向下發生。
圖3為描繪一般單極類型ReRAM的運作情形圖。如圖3所示，在單極類型ReRAM中，洩漏路徑會先由施加電壓於下電極14與上電極16之間而形成於絕緣膜12中(形成(1)與(1)’)。之後，透過控制施加至下電極14與上電極16之間的電壓，絕緣膜12的電阻狀態會改變(關閉(2)與(2)’，以及開啟(3)與(3)’)。如上所述，電流方向和洩漏路徑的連接與斷接無關。為此，如圖3所示，絕緣膜12的電阻狀態之變化在二種電壓方向的情況下皆會發生。因為在此處所示的運作實例中，電阻增加是發生於接近+0.8 V或-0.8 V的情況時，所以當要整合大量的裝置時，考量到因應差異的餘裕，就必須將讀取電壓設定在約為-0.5V至0.5V的範圍中。
圖4為描繪圖1所示非揮發性記憶體100的運作情形圖。圖4呈現施加至上電極16的電壓與通過可變電阻裝置10的電流之間的關係。如圖4所示，在依照本發明實施例的非揮發性記憶體10中，絕緣膜12的電阻狀態之變化(關閉(2)與開啟(3))僅在施加正電壓至上電極16時發生。另一方面，當施加正電壓至下電極14(施加負電壓至上電極16)時，絕緣膜12中並未發生高電阻態的轉變。這被視為是由於構成下電極14的第一金屬材料之標準化氧化物形成能很高，且消除氧空缺的氧原子和下電極14發生反應。意即，吾人認為即使當絕緣膜12中的氧原子經受熱激發，氧原子會透過和下電極14的金屬原子鍵結來氧化而穩定，氧空缺的消除因而受阻。藉此，即使當施加正電壓至下電極14，洩漏路徑並未斷接，且會阻礙變成高電阻態之轉變。因此，舉例而言，就能施加約-1V的讀取電壓(+1V至下電極)，並以較高速度並保持可靠度的情況下執行讀取作業。在施加正電壓至上電極16之時會發生變成高電阻態之轉變是因為上電極是由不易氧化的金屬形成。
如此一來，為了執行電阻改變作業與高速及高可靠度讀取作業，電極氧化的容易度變成為一重要參數，且藉由將和氧化物的氧原子數量相關之電極材料的氧化物形成焓標準化所得之數值可為其指標，其即為標準化氧化物形成能(ΔHf)。在絕緣膜12為Ta2O5的情況下，經確認當下電極14的標準化氧化物形成能ΔHf1超過280 kJ/mol時，不會發生高電阻態的轉變，而電阻變化是發生於當上電極16的標準化氧化物形成能ΔHf2小於160 kJ/mol時。
除了Ta2O5以外，舉例而言，絕緣膜12可使用Ta2O5與TiO2之層合薄膜、ZrO2、ZrO2與Ta2O5之層合薄膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3或V2O5等等材料。在此情況中，因為由消除絕緣膜12的氧空缺而得之穩定的程度和Ta2O5不同，所以上電極16與下電極14的材料所需之標準化氧化物形成能亦會隨之改變。由使用各式絕緣膜材料與電極材料所執行的檢驗結果可知，變化幅度的大小取決於構成絕緣膜12的金屬元素之標準化氧化物形成能ΔHf3，且較佳值的範圍滿足下列關係式：
ΔHf1 ΔHf3/7+220(kJ/mol)
ΔHf2 ΔHf3/7+100(kJ/mol)
在依照本實施例之非揮發性記憶體100中，正電壓會在讀取絕緣膜12的電阻值之時施加至下電極140。
如上所述，當施加正電壓至下電極14時，絕緣膜12中不會產生高電阻態的轉變。因此，在讀取作業之時就能抑制絕緣膜12的電阻狀態轉變成高電阻態。
在增加與減少絕緣膜12的電阻值之作業時，正電壓係施加至上電極16。如圖1所示，上電極16未和選擇電晶體20連接。因此，絕緣膜12的電阻狀態可在不受選擇電晶體的電壓門檻之差異的影響下而改變。
圖23A與23B為電阻變化圖，描繪長時間施加讀取電壓至處於低電阻態的可變電阻裝置時的電阻變化。在圖23A與23B中，實線對應到長時間施加讀取電壓至下電極的情況，而虛線對應到長時間施加讀取電壓至上電極的情況。
圖23A呈現施加讀取電壓至一般單極類型ReRAM的情況。在圖23A所示的ReRAM中，上電極與下電極是由Ru形成，且絕緣膜是由層合薄膜形成，其中TiO2、Ta2O5、與TiO2係依序一層層疊合起來。因為施加約1.0V的電壓至此裝置的上電極或下電極會增加電阻值，所以會藉由施加0.8V的電壓(略低於上述電壓值)作為讀取電壓以執行評估。如圖23A所示，在一般的單極類型ReRAM中，即使當施加此讀取電壓至上電極與下電極其中之一時，僅管讀取電壓低於變成高電阻態的轉變電壓，絕緣膜仍會因長時間的施加作業而變成高電阻態。如此一來，在一般的單極類型ReRAM中會有長期可靠度的問題：即使低於讀取電壓(在短時間內不會令裝置變成高電阻態)，但由於長時間的施加作業，所以仍會發生電阻狀態的轉變。為此，除了裝置之間的特性差異之外，尚需將讀取電壓的絕對值設定在低到足以確保長期可靠度。為能確保產品在整個使用壽命期間的可靠度，即使當變成高電阻態的轉變電壓接近1.0V時，仍需將讀取電壓設定為約0.2V至0.3V。
圖23B呈現施加讀取電壓至本實施例之非揮發性記憶體100的情況。在圖23B所示的非揮發性記憶體100中，上電極16是由Ru形成，下電極14是由W形成，且絕緣膜是由層合薄膜形成，其中TiO2、Ta2O5、與TiO2係依序一層層疊合起來。在此裝置中，雖然施加正電壓至下電極不會增加電阻值，但是施加約1.0V的電壓至上電極卻會增加電阻值，因而會施加0.8V的讀取電壓，如同圖23A的情況一般。如圖23B所示，在非揮發性記憶體100中，當長時間施加讀取電壓至下電極14時，絕緣膜12的電阻狀態不會改變。意即在此情況下，可將非揮發性記憶體100中的讀取電壓設定成0.8V或更高。如此一來，依照本發明實施例之非揮發性記憶體100，就能設定高讀取電壓而不會減低非揮發性記憶體的長期可靠度，亦無需考量裝置之間的特性差異。
圖5為描繪在圖1所示非揮發性記憶體100運作之時所施加的電壓圖。圖6A與6B為電路圖，描繪在圖1所示非揮發性記憶體100運作之時流動的電流方向。如圖5所示，在本實施例中，經由位元線44而至下電極14的正電壓(VBL)會在讀取絕緣膜12電阻值的作業運作之時施加。在此情況下，如圖6B所示，電流從位元線44流向平板線40。另一方面，經由平板線40而至上電極16的正電壓(VPL)會在增加與減少絕緣膜12的電阻值之作業運作之時施加。在此情況下，如圖6A所，電流從平板線40流向位元線44。
圖7A至7C為電路圖，描繪圖1所示非揮發性記憶體100的各種互連方式。舉例而言，非揮發性記憶體100具有如圖7A所示的電路。施加至位元線441(44)的電壓係定義為VB1，施加至位元線442(44)的電壓為VB2，施加至字元線421(42)的電壓係定義為VW1，施加至字元線422(42)的電壓係定義為VW2，施加至平板線401(40)的電壓係定義為VP1，且施加至平板線402(40)的電壓係定義為VP2。舉例而言，依照本實施例之非揮發性記憶體100採用下列電壓值：
關閉狀態→開啟狀態：VB1=0 V、VW1=~1 V、且VP1=~3 V
開啟狀態→關閉狀態：VB1=0 V、VW1=~3 V、且VP1=~2 V
讀取作業時：VB1=1 V、VW1=~1 V、且VP1=0 V
因為非揮發性記憶體100為單極類型，所以電壓的施加方向在切換成開啟狀態與切換成關閉狀態時彼此相同。為此，同上述電壓值所示，在開啟狀態與關閉狀態之間切換時所施加的高電壓僅會施加至平板線40。因此，僅在平板線40的那一側需要高電壓輸出。
另一方面，舉例而言，具有如圖7A所示電路的雙極類型ReRAM採用下列電壓值。
關閉狀態→開啟狀態：VB1=0 V、VW1=~1 V、且VP1=~3 V
開啟狀態→關閉狀態：VB1=~2 V、VW1=~3 V、且VP1=0 V
讀取作業時：VB1=1 V、VW1=~1 V、且VP1=0 V
在雙極類性ReRAM中，電壓的施加方向在切換成開啟狀態與切換成關閉狀態之時彼此不同。為此，如上述電壓值所示，平板線40與位元線44二者皆需高電壓輸出。
除此之外，非揮發性記憶體100可具有圖7B或7C的電路。在圖7B的情況下，因為在執行隨機寫入作業時，鄰近單元的選擇電晶體也會因施加至字元線42的電壓而變成開啟狀態，所以會擔心該單元的電阻狀態亦會改變。為避免此情況，必須施加電壓至和一單元連接的位元線(圖7B中的位元線442(44))，其中該單元之選擇電晶體會因施加電壓至字元線42而變成開啟狀態，也就是除了與正在執行重寫作業的單元連接之位元線以外的所有位元線。由於這會造成可觀的耗電量增加，所以本實施例中的非揮發性記憶體100最好具有圖7A或7C的電路。
圖8為電路圖，描繪依照本實施例之絕緣膜12的電阻狀態之讀取機制。電流感測機制與電壓感測機制皆可作為讀取ReRAM的可變電阻層之電阻狀態的機制。圖8呈現由電壓感測機制讀取電阻狀態的情況。
電流感測機制是在電壓施加於下電極14與上電極16之間時測量流動的電流大小以測量絕緣膜12之電阻值的機制。
另一方面，電壓感測機制是藉由預先充電並接著測量電位波動的機制，此方法先施加電壓至平板線40或位元線44以預先充電，然後在施加正電壓至選擇電晶體20以釋出電荷之後，測量平板線40或位元線44中的電位波動。當絕緣膜12的電阻值越變越高，在一段特定時間後的電位降就會變得越來越小。藉此就能讀出高電阻態與低電阻態。
在依照此實施例之非揮發性記憶體100中，可藉由施加電流感測機制與電壓感測機制任何一者來執行讀取作業。
在依照本實施例之非揮發性記憶體100中，由電壓感測機制來執行讀取作業的情況將予以詳加描述。首先，如圖8所示，藉由施加電壓至位元線44來執行預先充電，而位元線44透過選擇電晶體20連接至下電極14。接著，停止施加電壓至位元線44。舉例而言，要施加至位元線44的電壓為0.3V。除此之外，舉例而言，位元線44的寄生電容為300 μF。然後，藉由施加正電壓至非揮發性記憶體100的選擇電晶體20來釋出預充電的電荷。在施加正電壓至選擇電晶體20之後會測量位元線44中的電位波動。
圖9為描繪執行讀取作業時電位的衰退情形圖，而此讀取作業在本實施例中是透過電壓感測機制來執行。圖9呈現當絕緣膜12的電阻值為1 kΩ、2.5 kΩ、5 kΩ、10 kΩ、與1 MΩ時的電位衰退。此處，絕緣膜12的電阻值為1 kΩ、2.5 kΩ、5 kΩ、與10 kΩ的狀態是低電阻態，即開啟狀態。另一方面，電阻值為1 MΩ為高電阻態，即關閉狀態。如此一來，由於在依照本實施例之非揮發性記憶體100中，關閉狀態的電阻值為開啟狀態的電阻值之100倍或更多，所以位元線44中的電位衰退情形在開啟狀態與關閉狀態時相當不同。因此，在依照本發明實施例之非揮發性記憶體100中，很容易就可在讀取作業期間使用電壓感測機制。
如圖9所示，在任一開啟狀態中，位元線44的電位降至0.05V或更低，此為少於6 nsec的轉變時間時的參考電位。另一方面，圖9描述在關閉狀態中，10 nsec之內的電位變化很小，且可取得充足的讀取餘裕。為此，即使在判定電位為0.05V或更低或接近0.3V時所需的時間考量之下，仍可執行速度為100 MHz或更快(10 nsec的作業時間)的讀取作業。因此，在使用電壓感測機制於依照本實施例之非揮發性記憶體100時，就能輕易地實現高速讀取。
讀取電壓為0.3V的情況已描述如上。一般而言，執行電壓判定是基於該電壓是否高過或低於感測電晶體的電壓門檻值，且是使用電壓門檻值為待判定電壓值一半的電晶體。為此，當讀取電壓低時，就需要使用具有低電壓門檻值的電晶體。當使用電壓門檻值極低的電晶體時，電晶體的特性很容易受到門檻值變動或門檻值長期可靠度的影響。除此之外，關閉狀態中的洩露電流亦會增加，此會提高耗電量。因此，最好在一定程度的高電壓下執行判定，即電壓最好接近0.5V或更高，若為0.8V或更高則更好。
當提高讀取電壓時，在開啟狀態下，電位要達0.05V或更低所需的時間就可能增長。然而，因為可將參考電位設定在高點，達到參考電位所用的時間就不必改變或可進一步縮短。甚者，隨著讀取電位增加，用以判定的感測電晶體之開啟電流亦增加。因此，判定所需的時間會縮短，且可實現高速讀取。
因為在相關技術的單極類型ReRAM中會發生長期可靠度或裝置差異的問題，所以很難提高讀取電壓。然而，在關於本實施例之非揮發性記憶體100中，可將讀取電壓設成更高。舉例而言，如圖23A與23B所示，當在相關技術中將ReRAM的讀取電壓設為0.8V時就無法確保長期可靠度。然而，在關於本實施例之非揮發性記憶體100中，可在電壓為0.8V時執行讀取作業而不會有任何問題。
圖10為描繪執行讀取時電流消耗量與作業速度之相依性圖，而此讀取作業在本實施例中是由電流感測機制與電壓感測機制來執行。如圖10所示，在電流感測機制中，由於會讓電流在讀取作業之時流動一段特定時間，所以電流消耗量高。另一方面，在電壓感測機制中，僅在讀取作業之時讓預先充電至位元線44的電荷放電。因此，在依照本發明實施例之非揮發性記憶體100中，當使用電壓感測機制時，在任何操作頻率之下，皆能減少讀取作業之時的電流消耗量。
如此一來，在依照本發明實施例之非揮發性記憶體100中，最好採用電壓感測機制。
然而，在依照本實施例之非揮發性記憶體100中，亦能藉由電流感測機制執行讀取作業。當由電流感測機制執行讀取作業時，感測到電流所需的時間通常取決於流動電流的大小。為此，當流至ReRAM的電流較大，感測時間就會隨之縮短。
依照一般的單極類型ReRAM，需要避免可變電阻裝置的電阻狀態改變。為此，讀取電壓的絕對值必須設成小於會將該裝置變成高電阻態之電壓的絕對值。因此，由於流至ReRAM的電流量亦減少，所以需要耗費時間來感測電流。
另一方面，依照本實施例之非揮發性記憶體100，在讀取作業之時，絕緣膜12不會轉變成高電阻態。為此，就能將讀取電壓設定在高點。因此，流至ReRAM的電流量增加，且有利於高速感測電流。
如此一來，即使由電流感測機制來執行讀取作業，經證實最好使用依照本實施例之非揮發性記憶體100的配置。
圖11A與11B為電路圖，用於說明依照本實施例之讀取作業。圖11A呈現在讀取作業之時施加正電壓至下電極14的情況，其中下電極14透過選擇電晶體20連接至位元線44。在此情況下，下電極14與上電極16之間的標準化氧化物形成能之關係滿足依照本實施例之條件。另一方面，圖11B呈現在讀取作業之時施加正電壓至上電極16的情況，其中上電極16未使用選擇電晶體20便連接至平板線40。在此情況下，下電極14與上電極16之間的標準化氧化物形成能之關係滿足依照本實施例之反向條件。
寄生電容產生在絕緣膜12中除了形成洩漏路徑之區域以外的區域。在圖11B所示的配置中，可能會有下列情況：當在讀取作業之時預先充電至平板線40時，由產生於絕緣膜12中的寄生電容而引起之電位差會在非選定之單元的下電極14與上電極16之間發生。在此情況下，便會擔心絕緣膜12的電阻狀態可能改變。除此之外，預先充電至平板線40所需的時間會因產生於絕緣膜12中的寄生電容而延長。在此情況下，讀取作業的速度減慢。
在圖11A所示的配置中，選擇電晶體20存在於位元線44與下電極14之間，而電壓會在預先充電之時施加至位元線44。為此，當為了讀取作業而執行位元線44的預先充電作業時，加壓電壓(stress voltage)就不會施加至非選定之單元的下電極14與上電極16。藉此，在預先充電之時，在下電極14與上電極16之間就不會產生由寄生電容引起的電位差。因此，就能抑制絕緣膜12的電阻狀態改變，並提升非揮發性記憶體100的可靠度。
除此之外，預先充電至位元線44所需的時間也不會因產生於絕緣膜12中的寄生電容而延長。因而亦能抑制讀取作業速度的減慢。
如此一來，在依照本發明實施例之非揮發性記憶體100中，經證實最好在讀取作業之時施加正電壓至和選擇電晶體20連接的下電極14。
接著將描述依照本實施例之非揮發性記憶體100的製造方法。圖12A至14B為描繪圖1所示非揮發性記憶體100之製造方法的橫剖面圖。首先，如圖12A所示，閘極絕緣膜24與閘極22形成在基板30上。閘極絕緣膜24與閘極22是透過如下所述製程而形成：依序沉積氧化矽膜與具有磷添加物的多晶矽膜在基板上30，然後使用曝光製程與乾蝕刻製程來圖案化該等薄膜。
接著，如圖12B所示，源極/汲極區31與源極/汲極區32形成於基板30上。源極/汲極區31與源極/汲極區32是透過如下述製程而形成：使用閘極22作為遮罩而植入劑量為2E+15cm-2的磷。接著，如圖12C所示，絕緣夾層34沉積在基板30與閘極22上，並透過CMP法整平。舉例而言，絕緣夾層34是由如氧化矽膜的氧化物膜而形成。
接著，如圖13A所示，連接至源極/汲極區32的源極/汲極接觸部54形成在絕緣夾層34中。源極/汲極接觸部54是如下所述般形成。首先，使用曝光製程與乾蝕刻製程在絕緣夾層34中開出一接觸孔。接著，沉積TiN與W在該接觸孔中。透過CMP法，移除沉積在該接觸孔內側以外部份中的TiN與W來形成源極/汲極接觸部54。
接著，如圖13B所示，下電極14、絕緣膜12與上電極16依序形成。在此情況下，使下電極14形成為其連接至源極/汲極接觸部54。下電極14、絕緣膜12與上電極16是藉由執行如以下製程而形成：在層合薄膜中執行曝光製程與乾蝕刻製程，其中10 nm的W、3 nm的TiO2、10 nn的Ta2O5以及10 nm的Ru是在絕緣夾層34與源極/汲極接觸部54上依序一層層疊合起來。藉此形成可變電阻裝置10。
同時，絕緣膜12不一定需要經過圖案化。如圖13C所示，舉例而言，絕緣膜可設置在絕緣夾層34的整個表面上，以便覆蓋圖案化的下電極14。意即設置在下電極14之上部外側的絕緣膜12可和絕緣夾層34保持為一整體。在此情況下，可變電阻裝置10是由圖案化的下電極14與上電極16、以及絕緣膜12中位在下電極14與上電極16之間的部份構成。
接著，如圖14A所示，絕緣夾層36係沉積在絕緣夾層34與上電極16上，並透過CMP法整平。舉例而言，絕緣夾層36是由如氧化矽膜的氧化物膜形成。接著，如圖14B所示，連接至上電極16的平板接觸部52會形成於絕緣夾層36中。舉例而言，平板接觸部52是如下所述般形成。首先，使用曝光製程與乾蝕刻製程以在絕緣夾層36中開出一接觸孔。接著，沉積TiN與W在該接觸孔中。透過CMP法，移除沉積在該接觸孔內側以外部份中的TiN與W來形成平板接觸部52。
接著，如圖14B所示，互連層38形成在絕緣夾層36與平板接觸部52上。舉例而言，互連層38是透過下列製程形成：藉由使用曝光製程與乾蝕刻製程，圖案化依序沉積在絕緣夾層36與平板接觸部52上的TiN與Al。如此一來，就可獲致依照本實施例之非揮發性記憶體100。
圖29為描繪圖1所示非揮發性記憶體100的側視圖。圖30為描繪圖29所示非揮發性記憶體100的上視圖。圖30呈現從圖29上側觀看該圖時的結構。
如圖29所示，非揮發性記憶體100包括設置在記憶單元11上的平板線40。除此之外，非揮發性記憶體100包括設置在記憶單元11上的位元線44。
如圖30所示，舉例而言，平板線40與位元線44係設置成彼此平行。除此之外，舉例而言，字元線42係設置成在和基板30的二維表面水平之平面中，以垂直於平板線40與位元線44的方向延伸。同時，在此實施例中，字元線42是作為圖29所示的閘極22。
上電極16係透過設置在上電極16上的平板接觸部52而連接至平板線40。下電極14係透過設置在源極/汲極區32上的源極/汲極接觸部54而連接至源極/汲極區32。源極/汲極區31係透過設置在源極/汲極區31上的位元接觸部56而連接至位元線44。舉例而言，在本實施例中的位元接觸部56是由複數個接觸部構成，在源極/汲極區31中，該等接觸部係設置於每個互連層中以彼此相連。
如圖29所示，非揮發性記憶體100具有多層互連結構。舉例而言，每個互連層包括由SiO2等等形成的絕緣夾層。可變電阻裝置10係配置在設置於基板30上的第一互連層200上。
在多層互連結構中，例如互連線之線寬或節距的設計尺寸是越往上越大。為此，當可變電阻裝置10係配置在多層互連結構的上層時，就必須依照上層互連結構的設計尺寸而擴大可變電阻裝置10的佈置，因而造成不適合高度整合的可變電阻裝置10及最終的非揮發性記憶體100。為了以最高密度配置可變電阻裝置10，需要使用第三互連層204或其下層所採用的設計尺寸。為此，可變電阻裝置10、平板線40、與位元線44最好是形成在基板30一側的區域而非第三互連層204。
依照圖29所示的結構，可變電阻裝置10係配置在第一互連層200上，平板線40係配置在第二互連層202上，且位元線44係配置在第三互連層204上。為此，就能達成高密度之可變電阻裝置10及最終的非揮發性記憶體100。
除此之外，可變電阻裝置10係配置在第一互連層200上，藉此使得第一互連層200後的互連層可藉由使用LSI的一般製程來形成。
和圖29所示的結構不同，平板線40可設置在第三互連層204上，或位元線44可設置在第二互連層202上。然而，如圖29所示，將平板線40設置在第二互連層202上且位元線44設置在第三互連層204上更好。這是由於將位元線44設置在和第一互連層200分隔開的第三互連層204上可使位元線和設置在第一互連層200上的可變電阻裝置10隔開。藉此就能抑制由位元線44與可變電阻10之間增加的寄生電容所引起的問題，例如妨礙測出可變電阻裝置中電位的微小變化。
同時，平板線40連接至穩定電壓源。為此，即使平板線40設置鄰近第一互連層200的第二互連層202上，亦不會發生由寄生電容增加所引起的問題。
圖31為上視圖，描繪構成依照本實施例之非揮發性記憶體100的單元陣列結構，並呈現該單元陣列結構的一部份。圖32為描繪圖31所示單元陣列結構的電路圖。
如圖31所示，依照本實施例之非揮發性記憶體100具有佈置成陣列之複數個記憶單元11的配置。舉例而言，複數個記憶單元11係佈置在圖中的X方向與Y方向。同時，佈置複數個記憶單元11的方向並不限於圖31所示的方向。
如圖31與32所示，非揮發性記憶體100包括複數條平板線40。舉例而言，平板線40在圖31中的X方向上延伸。在此情況下，在圖31中的X方向上佈置的複數個記憶單元11之每一個所包含的上電極16連接共同的平板線40。
除此之外，如圖31與32所示，非揮發性記憶體100包括複數條位元線44。舉例而言，位元線44在圖31中的X方向上延伸。在此情況下，在圖31中的X方向上佈置的複數個記憶單元11之每一個所包含的源極/汲極區31連接共同的位元線44。
另外，如圖31與32所示，非揮發性記憶體100包括複數條字元線42。舉例而言，字元線44在圖31中的Y方向上延伸。在此情況下，在圖31中的Y方向上佈置的複數個記憶單元11之每一個所包含的閘極22連接共同的字元線42。
在依照本實施例之非揮發性記憶體100中，藉由選擇特定的字元線42、特定的位元線44、與特定的平板線40就能選擇性地在特定記憶單元11上執行寫入作業或讀取作業。
圖15為描繪依照本實施例之可變電阻裝置10實例的橫剖面圖。舉例而言，可變電阻裝置10可具有圖15所示的結構。圖15所示的可變電阻裝置10是如下所述般形成。首先，絕緣夾層62係形成在絕緣夾層72與互連線70上，而互連線70是形成於絕緣夾層72中的。接著，連接至互連線70的開口係形成於絕緣夾層62中。接著，下電極14係形成在絕緣夾層62上與形成於絕緣夾層62中的開口內。下電極14是藉由在金屬膜上執行曝光製程與乾蝕刻製程而形成，而此金屬膜係沉積在絕緣夾層62上以及形成於絕緣夾層62中的開口內。接著絕緣夾層60係形成在絕緣夾層62與下電極14上。
接著，連接至下電極14的開口係形成於絕緣夾層60中。絕緣膜12與上電極16係依序形成在絕緣夾層60上以及形成於絕緣夾層60上的開口內。絕緣膜12與上電極16係藉由在絕緣膜與金屬膜上執行曝光製程與乾蝕刻製程而形成，而絕緣膜與金屬膜係依序沉積在絕緣夾層60上與形成於絕緣夾層60中的開口內。藉此即可獲致圖15所示的配置。依照圖15所示的配置，絕緣夾層62係形成於下電極14之下，且絕緣夾層60係形成於絕緣膜12與上電極16之下。因此，在形成下電極14、絕緣膜12與上電極16的製程中，就能抑制乾蝕刻損害下層結構。
圖33為描繪依照本實施例之可變電阻裝置10實例的橫剖面圖，並呈現和圖15不同的實例。舉例而言，可變電阻裝置10可具有圖33所示的結構。
在圖33所示的可變電阻裝置10中，當由平面圖觀之時，絕緣膜12大於下電極14。如圖33所示，絕緣膜12係設置成覆蓋下電極14的上表面與側面。
舉例而言，圖33所示的可變電阻裝置是如下所述般形成。首先，下電極14形成在具有源極/汲極接觸部54的互連層上。下電極14是藉由將設置在互連層上的金屬膜圖案化而形成。接著，當由平面圖觀之時大於下電極14的絕緣膜12與上電極16形成在下電極14上。絕緣膜12與上電極16是藉由將絕緣膜與金屬膜圖案化而形成，而絕緣膜與金屬膜係依序一層層疊合在上述的互連層上以覆蓋下電極14。
依照圖33所示結構，絕緣膜12係設置成覆蓋下電極14的上表面與側面。為此，就能抑制在上電極16與下電極14之間發生短路。因而能提升製造非揮發性記憶體的良率。
接著將描述本實施例的效果。在依照本實施例之非揮發性記憶體100中，構成下電極14的第一金屬材料具有高於構成上電極16的金屬材料之標準化氧化物形成能。為此，即使將正電壓施加至下電極14，絕緣膜12的電阻狀態仍不會變成高電阻態。除此之外，在增加與減少絕緣膜12的電阻值之作業期間，控制組件80施加正電壓至上電極16，且在讀取絕緣膜12的電阻值之作業期間，控制組件80施加正電壓至下電極14。因此，就能抑制絕緣膜12的電阻狀態在讀取作業之時變成高電阻態。為此，可使用夠高的電壓來執行讀取作業。因而能提供一種確保可靠度的同時能實現高速作業之非揮發性記憶體。
圖24為描繪依照第二實施例之非揮發性記憶體102，並對應第一實施例中的圖1。除了可變電阻裝置10包含界面層18以外，依照第二實施例之非揮發性記憶體102具有和依照第一實施例之非揮發性記憶體100相同的配置。
界面層18係設置在下電極14與絕緣膜12之間。界面層18的化學計量組成是由MxOy(M：金屬元素)表示，其中氧對金屬元素M的組成比小於y/x。為此，界面層18中存在大量的氧空缺(oxygen deficiencies)。界面層18和絕緣膜12一起構成可變電阻層。
舉例而言，當使用氧化鉭於界面層18中時，界面層18的化學計量組成為Ta2O5。在此情況下，於界面層18中，氧對金屬元素Ta的組成比小於5/2。
舉例而言，界面層18的厚度為1至3 nm。在如上所述的讀取作業中，界面層18扮演抑制OFF切換的重要角色，且最好具有約1 nm或更厚的膜厚以發揮足夠的效果。除此之外，當界面層18的厚度過厚時，就會產生整體可變電阻層之厚度增加的問題，因而使形成電壓變得過高。為此，當界面層18的厚度為1至3 nm時，便能抑制界面層18影響非揮發性記憶體102的電阻變化情形。
圖25與26為說明讀取作業之時氧原子特性的示意圖，並呈現當非揮發性記憶體為開啟狀態時的氧原子特性。在圖25與26所示的結構中，絕緣膜12為Ta2O5，且下電極14為W。除此之外，在圖26所示的結構中，界面層18為具有氧組成比小於化學計量組成值的Ta2O5。
在處於開啟狀態的非揮發性記憶體中，包含氧空缺的洩漏路徑係形成於可變電阻層中。當在讀取作業之時施加正電壓至下電極時，位於可變電阻層中和下電極相鄰的氧原子會受熱激發，且在可變電阻層中會產生自由氧原子95。當自由氧原子95抵達形成洩漏路徑的氧空缺時，會消除該等氧空缺並使洩漏路徑斷接。在此情況下，可變電阻層變成高電阻態。意即非揮發性記憶體由開啟狀態變為關閉狀態。
在圖25與26中，圖中的垂直軸標示氧原子的電位能，並呈現當位於上方時氧原子處於高能量狀態。當自由氧原子95移到一特定位置的氧空缺並藉由在該處氧化而造成補償該空缺的反應時，氧原子因和構成可變電阻層的金屬元素鍵結之鍵結能(4.2eV)而穩定。相似地，當氧原子移到下電極14並造成和下電極中的電極材料氧化的反應時，氧原子因和構成下電極14的金屬元素鍵結之鍵結能(2.9eV)而穩定。為此，可變電阻層中的自由氧原子95移至較穩定的氧空缺或下電極14。
在圖25中，陰影部份A呈現自由氧原子95能抵達下電極14之路徑。除此之外，陰影部份B呈現自由氧原子95能抵達形成洩漏路徑的氧空缺96之路徑。除此之外，在圖26中，陰影部份A’呈現自由氧原子能抵達和洩漏路徑無關的氧空缺99之路徑。
在圖25所示的非揮發性記憶體中，因為將絕緣膜12中的自由氧原子95視為任意移動，所以氧原子移到下電極的機率和圖25的陰影部份A之面積成比例，且氧原子移到構成洩漏路徑之最近氧空缺96的機率和圖25的陰影部份B之面積成比例。如圖25所示，陰影部份A的面積大於陰影部份B的面積。為此，和移向形成洩漏路徑的氧空缺96相比，產生於鄰近下電極14之處的自由 氧原子95較可能移向下電極14。此外，由於穩定期間所得的能量增加，所以在移動終點造成氧化反應的機率也變高。為此，如0031段所言，隨著下電極的氧化物形成能增加，自由氧原子95在下電極中造成氧化反應的機率也變高，消除氧空缺的機率因而變得較低。然而，因為不可能完全排除自由氧原子95移至形成洩漏電路的氧空缺96所造成反應的機率，所以就會擔心洩漏電路可能會因絕緣膜12中自由的氧原子而斷接。在此情況下，非揮發性記憶體的電阻狀態會在讀取作業之時改變。
圖26呈現依照本實施例之非揮發性記憶體102。依照此實施例，非揮發性記憶體102包含位於下電極14與絕緣膜12之間且具有許多氧空缺的界面層18。在此情況下，在處於開啟狀態的非揮發性記憶體102中，界面層18中存在有不形成洩漏路徑的大量氧空缺99。為此，就會產生在可變電阻層中的自由氧原子95移至不形成洩漏路徑的氧空缺99之機率。此處，氧原子移至不形成洩漏路徑的氧空缺99之機率和圖26中的陰影部份A’之面積成比例。
如此一來，依照本實施例，可變電阻層中自由的氧原子就能將移至形成洩漏路徑的氧空缺96之機率降到夠低。因而能抑制可變電阻層的電阻狀態在讀取作業之時轉變。
除此之外，依照本實施例之非揮發性記憶體，化學計量組成由MxOy(M：金屬元素)表示之界面層的氧對金屬元素M之組成比小於y/x。為此，就能減少產生於鄰近下電極14之處的可變電阻層中自由氧的數量。藉此便可進一步抑制可變電阻層的電阻狀態在讀取作業之時轉變。
圖27A與27B為描繪在讀取作業之時轉變成關閉狀態之發生率圖。圖27A呈現無界面層18的情況。且圖27B呈現有界面層18的情況。在圖27A與27B中，使用具下列組成的非揮發性記憶體：Ru用於上電極16中，Ta2O5用於絕緣膜12中，且W用於下電極14中。圖中的水平軸呈現觀察到轉變成關閉狀態時的讀取電壓V_OFF，而垂直軸呈現當施加讀取電壓至開啟狀態中的下電極14時觀察到轉變成關閉狀態的比率。
在圖27A與27B中，針對所有經測量的裝置(1000件)分別繪製觀察到轉變成關閉狀態時的讀取電壓V_OFF。此時V_OFF為5 V的圖點顯示即使施加的讀取電壓高達5 V，仍未觀察到轉變成關閉狀態。
如圖27A與27B所示，當界面層18不存在時，將近百分之20的非揮發性記憶體呈現出由約1 V的讀取電壓所引起之轉變成關閉狀態的情況。另一方面，當界面層18存在時，即使在施加的讀取電壓高達5 V之情況下，仍未觀察到轉變成關閉狀態。
除了界面層18的材料不同，依照第三實施例之非揮發性記憶體具有和依照第二實施例之非揮發性記憶體102相同的配置。
在本實施例中，界面層18是由具有下述特性的金屬氧化物構成：導帶(conduction band)最小值的電子能態密度(electronic density of states)等於或小於價帶(valence band)最大值的電子能態密度。
在此金屬氧化物中，一般而言，價帶是由氧原子的2p軌域形成，且導帶是由該金屬元素的最外圍軌域形成。為此，最好使用導帶是由s軌域或p軌域形成的材料來作為界面層18。在此情況下，界面層18是由具有下列特性的金屬氧化物形成：導帶最小值的電子能態密度等於或小於價帶最大值的電子能態密度。
舉例而言，界面層18為MgO、CaO、Al2O3、Ga2O3、或SiO2所形成的薄層，或是包含MgO、CaO、Al2O3、Ga2O3、與SiO2其中至少一者的薄層。
依照本實施例，界面層18為具有下列特性的金屬氧化物：導帶最小值的電子能態密度等於或小於價帶最大值的電子能態密度。一般而言，絕緣膜的費米能階(Fermi level)具有偏向電子能態密度較小的價帶或導帶之特性。為此，依照本實施例之可變電阻層的費米能階偏向導帶那一側。
當可變電阻層的費米能階偏向導帶那一側時，可變電阻層傾向於呈現n-型特性。意即可變電阻層是處於容易將電子供至其外圍的狀態。為此，當可變電阻層的費米能階偏向導帶那一側時所產生的自由氧傾向因接收來自可變電阻層的電子而充負電。
圖28為說明充負電自由氧的特性圖。圖28的垂直軸標示氧原子的電位能，當位於上方時呈現出氧原子是處於高能態。此處，圖28中的V標示要施加至下電極14的電壓。
如圖28所示，當施加正電壓至下電極14時，充負電自由氧的電位能在下電極14那一側下降。為此，和第一與第二實施例的情況不同，在施加正電壓至下電極14的讀取作業之時，充負電自由氧會受到具有低電位能的下電極14那一側之吸引而未以任意方向移動。藉此可抑制形成洩漏路徑之氧空缺96受到可變電阻層中的自由氧原子而消除的情況。因此，就能抑制可變電阻層的電阻狀態在讀取作業之時轉變。
除此之外，和第二實施例相似，可將界面層18配置成具有如化學計量組成般之MxOy(M：金屬元素)所表示的組成，且氧對金屬元素M的組成比小於y/x。當界面層18具有如化學計量組成般的Al2O3，氧對金屬元素Al的組成比就變成小於3/2。藉此就能獲得和第二實施例相同的效果。
除了界面層18的材料不同，依照第四實施例之非揮發性記憶體具有和依照第二實施例之非揮發性記憶體相同的配置。
在本實施例中，界面層18是由原子價較構成絕緣膜12之金屬材料的原子價為低的金屬材料的氧化物形成。也就是說，當絕緣膜12為具有三價金屬的金屬氧化物(如Al2O3、Y2O3、與La2O3)時，舉例而言，界面層18可由具有二價以下金屬的金屬氧化物(如MgO或CaO)形成。在此情況下，界面層18為MgO或CaO所形成的薄層、或是包含MgO或CaO至少一者的薄層。
當絕緣膜12為具有四價金屬的金屬氧化物(如TiO2，、ZrO2、與HfO2，)時，舉例而言，界面層18可由具有三價以下金屬的金屬氧化物(如MgO、CaO、Al2O3、Y2O3、或La2O3)形成。在此情況下，界面層18為MgO、CaO、Al2O3、Y2O3、或La2O3所形成的薄層、或是包含MgO、CaO、Al2O3、Y2O3、或La2O3至少一者的薄層。
此外，當絕緣膜12為具有五價金屬的金屬氧化物(如V2O5與Ta2O5)時，舉例而言，界面層18可由具有四價以下金屬的金屬氧化物(如MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、與HfO2)形成。在此情況下，界面層18為MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、與HfO2所形成的薄層、或是包含MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、與HfO2至少一者的薄層。
依照本實施例，界面層18是由原子價較構成絕緣膜12之金屬材料的原子價為低的金屬材料的氧化物形成。為此，當構成絕緣膜12的金屬材料和界面層18混在一起時，構成絕緣膜12的金屬材料就會展現出施體(donor)的特性。在此情況下，可變電阻層的費米能階和施體能階(donor level)接近。意即可變電阻層的費米能階偏向導帶那一側。在此情況下，誠如第三實施例中所說明的相同原因，可變電阻層中的自由氧傾向充負電。
在施加正電壓至下電極14的讀取作業之時，充負電自由氧原子受到下電極14吸引。藉此可抑制形成洩漏路徑之氧空缺受到可變電阻層中的自由氧原子而消除的情況。因此，便能抑制可變電阻層的電阻狀態在讀取作業之時轉變。
並且，和第二實施例相似，可將化學計量組成由MxOy(M：金屬元素)表示的界面層18之氧對金屬元素M的組成比配置成小於y/x。當界面層18的化學計量組成為TiO2時，氧對金屬Ti之組成比便小於2。藉此就能獲得和第二實施例相同的效果。
除了界面層18的材料不同，依照第五實施例之非揮發性記憶體具有和依照第二實施例之非揮發性記憶體相同的配置。
在本實施例中，界面層18具有作為施體的雜質。舉例而言，當界面層18是由TiO2形成時，會將五價Ta或V、或六價W等具有高於四價Ti之原子價的元素加至界面層18中，藉此讓界面層18具有作為施體的雜質得以實現。
舉例而言，界面層18可由和絕緣膜12相同的材料形成。除此之外，界面層18可由和絕緣膜12不同的材料形成。另外，作為施體的雜質可和構成絕緣膜12的材料相同或不同。
舉例而言，界面層18是由絕緣膜12的一部份形成，其中添加有作為施體的雜質。或者，可藉由形成一薄膜在下電極14上來設置界面層18。
依照本實施例，鄰近下電極14之可變電阻層的費米能階會因添加的施體而偏向導帶那一側。在此情況下，和第四實施例相似，可變電阻層中的自由氧傾向充負電。因此，在施加正電壓至下電極14的讀取作業之時，充負電自由氧原子會受下電極14吸引。藉此，藉此可抑制形成洩漏路徑之氧空缺受到可變電阻層中的自由氧原子而消除的情況。因此，便能抑制可變電阻層的電阻狀態在讀取作業之時轉變。
圖34為描繪依照第六實施例之非揮發性記憶體34的側視圖，並對應依照第一實施例之圖29。除了可變電阻裝置10的配置之外，依照本實施例之非揮發性記憶體104具有和依照第一實施例之非揮發性記憶體100相同的配置。
在本實施例中，可變電阻裝置10的下電極是由源極/汲極接觸部54構成，而源極/汲極接觸部54連接絕緣膜12與源極/汲極區32。
如圖34所示，依照本實施例之非揮發性記憶體104不包括下電極14。除此之外，作為可變電阻層的絕緣膜12係直接連接至設置在第一互連層200中的源極/汲極接觸部54。在本實施例中，將源極/汲極接觸部54的上端設置成作為可變電阻裝置10的下電極。意即可變電阻裝置10是由源極/汲極接觸部54、絕緣膜12與上電極16構成。
在本實施例中，當由平面圖觀之時，構成下電極的源極/汲極接觸部54小於上電極16。
圖35為描繪圖34所示可變電阻裝置10的橫剖面圖。如圖35所示，源極/汲極接觸部54是由金屬膜220與屏障金屬膜222構成，而屏障金屬膜222係設置成覆蓋金屬膜220的側面與下表面。舉例而言，源極/汲極接觸部54係於設在第一互連層200中的開口內形成。
如圖35所示，在本實施例中，由金屬膜220與屏障金屬膜222所構成的源極/汲極接觸部54之上端作為第一實施例中的下電極14。
在本實施例中，舉例而言，金屬膜220是由W或Cu等等形成，而屏障金屬膜222是由TiN等等形成。同時，源極/汲極接觸部54的材料可在考量如第一實施例中所提之上電極與下電極之間的標準化氧化物形成能的關係下而作適當選擇。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，下電極14不存在。為此就能省略形成下電極14的製程。因此可簡單製造本非揮發性記憶體。
當下電極14是獨自形成在源極/汲極接觸部54上時，就需要使下電極14的尺寸大於源極/汲極接觸部54的直徑，以避免例如尺寸差異或對準錯置(alignment dislocation)的問題。除此之外，為防止上與下電極之間短路，需要使上電極16與絕緣膜12的面積大於下電極14的面積，舉例而言，如圖33所示。在此情況下，可變電阻裝置10的整體面積增加。
另一方面，依照本實施例，可變電阻裝置10的下電極是由源極/汲極接觸部54構成。為此，藉由使絕緣膜12與上電極16略大於源極/汲極接觸部54，就能避免尺寸差異或對準錯置的問體，並防止上與下電極之間短路。在此情況下，可變電阻裝置10的面積是由面積略大於源極/汲極接觸部54之直徑的上電極16來定義。因此，就能縮小可變電阻裝置與記憶單元。除此之外，亦能防止上與下電極之間短路而無需複雜的製程。
圖68A與68B為描繪圖35所示可變電阻裝置10之修改實例的橫剖面圖。如圖68A與68B所示，依照本實施例之可變電阻裝置10可具有下列配置：下電極14係埋在用以埋入源極/汲極接觸部54的接觸孔之上端中。在此情況下，源極/汲極接觸部是由金屬膜220、屏障金屬膜222、與下電極14構成。
依照圖68A所示修改實例之可變電阻裝置10是如下所述般形成。在源極/汲極接觸部54形成之後，金屬膜220與屏障金屬膜222位在接觸開孔上端的部份會經往回蝕刻。接著，下電極14係埋在由蝕刻製程形成的凹部中。
並且，依照圖68B所示呈現的修改實例之可變電阻裝置10是如下所述般形成。在源極/汲極接觸部54形成之後，僅金屬膜220位於接觸開孔上端的部份會經往回蝕刻。接著，下電極14係埋在由蝕刻製程形成的凹部中。在此情況下，屏障金屬膜222仍維持在下電極14周圍。
依照本修改實例的結構，任意材料皆可選來作為下電極14。為此，即使構成接觸部之金屬膜的材料受限，仍可選擇合適的材料作為下電極。甚者，在此情況下，仍可獲致第六實施例之效果。
圖36為描繪依照第七實施例之非揮發性記憶體106的側視圖，並對應依照第一實施例的圖29。除了可變電阻裝置10的配置之外，依照本實施例之非揮發性記憶體106具有和依照第一實施例之非揮發性記憶體100相同的配置。
在本實施例中，可變電阻裝置10的上電極是由平板接觸部52構成，而平板接觸部52連接平板線40與絕緣膜12。
如圖36所示，依照本實施例之非揮發性記憶體106不具有如第一實施例所示的上電極16。且作為可變電阻層的絕緣膜12係直接連接至設置在第二互連層202中的平板接觸部52。在本實施例中，將平板接觸部52的下端設置成作為可變電阻裝置10的上電極。意即可變電阻裝置10是由下電極14、絕緣膜12與平板接觸部52構成。
同時，當由平面圖觀之時，構成上電極的平板接觸部52小於下電極14。
圖37A與37B為描繪圖36所示可變電阻裝置10的橫剖面圖。如圖37A與37B所示，平板接觸部52是由金屬膜224與屏障金屬膜226構成，而屏障金屬膜226係設置成覆蓋金屬膜224的側面與下表面。舉例而言，平板接觸部52是形成在設置於第二互連層202中的開口內。
如圖37A與37B所示，由金屬膜224與屏障金屬膜226所構成之平板接觸部52的下端作為第一實施例中的上電極16。舉例而言，金屬膜224是由Al、Cu、或W等等所形成。除此之外，舉例而言，屏障金屬膜226是由TiN、TaN、HfN、ZrN、或Ru等等所形成。同時，平板接觸部52的材料可在考量如第一實施例所提之上電極與下電極之間的標準化氧化物形成能之關係的情況下經適當選擇。
除此之外，如圖37B所示，舉例而言，絕緣膜12可設置成覆蓋平板接觸部52的側面與下表面。在此情況下，絕緣膜12係形成於用以埋入設置在第二互連層202中的平板接觸部52之開口內。
在圖37B所示的結構中，舉例而言，絕緣膜12與平板接觸部52係如下所述般形成。首先，依序將絕緣材料與金屬材料沉積在構成第二互連層202的絕緣夾層上以及設置在絕緣夾層中的開口內。接著，會藉由CMP法等方法來移除絕緣材料與金屬材料中沉積在開口內側以外之部份。藉此，絕緣膜12與平板接觸部52係形成於設置在絕緣夾層中的開口內。在此情況下，便能省略藉由乾蝕刻等方法來圖案化絕緣膜12的製程。因此就可簡單製造非揮發性記憶體。
圖69A與69B為描繪圖37所示可變電阻裝置10之修改實例的橫剖面圖。如圖69A與69B所示，在依照本實施例之非揮發性記憶體10中，可將上電極16設置成覆蓋平板接觸部52的側面與下表面。在此情況下，平板接觸部是由金屬膜224、屏障金屬膜226、與上電極16所構成。
在依照圖69A所示修改實例之可變電阻裝置10中，上電極16係設置成覆蓋平板接觸部52的側面與下表面。在此情況下，上電極16係形成於用以埋入設置於第二互連層202中的平板接觸部52之開口內。同時，在圖69A所示修改實例中，絕緣膜12係設置在用以埋入平板接觸部52的開口之下。
在依照圖69B所示修改實例之可變電阻裝置10中，上電極16與絕緣膜12係設置成覆蓋平板接觸部52的側面與下表面。在此情況下，絕緣膜12透過上電極16來覆蓋平板接觸部52的側面與下表面。且上電極16與絕緣膜12係形成於用以埋入設置於第二互連層202中的平板接觸部52之開口內。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，上電極16不存在。為此將省略形成上電極的製程。因此就可簡單製造非揮發性記憶體。
當上電極16係獨立形成在平板接觸部52之下時，為防止上與下電極之間的短路並避免如尺寸差異或針距錯置(stitch dislocation)的問題，需要使上電極16與絕緣膜12的面積大於下電極14，舉例而言，如圖33所示。此情況會造成裝置面積增加。除此之外，因為要使下電極14大於直徑和平板接觸部52的直徑同一程度之源極/汲極接觸部54，所以可變電阻裝置10的整體面積會進一步增加。
另一方面，依照本實施例，可變電阻裝置10的上電極是由平板接觸部52構成。為此，下電極14與絕緣膜12的面積係設成略大於平板接觸部52的面積，此能避免例如尺寸差異或對準錯置的問題，並防止上電極與下電極之間短路。在此情況下，可變電阻裝置10的面積是由面積略大於平板接觸部52直徑的下電極14與絕緣膜12來定義。因此就能縮小可變電阻裝置與記憶單元。除此之外，便能防止上電極與下電極之間短路而無需複雜的製程。
圖38為描繪依照第八實施例之非揮發性記憶體108的側視圖，並對應第一實施例中的圖29。除了可變電阻裝置10的配置之外，依照本實施例之非揮發性記憶體108具有和依照第一實施例之非揮發性記憶體100相同的配置。
在本實施例中，可變電阻裝置10的上電極是由平板線40構成。
如圖38所示，依照本實施例之非揮發性記憶體108不包含第一實施例所示之上電極16與平板接觸部52。除此之外，作為可變電阻層的絕緣膜12和設置在第二互連層202中的平板線40直接接觸。在本實施例中，平板線40的下端以及和絕緣膜12接觸的部份係設成作為可變電阻裝置10的上電極。意即可變電阻裝置10是由下電極14、絕緣膜12與平板線40構成。
圖39A與39B為描繪圖38所示可變電阻裝置10實例之橫剖面圖。圖39A呈現當由圖38的前面觀之時可變電阻裝置10的橫剖面。圖39B呈現當從圖38的側面觀之時可變電阻裝置10的橫剖面圖。
如圖39A與39B所示，平板線40是由金屬膜228與屏障金屬膜230構成，而屏障金屬膜230係設置成覆蓋金屬膜228的側面與下表面。舉例而言，平板線係埋於第二互連層202中。
如圖39A與39B所示，由金屬膜228與屏障金屬膜230構成的平板線40之下端作為第一實施例中的上電極16。舉例而言，金屬膜228是由Al或Cu等等形成。除此之外，舉例而言，屏障金屬膜230是由TiN、TaN、HfN、ZrN、或Ru等等形成。同時，平板線40的材料可在考量如第一實施例所提之上電極與下電極之間標準化氧化物形成能的關係之情況下經適當選擇。
如圖39A與39B所示，舉例而言，當由平面圖觀之時，絕緣膜12係設成大於下電極14。在此情況下，舉例而言，絕緣膜12係設成覆蓋下電極14的上表面與側面。
在本實施例中，絕緣膜係設成覆蓋下電極14的上表面與側面。為此，當形成一用以將平板線40埋入絕緣夾層的溝槽時，舉例而言，即使因遮罩未對準等等因素而使鄰近絕緣膜12的絕緣夾層被移除，仍能防止下電極14暴露出來。藉此就能防止構成可變電阻裝置10的上電極之平板線40與下電極14之間發生短路。
圖40為描繪圖38所示可變電阻裝置10實例的橫剖面圖，並呈現和圖39不同的實例。圖40呈現當由圖38側面觀之時可變電阻裝置10的橫剖面圖。
如圖40所示，舉例而言，絕緣膜12可設成覆蓋平板線40的側面與下表面。在此情況下，絕緣膜12係形成於用以埋入設置在第二互連層202中的平板線40之溝槽內。
在圖40所示實例中，在用以埋入平板線40的溝槽形成在下電極14上之後會形成絕緣膜12。為此，當形成平板線40時，就會抑制下電極14暴露出來。因此便能防止構成可變電阻裝置10的上電極之平板線40與下電極14之間發生短路。
圖70A與70B為描繪圖39A與39B以及圖40所示可變電阻裝置10之修改實例的橫剖面圖。圖70A呈現圖39A與39B所示可變電阻裝置10之修改實例。圖70B呈現圖40所示可變電阻裝置10之修改實例。如圖70A與70B所示，在依照本實施例之可變電阻裝置10中，可將上電極16設置成覆蓋平板線40的側面與下表面。在此情況下，平板線是由金屬膜228、屏障金屬膜230、與上電極16構成。
在依照圖70A所示修改實例的結構中，上電極16係設成覆蓋平板線40的側面與下表面。在此情況下，上電極16係設置在用以埋入平板線40的溝槽中。絕緣膜12係設置在用以埋入平板線40的溝槽之下。
在依照圖70B所示修改實例的結構中，上電極16與絕緣膜12係設成覆蓋平板線40的側面與下表面。在此情況下，絕緣膜12透過上電極16覆蓋平板線40的側面與下表面。除此之外，上電極16與絕緣膜12係設置在用以埋入平板線40的溝槽中。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，上電極16與平板接觸部52不存在。因此就能省略形成上電極16與平板接觸部52的製程。因而就可簡單製造非揮發性記憶體。
在未設置可變電阻裝置10的現行LSI製程中，舉例而言，平板線40係形成於第一互連層200中。依照本實施例，因未設置平板接觸部52，所以可使設置在第二互連層202中的平板線40之位置靠近第一互連層200。因此，就能提高製造依照本實施例之非揮發性記憶體的製程與現行LSI的製程之間之相容性。
圖41為描繪依照第九實施例之非揮發性記憶體110的側視圖，並對應第一實施例中的圖29。除了可變電阻裝置10的配置以外，依照本實施例之非揮發性記憶體110具有和依照第一實施例之非揮發性記憶體10相同的配置。
在本實施例中，可變電阻裝置10的下電極是由源極/汲極接觸部54構成。除此之外，可變電阻裝置10的上電極是由平板線40構成。
如圖41所示，依照本實施例之非揮發性記憶體110不包含第一實施例所示的下電極14、上電極16、與平板接觸部52。平板線40係設置在第一互連層200中，並和作為可變電阻層的絕緣膜12直接接觸。除此之外，作為可變電阻層的絕緣膜12係直接連接設在第一互連層200中的源極/汲極接觸部54。
在本實施例中，當從平面圖觀之時，平板線40的下端以及和源極/汲極接觸部54重疊的部份係用以作為可變電阻裝置10的上電極。除此之外，源極/汲極接觸部54的上端係用以作為可變電阻裝置10的下電極。意即可變電阻裝置10是由源極/汲極接觸部54、絕緣膜12與平板線40構成。
圖42為描繪圖41所示可變電阻裝置10的橫剖面圖。
如圖42所示，平板線40是由金屬膜228與屏障金屬膜230構成，而屏障金屬膜230係設成覆蓋金屬膜228的側面與下表面。舉例而言，平板線40係埋在第一互連層200中。且如圖42所示，源極/汲極接觸部54是由金屬膜220與屏障金屬膜222構成，而屏障金屬膜222係設成覆蓋金屬膜220的側面與下表面。
如圖42所示，平板線40的下端作為第一實施例中的上電極16，且源極/汲極接觸部54的上端作為第一實施例中的下電極14。
金屬膜228、屏障金屬膜230、金屬膜220與屏障金屬膜222的材料可在考量如第一實施例所示上電極與下電極之間標準化氧化物形成能之關係的情況下經適當選擇。
如圖42所示，舉例而言，絕緣膜12係設置成覆蓋平板線40的側面與下表面。在此情況下，絕緣膜12係形成於用以埋入設置在第一互連層200中的平板線40之溝槽內。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，能省略形成下電極14、上電極16與源極/汲極接觸部54的製程。因而就可簡單製造本非揮發性記憶體。
另外，因為未設置下電極14與上電極16，所以能夠排除在形成下電極14與上電極16之時造成良率下降的原因，例如對準錯置或不完整的蝕刻。因此，就能提升製造非揮發性記憶體的良率。
圖43為描繪依照第十實施例之非揮發性記憶體112的側視圖，並對應第一實施例中的圖29。除了可變電阻裝置10的配置以外，依照本實施例之非揮發性記憶體112具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖43所示，非揮發性記憶體112包含形成在源極/汲極區32表面上的矽化物層232。在本實施例中，可變電阻裝置10的下電極是由矽化物層232構成。
如圖43所示，依照本實施例之非揮發性記憶體112不具有第一實施例中所示的源極/汲極接觸部54與下電極14。作為可變電阻層的絕緣膜12係設置在矽化物層232上以直接接觸矽化物層232。
在本實施例中，將矽化物層232設置成作為可變電阻裝置10的下電極。意即可變電阻裝置10是由矽化物層232、絕緣膜12與上電極16構成。
在本實施例中，絕緣膜12與上電極16係一層層疊合在設置於基板30中的矽化物層232上。意即絕緣膜12與上電極16係設置在第一互連層200中。除此之外，平板線40係埋在第一互連層200中。
舉例而言，矽化物層232是藉由採用TiSi、CoSi2、NiSi、或PtSi或其合金等等材料來使源極/汲極區32的表面矽化而形成。同時，矽化物層232的材料可在考量如第一實施例所提之上電極與下電極之間標準化氧化物形成能之關係的情況下經適當選擇。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，可變電阻裝置10係設置在設置於基板30中的矽化物層232上。位在可變電阻裝置10上的平板線40係埋在第一互連層200中。為此，設置在基板上的多層互連層就能由一般的LSI製程(其中並未設置可變電阻裝置)來形成。因而就能簡單製造非揮發性記憶體
圖44為描繪依照第十一實施例之非揮發性記憶體114的側視圖，並對應第一實施例中的圖29。除了可變電阻裝置10的配置以外，依照本實施例之非揮發性記憶體114具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖44所示，非揮發性記憶體114包含矽化物層232。在本實施例中，可變電阻裝置10的下電極是由矽化物層232構成，且可變電阻裝置10的上電極是由平板接觸部52構成。
如圖44所示，依照本實施例之非揮發性記憶體114不具有第一實施例中所示的源極/汲極接觸部54、上電極16與下電極14。作為可變電阻層的絕緣膜12係設置在矽化物層232上以直接接觸矽化物層232。除此之外，絕緣膜12直接接觸設置在絕緣膜12上的平板接觸部52。
在本實施例中，矽化物層232係用以作為可變電阻裝置10的下電極。除此之外，平板接觸部52係用以作為可變電阻裝置10的上電極。意即可變電阻裝置10是由矽化物層232、絕緣膜12與平板接觸部52構成。
舉例而言，矽化物層232具有和第十實施例中相同的配置。除此之外，舉例而言，平板接觸部52具有和第七實施例中相同的配置。
圖45為描繪圖44所示非揮發性記憶體114之修改實例的示意橫剖面圖。如圖45所示，舉例而言，非揮發性記憶體114的絕緣膜12可設置成覆蓋平板接觸部52的側面與下表面。在此情況下，絕緣膜12係設置在用以形成設置於第一互連層200中的平板接觸部52之開口內。
在本實施例中，舉例而言，絕緣膜12與平板接觸部52是由如下所述般形成。首先，依序沉積絕緣材料與金屬材料在構成第二互連層202的絕緣夾層上以及設置在絕緣夾層中的開口內。接著，藉由CMP法等方法移除絕緣材料與金屬材料中非沉積於該開口內的部份。藉此形成絕緣膜12與平板接觸部52在設置於絕緣夾層中的開口內。在此情況下，就能省略藉由乾蝕刻等等圖案化絕緣膜12的製程。因而可簡單製造非揮發性記憶體。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例之可變電阻裝置10是藉由形成絕緣膜12於源極/汲極區32以及平板接觸部52(連接源極/汲極區32與平板線40)之間而實現。因此，就能在小幅改變現存LSI製程(其中並未形成非揮發性記憶體)的情況下形成非揮發性記憶體。因而能簡單製造非揮發性記憶體。
圖46為描繪依照第十二實施例之非揮發性記憶體116的上視圖，並對應依第一實施例之圖30。除了平板線40、字元線42與位元線44的配置以外，依照本實施例之非揮發性記憶體116具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖46所示，依照本實施例之非揮發性記憶體116，在和基板30的二維表面水平之平面中，字元線42係設置成垂直於閘極22。除此之外，字元線42連接閘極22。在此情況下，字元線42不作為閘極22。
除此之外，平板線40與位元線44係設置成在和基板30的二維表面水平之平面中，以垂直於字元線42的方向延伸。意即平板線40與位元線44係設置為和閘極22平行。
在本實施例中，亦能獲致和第一實施例相同的效果。
平板線40連接源極/汲極區32，且位元線44連接源極/汲極區31。為此，當平板線40與位元線44係設置成如第一實施例般垂直於閘極22時，在設置成彼此平行的平板線40與位元線44之間就需要有閘寬(gate width)。
另一方面，在本實施例中，平板線40與位元線44係設置成平行於閘極22。為此，就能將平板線40與位元線44設置成彼此平行而無須顧慮選擇電晶體20的閘寬。
除此之外，依照本實施例，字元線42不作為閘極22。為此，字元線42的寬度可在不顧慮選擇電晶體20的閘寬下來設計。為此，就能達成降低字元線的電阻並同時形成具有微小閘寬之高性能與極精密的選擇電晶體。
圖47為上視圖，描繪構成依照第十三實施例之非揮發性記憶體118的單元陣列結構，且圖47呈現該單元陣列結構的一部份。圖47對應依照第一實施例的圖31。圖48為描繪圖47所示單元陣列結構的電路圖，並對應依照第一實施例之圖32。
如圖47與48所示，在依照本實施例之非揮發性記憶體118中，二個相鄰的記憶單元11係配置成令源極/汲極區31彼此形成為一整體。彼此形成為一整體的源極/汲極區31透過一位元接觸部56和位元線44連接。除了上述該等特點以外，依照本實施例之非揮發性記憶體118具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖47所示，在依照本實施例之非揮發性記憶體118中，在X方向上相鄰的二個記憶體單11之各者所包含的源極/汲極區31係彼此設置為一整體。意即，在X方向上相鄰的二個記憶單元11彼此共享源極/汲極區31。除此之外，裝置隔絕膜210並未設置在源極/汲極區31係彼此設置為一整體的二個記憶單元11之間。彼此形成為一整體的源極/汲極區31透過一位元接觸部56連接位元線44。除此之外，源極/汲極區31係彼此設置為一整體之二個記憶單元11連接至不同的字元線42。
除此之外，如圖47所示，在Y方向上相鄰的二個記憶單元11之源極/汲極區31是透過裝置隔絕膜210而彼此隔開。
在依照本實施例之非揮發記憶體118中，亦可藉由組合平板線40、字元線42與位元線44來選擇特定的記憶單元11。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，相鄰的二個記憶體單11之各者所包含的源極/汲極區31係彼此形成為一整體。為此，就無需在二個相鄰的記憶單元11之間設置裝置隔絕膜210。因而能縮減單元陣列結構的尺寸。
另外，僅有一位元接觸部56係設置於形成為一整體的源極/汲極區31中。意即，由微影解析度限制等因素所造成之位元接觸部56的尺寸限制係可鬆綁。藉此，就能增加位元接觸部56的直徑，並減少位元接觸部56中的接觸電阻。因而能提升非揮發性記憶體的作業速度。
圖49為上視圖，描繪構成依照第十四實施例之非揮發性記憶體120的單元陣列結構，且圖49呈現該單元陣列結構的一部份。圖49對應依照第一實施例之圖31。圖50為描繪圖49所示單元陣列結構之電路圖，並對應依照第一實施例之圖32。圖51為描繪圖49所示單元陣列結構之一部份的側視圖。
在依照本實施例之非揮發性記憶體120中，連接至相同位元線44的二個相鄰記憶單元11係配置成令上電極16彼此形成為一整體，且下電極14係彼此分開。形成為一整體的上電極16透過一平板接觸部52連接平板線40。除了上述特點以外，依照本實施例之非揮發性記憶體120具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖49所示，在依照本實施例之非揮發性記憶體120中，在圖中X方向上相鄰的二個記憶單元11中，上電極16係彼此形成為一整體。如圖49與50所示，形成為一整體的上電極16透過一平板接觸部52連接至平板線40。在圖中X方向上相鄰的二個記憶單元11連接至相同的位元線44。除此之外，在圖中X方向上相鄰的二個記憶單元11連接至不同的字元線42。
另一方面，在圖49中Y方向上相鄰的二個記憶單元11中之上電極16係彼此分開。在Y方向上相鄰的二個記憶單元11連接至彼此不同的位元線。
如圖51所示，上電極16係形成為一整體的二個記憶單元11之各者所包含的下電極14係彼此分開。彼此分開的下電極14之各者分別透過不同的源極/汲極接觸部54連接不同的源極/汲極區32。藉此，因應彼此分開的下電極14之各者而獨立控制二個可變電阻裝置10便得以實現。因此，上電極16係形成為一整體的二個記憶單元11就可用以作為彼此獨立的記憶單元11。
如圖51所示，舉例而言，上電極16係形成為一整體的二個記憶單元11之各者所包含的絕緣膜12係彼此形成為一整體。同時，上電極16係形成為一整體的二個記憶單元11之各者所包含的絕緣膜12亦可彼此分開。
在本實施例中，亦能獲致和第一實施例相同的效果。
除此之外，依照本實施例，僅有一平板接觸部52係設置在形成為一整體的上電極16。意即，由微影解析度限制等因素所引起之平板接觸部52的直徑限制係可鬆綁。藉此，就能增加平板接觸部52的直徑，並減少平板接觸部52中的接觸電阻。因而能提升非揮發性記憶體的作業速度。
圖52為上視圖，描繪構成依照第十五實施例之非揮發性記憶體122的單元陣列結構，且圖52呈現該單元陣列結構的一部份。圖52對應依照第十四實施例之圖49。圖53為描繪圖52所示單元陣列結構之電路圖，並對應依照第十四實施例之圖50。圖54為描繪圖52所示單元陣列結構之一部份的側視圖，並對應依照第十四實施例之圖51。
如圖52、53、與54所示，除了二個相鄰的記憶單元11是由裝置隔絕電極236所隔離以外，依照本實施例之非揮發性記憶體122具有和依照第十四實施例之非揮發性記憶體120相同的配置。
如圖52所示，非揮發性記憶體122包含設置在二選擇電晶體20之間的裝置隔絕電極236，其中一選擇電晶體20是包含於一記憶單元11中，而另一選擇電晶體20則是由在圖中X方向上相鄰前述記憶單元11的另一記憶單元11所包含。如圖54所示，當由平面圖觀之時，裝置隔絕電極236係設置在相鄰記憶單元11之各者所包含的源極/汲極區32之間。
介於二個選擇電晶體20之各者所包含的源極/汲極區32之間的通道係藉由施加電壓至裝置隔絕電極236而設成關閉狀態。二個相鄰的選擇電晶體20係藉此彼此隔離。
如圖52所示，舉例而言，依照本實施例之裝置隔絕電極236係設置於在X方向上相鄰的二個記憶單元11之間。除此之外，如圖54所示，裝置隔絕膜210並未設置於二個相鄰的記憶單元11之間。如圖52所示，裝置隔絕電極236在圖中Y方向上延伸。舉例而言，配置在圖52中Y方向上之數個記憶單元11連接共同的裝置隔絕電極236。除此之外，如圖54所示，舉例而言，裝置隔絕電極236係設置在和字元線42相同的薄層中。
在本實施例中，亦能獲致和第十四實施例相同的效果。
除此之外，依照本實施例，相鄰的選擇電晶體20係由裝置隔絕電極236隔開。為此便無需在二個選擇電晶體20之間設置裝置隔絕膜210。因而能簡化裝置隔絕膜210的外形。如此一來，依照本實施例，就能簡單製造非揮發性記憶體。
除此之外，裝置隔絕電極236能和字元線42一同形成。因而就能獲致上述效果而無需增加製造過程中的負擔。
圖55為上視圖，描繪構成依照第十六實施例之非揮發性記憶體124的單元陣列結構，且圖55呈現該單元陣列結構的一部份。圖56為描繪圖55所示單元陣列結構的電路圖。
依照本實施例之非揮發性記憶體124包含依照第十三實施例之非揮發性記憶體118與依照第十四實施例之非揮發性記憶體120的配置。
如圖55所示，一記憶單元11的源極/汲極區31係和在圖中X方向上鄰近的另一記憶單元11的源極/汲極區31形成為一整體。意即在X方向上相鄰的二個記憶體單元11彼此共享源極/汲極區31。形成為一整體的源極/汲極區31透過一位元接觸部56連接位元線44。
除此之外，如圖55所示，一記憶單元11的上電極16係和於該共享源極/汲極區31的記憶單元11之相反側上相鄰的記憶單元11之上電極16形成為一整體。形成為一整體的上電極16透過平板接觸部52連接平板線40。如圖55與56所示，上電極16係形成為一整體的二個相鄰記憶單元11連接至相同的位元線44。同時，和圖51所示配置相似，上電極16係形成為一整體的二個相鄰記憶單元之各者所包含的下電極14係彼此分開(未呈現)。
在本實施例中，亦能獲致和第十三實施例與第十四實施例相同的效果。
圖57為上視圖，描繪構成依照第十七實施例之非揮發性記憶體126的單元陣列結構，且圖57呈現該單元陣列結構的一部份。圖58為描繪圖57所示單元陣列結構的電路圖。
除了二個相鄰的記憶單元11係由裝置隔絕電極236隔開以外，依照本實施例之非揮發性記憶體126和依照第十六實施例之非揮發性記憶體124具有相同的配置。除此之外，裝置隔絕電極236之配置和依照第十五實施例之非揮發性記憶體122中所示相同。
如圖57與58所示，裝置隔絕電極236係設置在上電極16係形成為一整體的二個相鄰的記憶體11之間。如圖57所示，裝置隔絕電極236在圖中的Y方向上延伸。配置在Y方向上的記憶單元11具有共同的裝置隔絕電極236。
如圖57所示，在本實施例中，未將裝置隔絕膜210設置於在圖中X方向上相鄰且上電極16係形成為一整體的二個記憶單元11之間。除此之外，裝置隔絕膜210亦未設置於在圖中X方向上相鄰且源極/汲極區31係形成為一整體的二個記憶單元11之間。意即如圖57所示，裝置隔絕膜210可設置成僅在圖中的X方向上呈線性延伸。
在本實施例中，亦能獲致和第十五實施例與第十六實施例相同的效果。
除此之外，依照本實施例，裝置隔絕膜210可設置成僅在一方向上呈線性延伸。為此而使處理裝置隔絕膜210變得容易。因而能簡單製造非揮發性記憶體。
圖59為上視圖，描繪構成依照第十八實施例之非揮發性記憶體128的單元陣列結構，且圖59呈現該單元陣列結構的一部份。圖60為描繪圖59所示單元陣列結構的電路圖。
在依照本實施例之非揮發性記憶體128中，連接至不同位元線44的二個記憶單元11係配置成使上電極16彼此形成為一整體，且下電極14係彼此分開。形成為一整體的上電極16透過一平板接觸部52連接至平板線40。除了上述特點以外，依照本實施例之非揮發性記憶體128具有和依照第十六實施例之非揮發性記憶體124相同的配置。
如圖59所示，在依照本實施例之非揮發性記憶體128中，在圖中Y方向上鄰近的二個記憶單元11之各者所包含的上電極16係彼此形成為一整體。在圖中Y方向上鄰近的二個記憶單元11連接不同的位元線44。除此之外，在圖中X方向上鄰近的二個記憶單元11之各者所包含的上電極16係彼此形成為一整體。
為此，由四個記憶單元11之各者所包含的上電極16係形成為一整體。如圖59與60所示，四個記憶體單元11之各者所包含而形成為一整體的上電極16透過平板接觸部52連接至平板線40。
上電極16係形成為一整體的記憶單元11之各者所包含的下電極14係彼此分開(未呈現)。彼此分開的下電極14之各者係透過不同的源極/汲極接觸部54分別連接至不同的源極/汲極區32。為此，上電極16係形成為一整體的可變電阻裝置10之各者就能因應彼此分開的下電極14之各者而予以獨立控制。因此，上電極16係形成為一整體的記憶單元11之各者就可用以作為彼此獨立的記憶單元11。
同時，在本實施例中，可將裝置隔絕電極236設置在介於圖59中X方向上相鄰且上電極16係形成為一整體的二個記憶體11之間。在圖59中X方向上相鄰且上電極16係形成為一整體之二個記憶單元11可藉由設置裝置隔絕電極236而彼此隔開。在此情況下，裝置隔絕膜210可設置成僅在圖59中的X方向上呈線性延伸。
甚者，在本實施例中，可藉由組合位元線44與字元線42來選擇特定的選擇電晶體20。
在本實施例中，亦能獲致和第十六實施例相同的效果。
除此之外，在圖59中Y方向上相鄰且上電極16係形成為一整體的二個記憶單元11連接一平板線40。為此，就能減少平板線40的數量。單元陣列結構的面積因而可縮減。
圖61為上視圖，描繪構成依照第十九實施例之非揮發性記憶體130的單元陣列結構，且圖61呈現該單元陣列結構的一部份。圖62為描繪圖61所示單元陣列結構的電路圖。
在依照本實施例之非揮發性記憶體130中，連接至不同位元線44且配置在一方向上的數個記憶單元11係配置成使上電極16彼此形成為一整體，且下電極14係彼此分開。除了上述特點以外，依照本實施例之非揮發性記憶體130具有和依照第十八實施例之非揮發性記憶體128相同的配置
如圖61所示，在依照本實施例之非揮發性記憶體130中，由配置在圖中Y方向上的數個記憶單元11之各者所包含的上電極16係彼此形成為一整體。除此之外，如圖61與62所示，配置在圖61中Y方向上的數個記憶單元11連接至彼此不同的位元線44。
在本實施例中，如圖61所示，舉例而言，可將上電極16設置成在Y方向上呈線性延伸。為此，就能使處理上電極16變得容易。因此，舉例而言，即使將不易蝕刻的材料(例如Pt)用為上電極，仍能簡單形成可變電阻裝置。
如圖61所示，在本實施例中，在配置於圖中Y方向上的數個記憶單元11中，上電極16係彼此形成為一整體。除此之外，配置在圖中X方向上的數個記憶單元11連接相同的平板線40。為此，構成非揮發性記憶體130的所有記憶單元之各者所包含的上電極16皆具有相同的電位。意即即使省略幾個平板線，非揮發性記憶體仍可正常運作。因此就能縮減單元陣列結構的面積。
同時，在本實施例中，藉由組合位元線44與平板線42即能選擇特定的選擇電晶體20。
上電極16係形成為一整體的記憶單元11之各者所包含的下電極14係彼此分開(未呈現)。彼此分開的下電極14之各者透過不同的源極/汲極接觸部54分別連接至不同的源極/汲極區32。為此，上電極16係形成為一整體的可變電阻裝置10之各者係可因應彼此分開的下電極14之各者而予以獨立控制。因此，上電極16係形成為一整體的記憶單元11之各者可用以作為彼此獨立的記憶單元11。
在本實施例中，舉例而言，上電極16係形成為一整體的數個記憶單元11之各者所包含的絕緣膜12係可彼此形成為一整體(未呈現)。在此情況下，可使絕緣膜12的外形和上電極16的外形相同。藉此，就可使處理可變電阻裝置變得容易。
在本實施例中，亦能獲致和第十八實施例相同的效果。
圖63為上視圖，描繪構成依照第二十實施例之非揮發性記憶體132的單元陣列結構，且圖63呈現該單元陣列結構的一部份。圖64為描繪圖63所示單元陣列結構的電路圖。依照本實施例之非揮發性記憶體132係配置成令具有第十二實施例所示結構的記憶單元11配置成一陣列。
如圖63所示，字元線42以垂直於閘極22的方向延伸，而閘極22係由和基板30的二維表面水平之平面中的記憶單元11所包含。在本實施例中，字元線42在圖63中的X方向上延伸。如圖63與64所示，配置在圖63中X方向上的記憶單元11連接共同的字元線42。
如圖63所示，平板線40與位元線44以平行於閘極22的方向延伸。在本實施例中，平板線40與位元線44係在圖63中的Y方向上延伸。如圖63與64所示，配置在圖63中Y方向上的記憶單元11連接至共同的平板線40與位元線44。
在本實施例中，亦能獲致和第十二實施例相同的效果。
圖65為上視圖，描繪構成依照第二十一實施例之非揮發性記憶體134的單元陣列結構，且圖65呈現該單元陣列結構的一部份。圖66為描繪圖65所示單元陣列結構的電路圖。
在依照本實施例之非揮發性記憶體134中，二個相鄰的記憶單元11係配置成使源極/汲極區31彼此形成為一整體。形成為一整體的源極/汲極區31透過一位元接觸部56連接位元線44。
除此之外，連接至不同位元線44的二個相鄰記憶單元係配置成使上電極16彼此形成為一整體，且下電極14為彼此分開。形成為一整體的上電極16係透過一平板接觸部52連接平板線40。
除了上述特點以外，依照本實施例之非揮發性記憶體134和依照第二十實施例之非揮發性記憶體132具有相同的配置。
如圖65所示，在依照本實施例之非揮發性記憶體134中，在圖中Y方向上鄰近的二個記憶單元11之各者所包含的源極/汲極區31係彼此設置為一整體。如圖65與66所示，形成為一整體的源極/汲極區31係透過一位元接觸部56連接至位元線44。除此之外，設置為一整體的源極/汲極區31中的二個記憶單元11連接彼此不同的字元線42。
除此之外，如圖65所示，在圖中X方向上相鄰的二個記憶單元11之源極/汲極區31係透過裝置隔絕膜210而彼此隔開。
依照本實施例，僅有一個位元接觸部56係設置在形成為一整體的源極/汲極區31中。意即由微影解析度等限制因素所造成之位元接觸部56的尺寸限制係可鬆綁。藉此，就能增加位元接觸部56的直徑，並減少位元接觸部56中的接觸電阻。因而能提升非揮發性記憶體的作業速度。
如圖65所示，在依照本實施例之非揮發性記憶體134中，在圖中X方向上相鄰的二個記憶單元11之各者所包含的上電極16係彼此形成為一整體。在圖65中X方向上相鄰的二個記憶單元11連接至彼此不同的位元線44。如圖65與66所示，由二個記憶單元11之各者所包含且設置為一整體的上電極16係透過一平板接觸部52連接至平板線40。
上電極16係形成為一整體的記憶單元11之各者所包含的下電極14係彼此分開(未呈現)。彼此分開的下電極14之各者係透過源極/汲極接觸部54分別連接不同的源極/汲極區32。為此，上電極16係形成為一整體的可變電阻裝置10之各者就可因應彼此分開的下電極14之各者而予以獨立控制。因此，上電極16係形成為一整體的記憶單元11之各者就能用以作為彼此獨立的記憶單元11。
依照本實施例，在圖65中X方向上相鄰且上電極16係形成為一整體的二個記憶單元11連接一平板線40。為此就能減少平板線40的數量。因而能縮減單元陣列結構的面積。
在本實施例中，亦能獲致和第二十實施例相同的效果。
圖67為上視圖，描繪構成依照第二十二實施例之非揮發性記憶體136的單元陣列結構，且圖67呈現該單元陣列結構的一部份。
在依照本實施例之非揮發性記憶體136中，在和基板30的二維表面水平之平面中，未將平板線40與位元線44設置成和字元線42垂直。除此之外，連接彼此不同的位元線44並配置在一方向上的數個記憶單元係配置成使上電極16彼此形成為一整體，且下電極14係彼此分開。
除了上述特點以外，依照本實施例之非揮發性記憶體136具有和依照第一實施例之非揮發性記憶體100相同的配置。
如圖67所示，在和基板30的二維表面水平之平面中，平板線40與位元線44係設置成以傾斜於字元線42的方式延伸。除此之外，平板線40與位元線44係設置成彼此平行。配置在平板線40與位元線44的延伸方向上之數個記憶單元11連接共同的平板線40與共同的位元線44，並連接彼此不同的字元線42。
當平板線40與位元線44以傾斜於字元線42的方式延伸時，平板線40與位元線44之間的間距大於當平板線與位元線在垂直於字元線42的方向上延伸時的情況。在本實施例中，舉例而言，平板線40與位元線44係設置成以傾斜於字元線42的延伸方向45°的方向上延伸。在此情況下，平板線40與位元線44之間的間距約為當平板線與位元線以垂直於字元線42的方向上延伸之情況時的1.4倍大。
如圖67所示，在依照本實施例之非揮發性記憶體136中，配置在圖中Y方向上的數個記憶單元11之各者所包含的上電極16係彼此形成為一整體。除此之外，配置在圖67中Y方向上的數個記憶單元11連接彼此不同的位元線44。
在本實施例中，如圖67所示，舉例而言，可將上電極16設置成在Y方向上呈線性延伸。為此就能使處理上電極16變得容易。因此，舉例而言，即使以不易蝕刻的材料(例如Pt)作為上電極，仍能簡單形成可變電阻裝置。
在本實施例中，亦能獲致和第一實施例相同的效果。
平板線40連接源極/汲極區32，且位元線44連接源極/汲極區31。為此，當平板線40與位元線44係設置成如第一實施例一般和閘極22垂直時，就需要介於經設置成彼此平行的平板線40與位元線44之間的閘寬。
依照本實施例，平板線40與位元線44係設置成以傾斜於字元線42的方式延伸。藉此就能增加平板線40與位元線44之間的間距。意即即使閘寬做得很小，仍能維持平板線40與位元線44之間的間隙。因此，就能使具有微小閘寬的精密選擇電晶體之單元陣列結構得以實現。
(實例1)
圖16為描繪依照實例1之非揮發性記憶體100的運作情形圖。在實例1中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體100的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、與W(ΔHf=280.9667至294.85 kJ/mol)的方式而獲得。在此情況下，W構成可變電阻裝置10的第一電極，且Ru構成可變電阻裝置10的第二電極。
同時，圖16呈現施加至第二電極之電壓值與流至可變電阻裝置10之電流值之間的關係。此後，圖17至21亦同。
如圖16所示，在實例1中，當施加正電壓至第二電極時會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。另一方面，當施加正電壓至第一電極(施加負電壓至第二電極)時不會發生轉成高電阻態之轉變。
(實例2)
圖17為描繪依照實例2之非揮發性記憶體100的運作情形圖。在實例2中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體100的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、與TiN(ΔHf=303.5 kJ/mol)的方式而獲得。在此情況下，TiN構成第一電極，且Ru構成第二電極。
如圖17所示，在實例2中，當施加正電壓至第二電極時會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。另一方面，當施加正電壓至第一電極(施加負電壓至第二電極)時不會發生轉成高電阻態之轉變。
(實例3)
圖18為描繪依照實例3之非揮發性記憶體100的運作情形圖。在實例3中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體100的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、TiO2、與W(ΔHf=280.9667 to 294.85 kJ/mol)的方式而獲得。在此情況下，W構成第一電極，且Ru構成第二電極。
如圖18所示，在實例3中，當施加正電壓至第二電極時會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。另一方面，當施加正電壓至第一電極(施加負電壓至第二電極)時不會發生轉成高電阻態之轉變。
(實例4)
圖19為描繪依照實例4之非揮發性記憶體100的運作情形圖。在實例4中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體100的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、與TiN(ΔHf=303.5 kJ/mol)的方式而獲得。在此情況下，TiN構成第一電極，且Ru構成第二電極。
如圖19所示，在實例4中，當施加正電壓至第二電極時會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。另一方面，當施加正電壓至第一電極(施加負電壓至第二電極)時不會發生轉成高電阻態之轉變。
(對比實例1)
圖20為描繪依照對比實例1之非揮發性記憶體的運作情形圖。在對比實例1中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、與Ru的方式而獲得。在此情況下，Ru構成第一電極與第二電極。
如圖20所示，在對比實例1中，即使施加正電壓至第一電極與第二電極任一者，皆會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。
(對比實例2)
圖21為描繪依照對比實例2之非揮發性記憶體的運作情形圖。在對比實例2中，施加電壓至可變電阻裝置10以檢視非揮發性記憶體的運作情形，其中可變電阻裝置10是以依序一層層疊合Ru(ΔHf=152.5 kJ/mol)、TiO2(ΔHf=472.5 kJ/mol)、Ta2O5(ΔHf=409.2 kJ/mol)、TiO2、與Ru的方式而獲得。在此情況下，Ru構成第一電極與第二電極。
如圖21所示，在對比實例2中，即使施加正電壓至第一電極與第二電極任一者，皆會發生轉成高電阻態(關閉狀態)與轉成低電阻態(開啟狀態)之轉變。
當第一電極的標準化氧化物形成能高於第二電極的標準化氧化物形成能時，從實例與對比實例中可知，在絕緣膜中轉成高電阻態之轉變僅發生於施加正電壓至第二電極時。
如上所述，雖然已參照圖式描述本發明之實施例，然而該等實施例僅是用以說明本發明，且仍可採用上述以外的各種配置。
本發明顯然不限於以上實施例，而是可在未偏離本發明之範疇與精神之情況下加以修正與改變。
10‧‧‧可變電阻裝置
11‧‧‧記憶單元
12‧‧‧絕緣膜
14‧‧‧下電極
16‧‧‧上電極
18‧‧‧界面層
20‧‧‧選擇電晶體
22‧‧‧閘極
24‧‧‧閘極絕緣膜
30‧‧‧基板
31、32‧‧‧源極/汲極區
34、36、62、72‧‧‧絕緣夾層
38‧‧‧互連層
40、401、402‧‧‧平板線
42、421、422‧‧‧字元線
44、441、442‧‧‧位元線
52‧‧‧平板接觸部
54‧‧‧源極/汲極接觸部
56‧‧‧位元接觸部
80‧‧‧控制組件
95‧‧‧自由氧原子
96、99‧‧‧氧空缺
97‧‧‧可變電阻裝置
98‧‧‧選擇電晶體
70、90、94‧‧‧互連線
100~136‧‧‧非揮發性記憶體
210‧‧‧裝置隔絕膜
220、224、228‧‧‧金屬膜
222、226、230‧‧‧屏障金屬膜
236‧‧‧裝置隔絕電極
透過特定較佳實施例之以上描述並配合隨附圖式將可更加明瞭本發明之上述與其他目的、優點與特點，其中：
圖1為描繪依照第一實施例之非揮發性記憶體的橫剖面圖。
圖2為描繪圖1所示非揮發性記憶體的電路圖。
圖3為描繪一般單極類型ReRAM的運作情形圖。
圖4為描繪圖1所示非揮發性記憶體的運作情形圖。
圖5為描繪在圖1所示非揮發性記憶體運作之時所施加的電壓圖。
圖6A與6B為電路圖，描繪在圖1所示非揮發性記憶體運作之時電流流動的方向。
圖7A至7C為電路圖，描繪圖1所示非揮發性記憶體的互連方式。
圖8為電路圖，描繪依照第一實施例之絕緣膜的電阻狀態之讀取機制。
圖9為描繪執行讀取作業時電位的浮動情形圖，而此讀取作業在第一實施例中是透過電壓感測機制來執行。
圖10為描繪執行讀取作業時電流消耗量與作業速度的相依性圖，而此讀取作業在第一實施例中是由電流感測機制與電壓感測機制來執行。
圖11A與11B為電路圖，用以說明第一實施例中的讀取作業。
圖12A至12C為描繪製造圖1所示非揮發性記憶體之方法的橫剖面圖。
圖13A至13C為描繪製造圖1所示非揮發性記憶體之方法的橫剖面圖。
圖14A與14B為描繪製造圖1所示非揮發性記憶體之方法的橫剖面圖。
圖15為描繪第一實施例中可變電阻裝置實例之橫剖面圖。
圖16為描繪依照實例1之非揮發性記憶體的運作情形圖。
圖17為描繪依照實例2之非揮發性記憶體的運作情形圖。
圖18為描繪依照實例3之非揮發性記憶體的運作情形圖。
圖19為描繪依照實例4之非揮發性記憶體的運作情形圖。
圖20為描繪依照對比實例1之非揮發性記憶體的運作情形圖。
圖21為描繪依照對比實例2之非揮發性記憶體的運作情形圖。
圖22為描繪ReRAM單元之典型配置的電路圖。
圖23A與23B為電阻變化圖，描繪當長時間施加讀取電壓至處於低電阻態的非揮發性記憶體時的電阻變化。
圖24為描繪依照第二實施例之非揮發性記憶體的橫剖面圖。
圖25為說明讀取作業之時氧原子特性的示意圖。
圖26為說明讀取作業之時氧原子特性的示意圖。
圖27A與27B為描繪在讀取作業之時轉變成關閉狀態的發生率圖。
圖28為說明充負電自由氧的特性圖。
圖29為描繪圖1所示非揮發性記憶體的側視圖。
圖30為描繪圖29所示非揮發性記憶體的上視圖。
圖31為上視圖，描繪構成依照第一實施例之非揮發性記憶體的單元陣列結構。
圖32為描繪圖31所示單元陣列結構的電路圖。
圖33為描繪依照本實施例之可變電阻裝置實例的橫剖面圖。
圖34為描繪依照第六實施例之非揮發性記憶體的側視圖。
圖35為圖34所示可變電阻裝置的橫剖面圖。
圖36為描繪依照第七實施例之非揮發性記憶體的側視圖。
圖37A與37B為描繪圖36所示可變電阻裝置的橫剖面圖。
圖38為描繪依照第八實施例之非揮發性記憶體的側視圖。
圖39A與39B為描繪圖38所示可變電阻裝置實例的橫剖面圖。
圖40為描繪圖38所示可變電阻裝置實例的橫剖面圖。
圖41為描繪依照第九實施例之非揮發性記憶體的側視圖。
圖42為圖41所示可變電阻裝置的橫剖面圖。
圖43為描繪依照第十實施例之非揮發性記憶體的側視圖。
圖44為描繪依照第十一實施例之非揮發性記憶體的側視圖。
圖45為描繪圖44所示非揮發性記憶體之修改實例的側視圖。
圖46為描繪依照第十二實施例之非揮發性記憶體的上視圖。
圖47為上視圖，描繪構成依照第十三實施例之非揮發性記憶體的單元陣列結構。
圖48為描繪圖47所示單元陣列結構的電路圖。
圖49為上視圖，描繪構成依照第十四實施例之非揮發性記憶體的單元陣列結構。
圖50為描繪圖49所示單元陣列結構的電路圖。
圖51為描繪圖49所示單元陣列結構之一部份的側視圖。
圖52為上視圖，描繪構成依照第十五實施例之非揮發性記憶體的單元陣列結構。
圖53為描繪圖52所示單元陣列結構的電路圖。
圖54為描繪圖52所示單元陣列結構之一部份的側視圖。
圖55為上視圖，描繪構成依照第十六實施例之非揮發性記憶體的單元陣列結構。
圖56為描繪圖55所示單元陣列結構的電路圖。
圖57為上視圖，描繪構成依照第十七實施例之非揮發性記憶體的單元陣列結構。
圖58為描繪圖57所示單元陣列結構的電路圖。
圖59為上視圖，描繪構成依照第十八實施例之非揮發性記憶體的單元陣列結構。
圖60為描繪圖59所示單元陣列結構的電路圖。
圖61為上視圖，描繪構成依照第十九實施例之非揮發性記憶體的單元陣列結構。
圖62為描繪圖61所示單元陣列結構的電路圖。
圖63為上視圖，描繪構成依照第二十實施例之非揮發性記憶體的單元陣列結構。
圖64為描繪圖63所示單元陣列結構的電路圖。
圖65為上視圖，描繪構成依照第二十一實施例之非揮發性記憶體的單元陣列結構。
圖66為描繪圖65所示單元陣列結構的電路圖。
圖67為上視圖，描繪構成依照第二十二實施例之非揮發性記憶體的單元陣列結構。
圖68A與68B為描繪圖35所示可變電阻裝置之修改實例的橫剖面圖。
圖69A與69B為描繪圖37A與37B所示可變電阻裝置之修改實例的橫剖面圖。
圖70A與70B為描繪圖39A與39B以及圖40所示可變電阻裝置之修改實例的橫剖面圖。
10．．．可變電阻裝置
11．．．記憶單元
12．．．絕緣膜
14．．．下電極
16．．．上電極
20．．．選擇電晶體
22．．．閘極
24．．．閘極絕緣膜
30．．．基板
31、32．．．源極/汲極區
40．．．平板線
52．．．平板接觸部
54．．．源極/汲極接觸部
80．．．控制組件
100．．．非揮發性記憶體

Claims (30)

  1. 一種半導體裝置，包含：一記憶單元，具有一可變電阻裝置；以及一控制組件，控制施加至該記憶單元的電壓，其中該可變電阻裝置包括第一電極，含第一金屬材料，第二電極，含第二金屬材料，以及一絕緣膜，設置在該第一電極與該第二電極之間，該絕緣膜含第三金屬材料與氧，該第一金屬材料具有高於該第二金屬材料的標準化氧化物形成能，以及該控制組件在增加與減少該絕緣膜的電阻值之作業期間施加正電壓至該第二電極，並在讀取該絕緣膜的電阻值之作業期間施加正電壓至該第一電極，其中當該第一金屬材料、第二金屬材料、與第三金屬材料之標準化氧化物形成能係分別定義成△Hf1、△Hf2、與△Hf3時會滿足下列關係式：△Hf1 △Hf3/7+220(kJ/mol)且△Hf2 △Hf3/7+100(kJ/mol)。
  2. 如申請專利範圍第1項之半導體裝置，其中該可變電阻裝置為單極類型。
  3. 如申請專利範圍第1項之半導體裝置，其中該絕緣膜是由下列材料形成：Ta2O5、Ta2O5與TiO2的層合薄膜、ZrO2、ZrO2與Ta2O5的層合薄膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3或V2O5。
  4. 如申請專利範圍第3項之半導體裝置，其中該絕緣膜是由Ta2O5形成，且當該第一金屬材料與該第二金屬材料之標準化氧化物形成能係分別定義成△Hf1與△Hf2時會滿足下列關係式：△Hf1>280(kJ/mol)與△Hf2<160(kJ/mol)。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一電極是 由W、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、ZrN或其合金形成。
  6. 如申請專利範圍第1項之半導體裝置，其中該第二電極是由Ru、RuO2、Pt、Ir、Rh、Pd、Cu或其合金形成。
  7. 如申請專利範圍第1項之半導體裝置，其中在讀取該絕緣膜的電阻值之作業期間施加至該第一電極的該正電壓為0.8V或更高。
  8. 如申請專利範圍第1項之半導體裝置，更包含一第一界面層，設置在該第一電極與該絕緣膜之間，其中該第一界面層的化學計量組成係由MxOy表示(M：金屬元素)，且該第一界面層之氧對金屬元素M的組成比小於y/x。
  9. 如申請專利範圍第8項之半導體裝置，其中該第一界面層具有Ta2O5作為化學計量組成。
  10. 如申請專利範圍第1項之半導體裝置，更包含設置在該第一電極與該絕緣膜之間且由一金屬氧化物形成之一第二界面層，其中該金屬氧化物之導帶最小值的電子能態密度等於或小於價帶最大值的電子能態密度。
  11. 如申請專利範圍第10項之半導體裝置，其中該第二界面層是由MgO、CaO、Al2O3、Ga2O3、或SiO2所形成的薄層或為包含MgO、CaO、Al2O3、Ga2O3、與SiO2其中至少一者的薄層。
  12. 如申請專利範圍第1項之半導體裝置，更包含設置在該第一電極與該絕緣膜之間且由一金屬材料之氧化物形成之一第三界面層，其中該金屬材料的原子價低於構成該絕緣膜之該第三金屬材料的原子價。
  13. 如申請專利範圍第12項之半導體裝置，其中該第三金屬材料為Al、Y或La，且該第三界面層是由MgO或CaO所形成的薄層或為包含MgO與CaO其中至少一者的薄層。
  14. 如申請專利範圍第12項之半導體裝置，其中該第三金屬材料為Ti、Zr或Hf，且該第三界面層是由MgO、CaO、Al2O3、Y2O3或La2O3所形成的薄層或為包含MgO、CaO、Al2O3、Y2O3與La2O3 其中至少一者的薄層。
  15. 如申請專利範圍第12項之半導體裝置，其中該第三金屬材料為V或Ta，且該第三界面層是由MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2或HfO2所形成的薄層或為包含MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2與HfO2其中至少一者的薄層。
  16. 如申請專利範圍第1項之半導體裝置，更包含設置在該第一電極與該絕緣膜之間的一第四界面層，其具有作為施體的雜質。
  17. 如申請專利範圍第1項之半導體裝置，其中該記憶單元具有一選擇電晶體，且在讀取該絕緣膜的電阻值之作業期間，該控制組件施加正電壓至該第一電極那一側，然後停止施加正電壓至該第一電極那一側，並施加正電壓至該選擇電晶體。
  18. 如申請專利範圍第17項之半導體裝置，其中該第一電極連接該選擇電晶體。
  19. 如申請專利範圍第1項之半導體裝置，更包含設置在該記憶單元上的互連線，其中該記憶單元具有一選擇電晶體，且該第一電極與該第二電極其中一者連接該互連線，且另一者連接該選擇電晶體的一源極/汲極區。
  20. 如申請專利範圍第19項之半導體裝置，其中該第一電極與該第二電極之該另一者是由一第一接觸部構成，且該第一接觸部連接該絕緣膜與該源極/汲極區。
  21. 如申請專利範圍第19項之半導體裝置，更包含形成於該源極/汲極區之表面中的一矽化物層，其中該第一電極與該第二電極之該另一者是由該矽化物層形成。
  22. 如申請專利範圍第19項之半導體裝置，更包含配置成一陣列的複數記憶單元。
  23. 如申請專利範圍第22項之半導體裝置，其中二個相鄰的記憶單元係配置成使未連接該可變電阻裝置的該等源極/汲極區其中一者係形成為一整體，且形成為一整體的該源極/汲極區透過一個 位元接觸部連接一位元線。
  24. 如申請專利範圍第22項之半導體裝置，更包含位於二選擇電晶體之間的一裝置隔絕電極，其中一選擇電晶體係包含於一個記憶單元中，且另一選擇電晶體係包含於鄰近前述該記憶單元之另一個記憶單元中。
  25. 如申請專利範圍第22項之半導體裝置，其中連接相同位元線之二個相鄰的記憶單元係配置成使該第一電極與該第二電極其中一者係形成為一整體，而另一者為彼此分開，且形成為一整體的該第一電極與該第二電極之該其中一者透過一個平板接觸部連接一平板線。
  26. 如申請專利範圍第22項之半導體裝置，其中連接不同位元線之二個相鄰的記憶單元係配置成使該第一電極與該第二電極其中一者係形成為一整體，而另一者為彼此分開，且形成為一整體的該第一電極與該第二電極之該其中一者透過一個平板接觸部連接一平板線。
  27. 如申請專利範圍第22項之半導體裝置，其中連接不同位元線且配置在一方向上之該複數記憶單元係配置成使該第一電極與該第二電極其中一者係形成為一整體，而另一者為彼此分開。
  28. 如申請專利範圍第19項之半導體裝置，其中該第一電極與該第二電極其中一者是由一第二接觸部構成，而該第二接觸部連接該互連線與該絕緣膜。
  29. 如申請專利範圍第19項之半導體裝置，其中該第一電極與該第二電極其中一者是由該互連線構成。
  30. 一種控制半導體裝置的方法，該半導體裝置包含一第一電極、一第二電極、與一絕緣膜，其中該第一電極含第一金屬材料，該第二電極含第二金屬材料，且該絕緣膜設置在該第一電極與該第二電極之間並含第三金屬材料與氧，該第一金屬材料具有高於該第二金屬材料的標準化氧化物形成能，該方法包含：在增加與減少該絕緣膜的電阻值之作業期間施加正電壓至該第二電極，並在讀取該絕緣膜的電阻值之作業期間施加正電壓至 該第一電極，其中當該第一金屬材料、第二金屬材料、與第三金屬材料之標準化氧化物形成能係分別定義成△Hf1、△Hf2、與△Hf3時會滿足下列關係式：△Hf1 △Hf3/7+220(kJ/mol)且△Hf2 △Hf3/7+100(kJ/mol)。
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