CN106558509B - 一种FinFET器件接触电阻的测量结构及测量方法、电子装置 - Google Patents

一种FinFET器件接触电阻的测量结构及测量方法、电子装置 Download PDF

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Abstract

本发明涉及一种FinFET器件接触电阻的测量结构及测量方法、电子装置。所述测量结构包括：半导体衬底；若干鳍片，位于所述半导体衬底的上方；栅极结构，位于所述鳍片上方并且环绕所述鳍片；抬升源漏，位于所述栅极结构的两侧；接触孔，位于所述抬升源漏的上方。本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，在所述测量结构中选用栅控接触孔链来监测所述FinFET器件接触电阻，所述测量结构中所述源漏以及接触孔的轮廓均与FinFET器件中的轮廓一致，因此所述测量结构得到的FinFET器件接触电阻更加准确，而且所述测量结构和方法简单易行。

Description

一种FinFET器件接触电阻的测量结构及测量方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种FinFET器件接触电阻的测量结构及测量方法、电子装置。
背景技术
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET器件中接触电阻成为一个重要的参数，在常规器件中通常选用接触孔链测试结构来测试接触电阻，但是对于所述FinFET器件，由于所述接触孔连接于外延形成的源漏上并选用自对准接触孔工艺，从而使得所述源漏和接触孔的轮廓对于常规接触孔链测试结构的真实器件环境具有非常大区别，当选用常规接触孔链测试结构测试FinFET器件中接触电阻时会造成极大的误差，但目前并没有专门针对所述FinFET器件的接触电阻进行检测的测试结构。
因此需要对目前所述测试结构进行改进，以便解决FinFET器件中接触电阻无法测量的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，包括：
半导体衬底；
若干鳍片，位于所述半导体衬底的上方；
栅极结构，位于所述鳍片上方并且环绕所述鳍片；
抬升源漏，位于所述栅极结构的两侧；
接触孔，位于所述抬升源漏的上方。
可选地，所述测量结构还进一步包括互连金属层，位于所述接触孔的上方，所述互连金属层包括若干第一互连金属层和若干第二互连金属层；
其中，所述第一互连金属层分别位于所述测量结构最外侧的所述接触孔的上方，用于电连接最外侧的所述接触孔；
所述第二互连金属层位于不同所述栅极结构一侧的相邻的所述接触孔的上方，用于电连接不同所述栅极结构中的相邻的两个所述接触孔。
可选地，所述若干鳍片包括若干列，在每一列中所述鳍片沿直线间隔设置。
可选地，所述测量结构还进一步包括阱区，所述鳍片位于所述阱区上方。
可选地，所述阱区为N阱；
所述栅极结构为NMOS栅极结构；
所述抬升源漏为NMOS源漏。
可选地，所述阱区为P阱；
所述栅极结构为PMOS栅极结构；
所述抬升源漏为PMOS源漏。
可选地，所述测量结构进一步包含电阻测量单元，用于分别测量所述FinFET器件的总电阻和所述鳍片的电阻。
本发明还提供了一种基于上述测量结构的测量方法，包括：
步骤S1：在所述栅极结构上施加电压，以导通所述FinFET器件；
步骤S2：测量所述FinFET器件的总电阻Rt；
步骤S3：测量所述FinFET器件中所述鳍片的电阻Rfin；
步骤S4：计算所述FinFET器件的接触电阻Rc。
可选地，在所述步骤S4中，所述Rc＝Rt-Rfin。
本发明还提供了一种电子装置，包括上述的FinFET器件接触电阻的测量结构。
本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，在所述测量结构中选用栅控接触孔链来监测所述FinFET器件接触电阻，所述测量结构中所述源漏以及接触孔的轮廓均与FinFET器件中的轮廓一致，因此所述测量结构得到的FinFET器件接触电阻更加准确，而且所述测量结构和方法简单易行。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1b为本发明的实施方式中所述FinFET器件接触电阻的测量结构的示意图；
图2a-2b为本发明的实施方式中另一FinFET器件接触电阻的测量结构的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，所述测量结构如图1a-1b所示，其中图1a为本发明的实施方式中所述FinFET器件接触电阻的测量结构的立体结构示意图；图1b为本发明的实施方式中所述FinFET器件接触电阻的测量结构的剖面图。
如图1a-1b所示，所述测量结构包括：
半导体衬底101；
若干鳍片103，位于所述半导体衬底101的上方；
栅极结构107，位于所述鳍片上方并且环绕所述鳍片；
抬升源漏104，位于所述栅极结构的两侧；
接触孔105，位于所述抬升源漏的上方；
互连金属层106，位于所述接触孔的上方。
其中，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，在本发明的具体实施方式中，所述测量结构基于NMOS结构，所述半导体衬底为P型半导体衬底，并在所述P型半导体衬底中形成N阱，例如在所述半导体衬底中轻掺杂N型杂质，例如P、As，以在P型衬底上扩散N型区，形成所述N阱区。
其中，所述鳍片103位于所述N阱中，具体的形成方法包括：在N阱上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底101以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻P阱以在其上形成鳍片结构。
所述若干鳍片103包括若干列，在每一列中所述鳍片沿直线间隔设置，如图1a所示。
可选地，在所述N阱上还形成有隔离材料层102，所述隔离材料层填充所述鳍片周围的间隙并且部分覆盖所述鳍片103的底部，以形成目标高度的鳍片。
具体地，所述沉积隔离材料层102的形成方法可以包括：沉积隔离材料层102，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层102的材料可以选择氧化物，例如HARP。然后回蚀刻所述隔离材料层102，至所述鳍片的目标高度。具体地，回蚀刻所述隔离材料层102，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
其中，所述栅极结构107为环绕栅极，环绕所述鳍片设置，如图1a所示，在纵向上所述栅极结构107环绕并完全覆盖所述鳍片，在横向上，所述栅极结构的两侧仍露出鳍片的两端。
其中，所述栅极结构107为虚拟栅极结构，其仅在测量过程中通过施加电压导通所述FinFET。
其中，所述栅极结构可以选用本领域常用的半导体材料，例如可以选用硅、多晶硅等，并不局限于某一种，在此不再一一列举。
在所述栅极结构的两侧还形成有抬升源漏104，其中，在所述NMOS结构中所述抬升源漏104可以选用拉应力材料层，例如可以选用SiC等材料，以改进电子性能，但是并不局限于所述材料。
可选地，在所述NMOS栅极两侧的所述隔离材料层中形成第一凹槽，可选地，所述第一凹槽为“∑”形凹槽，在该步骤中可以选用干法蚀刻所述NMOS源漏区，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
接着，在所述第一凹槽中外延生长第一应力层，以形成NMOS源漏。
所述第一应力层可以选用SiC层，可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种形成所述第二应力层。
其中，在本发明的所述测量结构中所述抬升源漏的形状和FinFET器件中的源漏完全相同，避免了常规接触孔链测试结构中与所述FinFET器件中的源漏相差较大的问题，从而提高了接触电阻测量的精确度。
接触孔105可以选用常用的导电材料，以和所述抬升源漏形成电连接，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。
所述接触孔105的形成方法可以包括：蚀刻覆盖所述鳍片和抬升源漏的第二层间介质层，形成接触孔开口，具体地，在本发明中蚀刻所述第二层间介质层，露出所述NMOS栅极结构两侧的源漏，然后采用导电材料填充所述接触孔开口，形成接触孔，与NMOS栅极结构两侧的源漏以及多晶硅栅极形成电连接，具体地，所述导电材料可以选择铜、铝等常用导电材料，填充完所述接触孔后接着执行一化学机械平坦化步骤。
其中互连金属层106可以为水平设置，垂直于所述接触孔，并和所述接触孔形成电连接。
其中，所述互连金属层106选用常用的导电材料，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。
可选地，所述互连金属层106包括若干第一互连金属层和若干第二互连金属层；
其中，所述第一互连金属层分别位于所述测量结构最外侧的所述接触孔的上方，用于电连接最外侧的所述接触孔；
所述第二互连金属层位于不同所述栅极结构一侧的相邻的所述接触孔的上方，用于电连接不同的所述栅极结构中的相邻的两个所述接触孔。
具体地，如图1a-1b所示，在该实施例中示出了具有两个鳍片和两个栅极结构的示例，在该示例中，包括四个接触孔，其中包括位于两个最外侧的接触孔1051，其中，每个最外侧的接触孔1051上均形成有一个第一互连金属层，以形成电连接。
进一步，在所述栅极结构内侧中还具有两个相邻的内侧接触孔1052，所述内侧接触孔1052分别与不同栅极结构的源漏相连接，其中所述第二互连金属层用于连接与不同栅极结构的源漏相连接的所述两个内侧接触孔1052，以使相邻的NMOS器件形成电连接，从而使整个器件连通。
所述测量结构进一步包含电阻测量单元，用于分别测量所述FinFET器件的总电阻和所述鳍片的电阻。
本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，在所述测量结构中选用栅控接触孔链来监测所述FinFET器件接触电阻，所述测量结构中所述源漏以及接触孔的轮廓均与FinFET器件中的轮廓一致，因此所述测量结构得到的FinFET器件接触电阻更加准确，而且所述测量结构和方法简单易行。
实施例二
本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，所述测量结构如图2a-2b所示，其中图2a为本发明的实施方式中所述FinFET器件接触电阻的测量结构的立体结构示意图；图2b为本发明的实施方式中所述FinFET器件接触电阻的测量结构的剖面图。
如图2a-2b所示，所述测量结构包括：
半导体衬底201；
若干鳍片203，位于所述半导体衬底201的上方；
栅极结构207，位于所述鳍片上方并且环绕所述鳍片；
抬升源漏204，位于所述栅极结构的两侧；
接触孔205，位于所述抬升源漏的上方；
互连金属层206，位于所述接触孔的上方。
其中，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，在本发明的具体实施方式中，所述测量结构基于PMOS结构，所述半导体衬底为N型半导体衬底，并在所述N型半导体衬底中形成P阱，例如在所述半导体衬底中轻掺杂P型杂质，例如B、Ga，以在N型衬底上扩散P型区，形成所述P阱区。其中，所述离子注入方法、能量、剂量可以选用本领域常用的方法，在此不再赘述。
其中，所述鳍片203位于所述P阱中，具体的形成方法包括：在N阱上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底201以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻P阱以在其上形成鳍片结构。
所述若干鳍片203包括若干列，在每一列中所述鳍片沿直线间隔设置，如图2a所示。
可选地，在所述N阱上还形成有隔离材料层202，所述隔离材料层填充所述鳍片周围的间隙并且部分覆盖所述鳍片203的底部，以形成目标高度的鳍片。
具体地，所述沉积隔离材料层202的形成方法可以包括：沉积隔离材料层202，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层202的材料可以选择氧化物，例如HARP。然后回蚀刻所述隔离材料层202，至所述鳍片的目标高度。具体地，回蚀刻所述隔离材料层202，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
其中，所述栅极结构207为环绕栅极，环绕所述鳍片设置，如图2a所示，在纵向上所述栅极结构204环绕并完全覆盖所述鳍片，在横向上，所述栅极结构的两侧仍露出鳍片的两端。
其中，所述栅极结构207为虚拟栅极结构，其仅在测量过程中通过施加电压导通所述FinFET。
其中，所述栅极结构可以选用本领域常用的半导体材料，例如可以选用硅、多晶硅等，并不局限于某一种，在此不再一一列举。
在所述栅极结构的两侧还形成有抬升源漏204，其中，在所述PMOS结构中所述抬升源漏204可以选用压应力材料层，例如可以选用SiGe等材料，但是并不局限于所述材料。
可选地，在所述PMOS栅极两侧的所述隔离材料层中形成第二凹槽，可选地，所述第二凹槽为“∑”形凹槽，在该步骤中可以选用干法蚀刻所述NMOS源漏区，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
接着，在所述第二凹槽中外延生长第二应力层，以形成PMOS源漏。
所述第二应力层可以选用SiGe层，可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种形成所述第二应力层。
其中，在本发明的所述测量结构中所述抬升源漏的形状和FinFET器件中的源漏完全相同，避免了常规接触孔链测试结构中与所述FinFET器件中的源漏相差较大的问题，从而提高了接触电阻测量的精确度。
接触孔205可以选用常用的导电材料，以和所述抬升源漏形成电连接，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。
所述接触孔205的形成方法可以包括：蚀刻覆盖所述鳍片和抬升源漏的第二层间介质层，形成接触孔开口，具体地，在本发明中蚀刻所述第二层间介质层，露出所述NMOS栅极结构两侧的源漏，然后采用导电材料填充所述接触孔开口，形成接触孔，与PMOS栅极结构两侧的源漏以及多晶硅栅极形成电连接，具体地，所述导电材料可以选择铜、铝等常用导电材料，填充完所述接触孔后接着执行一化学机械平坦化步骤。
其中互连金属层206可以为水平设置，垂直于所述接触孔，并和所述接触孔形成电连接。
其中，所述互连金属层206选用常用的导电材料，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。
可选地，所述互连金属层206包括若干第一互连金属层和若干第二互连金属层；
其中，所述第一互连金属层分别位于所述测量结构最外侧的所述接触孔的上方，用于电连接最外侧的所述接触孔；
所述第二互连金属层位于不同所述栅极结构一侧的相邻的所述接触孔的上方，用于电连接不同的所述栅极结构中的相邻的两个所述接触孔。
具体地，如图2a-2b所示，在该实施例中示出了具有两个鳍片和两个栅极结构的示例，在该示例中，包括四个接触孔，其中包括位于两个最外侧的接触孔2051，其中，每个最外侧的接触孔2051上均形成有一个第一互连金属层，以形成电连接。
进一步，在所述栅极结构内侧中还具有两个相邻的内侧接触孔2052，所述内侧接触孔2052分别与不同栅极结构的源漏相连接，其中所述第二互连金属层用于连接与不同栅极结构的源漏相连接的所述两个内侧接触孔2052，以使相邻的NMOS器件形成电连接，从而使整个器件连通。
所述测量结构进一步包含电阻测量单元，用于分别测量所述FinFET器件的总电阻和所述鳍片的电阻。
本发明为了解决现有技术中存在的问题，提供了一种FinFET器件接触电阻的测量结构，在所述测量结构中选用栅控接触孔链来监测所述FinFET器件接触电阻，所述测量结构中所述源漏以及接触孔的轮廓均与FinFET器件中的轮廓一致，因此所述测量结构得到的FinFET器件接触电阻更加准确，而且所述测量结构和方法简单易行。
实施例三
本发明还提供了一种FinFET器件接触电阻的测量方法，所述测量方法选用实施例一或实施例二所述的测量结构，所述测量方法包括：
步骤S1：在所述栅极结构上施加电压，以导通所述FinFET器件；
步骤S2：测量所述FinFET器件的总电阻Rt；
步骤S3：测量所述FinFET器件中鳍片的电阻Rfin；
步骤S4：计算所述FinFET器件的接触电阻Rc。
其中，在所述步骤S4中，所述Rc＝Rt-Rfin。
在所述方法中选用栅控接触孔链来监测所述FinFET器件接触电阻，所述测量结构中所述源漏以及接触孔的轮廓均与FinFET器件中的轮廓一致，因此所述测量结构得到的FinFET器件接触电阻更加准确，而且所述测量结构和方法简单易行。
实施例四
本发明还提供了一种电子装置，包括实施例一或二所述的测试结构。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述测试结构的中间产品。本发明实施例的电子装置，由于使用了上述的测试结构，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种FinFET器件接触电阻的测量结构，包括：
半导体衬底；
若干鳍片，位于所述半导体衬底的上方；
栅极结构，位于所述鳍片上方并且环绕所述鳍片；
抬升源漏，位于所述栅极结构的两侧；
接触孔，位于所述抬升源漏的上方，
所述测量结构还进一步包括互连金属层，位于所述接触孔的上方，所述互连金属层包括若干第一互连金属层和若干第二互连金属层；
其中，所述第一互连金属层分别位于所述测量结构最外侧的所述接触孔的上方，用于电连接最外侧的所述接触孔；
所述第二互连金属层位于不同所述栅极结构一侧的相邻的所述接触孔的上方，用于电连接不同所述栅极结构中的相邻的两个所述接触孔。
2.根据权利要求1所述的测量结构，其特征在于，所述若干鳍片包括若干列，在每一列中所述鳍片沿直线间隔设置。
3.根据权利要求1所述的测量结构，其特征在于，所述测量结构还进一步包括阱区，所述鳍片位于所述阱区上方。
4.根据权利要求3所述的测量结构，其特征在于，所述阱区为N阱；
所述栅极结构为NMOS栅极结构；
所述抬升源漏为NMOS源漏。
5.根据权利要求3所述的测量结构，其特征在于，所述阱区为P阱；
所述栅极结构为PMOS栅极结构；
所述抬升源漏为PMOS源漏。
6.根据权利要求1所述的测量结构，其特征在于，所述测量结构进一步包含电阻测量单元，用于分别测量所述FinFET器件的总电阻和所述鳍片的电阻。
7.一种基于权利要求1至6之一所述测量结构的测量方法，包括：
步骤S1：在所述栅极结构上施加电压，以导通所述FinFET器件；
步骤S2：测量所述FinFET器件的总电阻Rt；
步骤S3：测量所述FinFET器件中所述鳍片的电阻Rfin；
步骤S4：计算所述FinFET器件的接触电阻Rc。
8.根据权利要求7所述的方法，其特征在于，在所述步骤S4中，所述Rc＝Rt-Rfin。
9.一种电子装置，包括权利要求1至6之一所述的FinFET器件接触电阻的测量结构。
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