CN112230067B - 电阻测试结构及方法 - Google Patents

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Abstract

本发明提供一种电阻测试结构及方法,有利于接触孔电阻的测试。电阻测试结构包括:第一晶体管和第二晶体管,共用同一源区和阱区,第一晶体管包括第一栅门、第一漏区以及源区,第二晶体管包括第二栅门、第二漏区以及源区;后端导线,位于源区之上;接触孔,位于源区与后端导线之间,用于实现后端导线与源区的互连;第一通孔,连接第一栅门与第二栅门;第二通孔和第三通孔,均设置在后端导线上,且位于接触孔的两侧;第四通孔和第五通孔,分别设置于第一漏区和第二漏区上;第六通孔,设置于阱区上;以及六组测试节点,包括分别连接第一至第六通孔的第一至第六测试节点,六组测试节点用于测试所述接触孔的电阻值。

Description

电阻测试结构及方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种电阻测试结构及方法。
背景技术
随着集成电路技术的发展,集成电路内包含的晶体管等半导体器件的数量越来越多,层数也组件的增加。在集成电路工艺中,通常采用接触孔实现上下层之间的互连。如果接触孔异常,则可能导致整个集成电路的功能无法达到预期。通过测量接触孔的电阻,可以较好地判断接触孔制作的精准性,从而确定接触孔是否异常。
然而,目前尚且缺乏能够较为准确地测试出接触孔电阻的技术。
发明内容
本发明提供一种电阻测试结构及方法,有利于接触孔电阻的测试。
本发明的第一方面提供了一种电阻测试结构,包括:
第一晶体管和第二晶体管,所述第一晶体管和第二晶体管共用同一源区和阱区,所述第一晶体管包括第一栅门、第一漏区以及所述源区,所述第二晶体管包括第二栅门、第二漏区以及所述源区;
后端导线,位于所述源区之上;
接触孔,位于所述源区与所述后端导线之间,用于实现所述后端导线与源区的互连;
第一通孔,连接所述第一栅门与第二栅门;
第二通孔和第三通孔,均设置在所述后端导线上,且位于所述接触孔的两侧;
第四通孔和第五通孔,分别设置于所述第一漏区和第二漏区上;
第六通孔,设置于所述阱区上;以及,
六组测试节点,包括分别连接所述第一至第六通孔的第一至第六测试节点,所述六组测试节点用于测试所述接触孔的电阻值。
根据本发明的一个实施例,每一测试节点至少包括:引出线和导体块;
所述引出线的第一端连接相应的通孔,所述引出线的第二端连接所述导体块;
所述导体块用于接收外部的测试电压或测试电流。
根据本发明的一个实施例,
所述第一栅门与第二栅门的尺寸相同;
所述第一通孔的第一端连接所述第一栅门,所述第一通孔的第二端连接所述第二栅门;
所述第一端、所述第二端分别位于偏离所述第一栅门在长度方向上的中心点的位置;
所述第一端到所述第一栅门的一个端部的距离、与所述第二端到所述第二栅门的一个端部的距离相同。
根据本发明的一个实施例,
所述第一栅门与所述第二栅门平行排列,所述第一栅门与所述第二栅门位于所述第一漏区与所述第二漏区之间;
所述源区垂直于所述第一栅门和第二栅门,并且两端分别延伸至所述第一漏区和第二漏区;
所述接触孔位于所述源区在长度方向上的中心点的位置。
根据本发明的一个实施例,
所述后端导线位于所述第一栅门和第二栅门之间,所述后端导线由尺寸相同的第一导线部和第二导线部构成,所述第一导线部位于所述接触孔的一侧,所述第二导线部位于所述接触孔的另一侧;
所述第二通孔位于所述第一导线部,所述第三通孔位于所述第二导线部,且所述第二通孔到所述接触孔的距离、与所述第三通孔到所述接触孔的距离相同。
根据本发明的一个实施例,
所述第一漏区与所述第二漏区的尺寸相同;
所述第四通孔位于所述第一漏区在长度方向上的中心点的位置;
所述第五通孔位于所述第二漏区在长度方向上的中心点的位置。
本发明第二方面提供一种电阻测试方法,用于如前述实施例所述的电阻测试结构的测试,该方法包括:
将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点,以使所述第一栅门和第二栅门开启,所述第一电压Vg为满足所述第一栅门和第二栅门的开启条件的电压;
将第二电压Va输入至第二测试节点,将第三电压输入至第五测试节点,并测试所述接触孔当前的电流Ia,所述第二电压Va大于所述第三电压;
将第一电流输入至第三测试节点,并测试所述第三测试节点当前的电压Vb,所述第一电流小于设定值;
将第二电流输入至第四测试节点,并测试所述第四测试节点当前的电压Vc,所述第二电流小于设定值;
基于所述电压Vb、电压Vc以及电流Ia,确定所述接触孔被测得的第一电阻值Rc1。
根据本发明的一个实施例,将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点之后,该方法进一步包括:
将第四电压Vd输入至第四测试节点,将第五电压输入至第三测试节点,并测试所述接触孔当前的电流Ib,所述第四电压Vd大于所述第五电压;
将第三电流输入至第五测试节点,并测试所述第五测试节点当前的电压Ve,所述第三电流小于设定值;
将第四电流输入至第二测试节点,并测试所述第二测试节点当前的电压Vf,所述第四电流小于设定值;
基于所述电压Ve、电压Vf以及电流Ib,确定所述接触孔被测得的第二电阻值Rc2;
基于所述第一电阻值Rc1和第二电阻值Rc2确定所述电阻测试结构是否异常。
根据本发明的一个实施例,
基于所述电压Vb、电压Vc以及电流Ia,确定所述接触孔被测得的第一电阻值Rc1进一步为:计算所述电压Vb与电压Vc的第一差值,并将第一差值与所述电流Ia之比确定为所述第一电阻值Rc1;
基于所述电压Ve、电压Vf以及电流Ib,确定所述接触孔被测得的第二电阻值Rc2进一步为:计算所述电压Ve与电压Vf的第二差值,并将第二差值与所述电流Ia之比确定为所述第二电阻值Rc2;
基于所述第一电阻值Rc1和第二电阻值Rc2确定所述电阻测试结构是否异常进一步为:在所述第一电阻值Rc1和第二电阻值Rc2之差大于设定误差阈值时,确定所述电阻测试结构异常,否则,确定所述所述电阻测试结构正常。
根据本发明的一个实施例,该方法进一步包括:
计算所述第二电压Va与所述电压Vb的第三差值,并计算所述第三差值与所述电流Ia的第一比值;
计算所述电压Vf与所述电流Ib的第二比值;
将所述第一比值与第二比值之和确定为所述后端导线被测得的电阻值Rbeol。
根据本发明的一个实施例,
所述源区包含鳍外延;
该方法进一步包括:
基于所述第一电阻值Rc1、第二电阻值Rc2以及电阻值Rbeol,确定所述鳍外延被测得的电阻。
本发明具有以下有益效果:
本发明实施例中,电阻测试结构包含两个共用同一源区的晶体管,通过在两个晶体管的源区、漏区以及栅门开设通孔,以及在阱区、后端导线上开设通孔,并在相应通孔上连接测试节点,使得电阻测试结构构成了六端开尔文结构,基于此结构可以较为准确地测试出接触孔的电阻值。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本发明一实施例的电阻测试结构的结构示意图;
图2是图1的电阻测试结构在a-a方向的剖面图;
图3是图1的电阻测试结构在b-b方向的剖面图;
图4是本发明一实施例的电阻测试方法的流程示意图;
图5是本发明另一实施例的电阻测试方法的流程示意图。
附图标记说明:
阱区100、第一栅门101、第二栅门102、第一漏区103、第二漏区104、源区105、后端导线106、接触孔107、第一引出线111、第一导体块112、第一通孔113、第二引出线121、第二导体块122、第二通孔123、第三引出线131、第三导体块132、第三通孔133、第四引出线141、第四导体块142、第四通孔143、第五引出线151、第五导体块152、第五通孔153、第六引出线161、第六导体块162、第六通孔163。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元,而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合,对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1示出了本发明实施例的一种电阻测试结构,为了更好地理解该电阻测试结构,在图1中,一部分被覆盖的对象通过虚线表示,如接触孔107被后端导线106覆盖,因而用虚线表示。图2是图1示出的电阻测试结构在a-a方向的剖面示意图,图3是图1示出的电阻测试结构在b-b方向的剖面图。当然,图中各部分的尺寸与距离等方面可以与实际有出入,为了使得图更清洁,在一些剖面图中省略了一些部分,可以理解,图1-3只是示意图,具体并不应以此作为限制。
本发明实施例的电阻测试结构可以应用在SRAM(静态随机存取存储器)中,电阻测试结构可以连接在不同线路上,比如可以连接在电源线、电源线、接地线和位线上,可以测试连接在相应线路上时接触孔107的电阻值。
参看图1-3,电阻测试结构可以包括:阱区100、第一栅门101、第二栅门102、第一漏区103、第二漏区104、源区105、后端导线106、接触孔107、六个通孔以及六组测试节点。
第一栅门101、源区105和第一漏区103是第一晶体管的组成部分,分别作为第一晶体管的栅极、源极、漏极,第一栅门101可以与源区105、第一漏区103相隔,源区105与第一漏区103可以相接触,通过在第一栅门101上施加所需的电压可以控制源区105与第一漏区103之间的导通与关断。第二栅门102、源区105和第二漏区104是第二晶体管的组成部分,分别作为第二晶体管的栅极、源极、漏极,第二栅门102可以与源区105、第二漏区104相隔,源区105与第二漏区104可以相接触,通过在第二栅门102上施加所需的电压可以控制源区105与第二漏区104之间的导通与关断。换言之,电阻测试结构包括两个晶体管,而且,两个晶体管共用同一源区105。
阱区100可以在衬底上形成,如果在N型衬底上扩散P型区则为P阱区100,如果在P型衬底上扩散N型区则为N阱区100,具体不做限定,可以根据第一晶体管和第二晶体管的类型而定。第一晶体管和第二晶体管的类型比如可以为NMOS晶体管、或PMOS晶体管等,第一晶体管和第二晶体管的类型优选是相同的。
第一晶体管和第二晶体管可以是在阱区100上形成的。即,可以在阱上形成源区105、第一漏区103、第二漏区104、第一栅门101和第二栅门102,其中,源区105和第一漏区103、第二漏区104可以相接触,第一栅门101和第二栅门102与源区105、第一漏区103、第二漏区104可以相隔,比如可以通过非导体材料相隔。
后端导线106位于源区105之上,可以作为源区105的引出部分,用于连接外部对象与源区105,当然也可以有其他的用处,比如可以用来设置所需的通孔等。后端导线106可以采用导体材料形成,当然具体不做限定,可以根据需要而定。
接触孔107位于源区105与后端导线106之间,用于实现后端导线106与源区105的互连。接触孔107可以采用已有的接触孔107形成工艺形成,在此不再赘述。接触孔107内可以填充有导体材料,接触孔107内的填充材料比如可以为钨等,具体不做限定。
六个通孔分别包括第一通孔113、第二通孔123、第三通孔133、第四通孔143、第五通孔153及第六通孔163。各个通孔可以采用已有的通孔形成工艺形成,当然,不同通孔的形成工艺可以有所调整,具体可视在哪种材料上开设通孔而定,在此不再赘述。通孔内可以填充有导体材料,通孔内的填充材料可以为铜。
其中,第一通孔113连接第一栅门101与第二栅门102。第二通孔123和第三通孔133均设置在后端导线106上,且位于接触孔107的两侧。第四通孔143和第五通孔153分别设置于第一漏区103和第二漏区104上。第六通孔163设置于阱区100上。
由于通孔的尺寸一般较小,而且一些通孔可能还处于较为隐蔽的位置,因而,本发明实施例中,还设置了六组测试节点,以便于连接外部的测试探针。
六组测试节点,包括分别连接第一通孔113、第二通孔123、第三通孔133、第四通孔143、第五通孔153及第六通孔163的第一测试节点、第二测试节点、第三测试节点、第四测试节点、第五测试节点以及第六测试节点。
可选的,第一测试节点至少包括:第一引出线111和第一导体块112,第一引出线111的第一端连接第一通孔113,第一引出线111的第二端连接第一导体块112,第一导体块112用于接收外部的测试电压或测试电流,比如第一导体块112可以连接外部的测试探针以接收测试电压或测试电流。
第二测试节点至少包括:第二引出线121和第二导体块122,第二引出线121的第一端连接第二通孔123,第二引出线121的第二端连接第二导体块122,第二导体块122用于接收外部的测试电压或测试电流,比如第二导体块122可以连接外部的测试探针以接收测试电压或测试电流。
第三测试节点至少包括:第三引出线131和第三导体块132,第三引出线131的第一端连接第三通孔133,第三引出线131的第二端连接第三导体块132,第三导体块132用于接收外部的测试电压或测试电流,比如第三导体块132可以连接外部的测试探针以接收测试电压或测试电流。
第四测试节点至少包括:第四引出线141和第四导体块142,第四引出线141的第一端连接第四通孔143,第四引出线141的第二端连接第四导体块142,第四导体块142用于接收外部的测试电压或测试电流,比如第四导体块142可以连接外部的测试探针以接收测试电压或测试电流。
第五测试节点至少包括:第五引出线151和第五导体块152,第五引出线151的第一端连接第五通孔153,第五引出线151的第二端连接第五导体块152,第五导体块152用于接收外部的测试电压或测试电流,比如第五导体块152可以连接外部的测试探针以接收测试电压或测试电流。
第六测试节点至少包括:第六引出线161和第六导体块162,第六引出线161的第一端连接第六通孔163,第六引出线161的第二端连接第六导体块162,第六导体块162用于接收外部的测试电压或测试电流,比如第六导体块162可以连接外部的测试探针以接收测试电压或测试电流。
六组测试节点用于测试接触孔107的电阻值,通过在各测试节点上连接相应的测试探针,并施加相应的测试电流或测试电压,可以测试出接触孔107的电阻值。
各个测试节点可以位于阱区100之外,比如可以位于阱区100所在的衬底上,具体位置不限。
本发明实施例中,电阻测试结构包含两个共用同一源区105的晶体管,通过在两个晶体管的源区105、漏区以及栅门开设通孔,以及在阱区100、后端导线106上开设通孔,并在相应通孔上连接测试节点,使得电阻测试结构构成了六端开尔文结构,基于此结构可以较为准确地测试出接触孔107的电阻值。
可选的,参看图1和图2,第一栅门101与第二栅门102的尺寸相同。第一通孔113的第一端连接第一栅门101,第一通孔113的第二端连接第二栅门102。第一通孔113的第一端、第二端分别位于偏离第一栅门101在长度方向上的中心点的位置。第一通孔113的第一端到第一栅门101的一个端部的距离、与第二端到第二栅门102的一个端部的距离相同,当然具体距离不做限定,可以根据需要选择。
参看图1,第一通孔113是具有一定长度的,这里的第一端和第二端是指第一通孔113在长度方向上的两端。第一栅门101的一个端部(下面简称上端,相对端则为下端)和第二栅门102的一个端部(下面简称上端,相对端则为下端),可以位于源区105的同一侧。
可选的,第一栅门101与第二栅门102平行排列,优选来说,第一栅门101的上端和第二栅门102的上端可以对齐,第一栅门101的下端和第二栅门102的下端可以对齐,有利于保证第一器件和第二器件的一致性。
第一栅门101与第二栅门102位于第一漏区103与第二漏区104之间。优选来说,第一漏区103和第二漏区104同样可以平行排列。源区105垂直于第一栅门101和第二栅门102,并且两端分别延伸至第一漏区103和第二漏区104。接触孔107位于源区105在长度方向上的中心点的位置。
可选的,第一漏区103和第二漏区104的尺寸相同,第四通孔143位于第一漏区103在长度方向上的中心点的位置,第五通孔153位于第二漏区104在长度方向上的中心点的位置。在一个例子中,第一漏区103和第二漏区104的长度短于第一栅门101和第二栅门102的长度。
参看图2,具体来说,第一漏区103、第一栅门101、第二栅门102、第二漏区104依次平行排列,而且它们的中心点的位置处于同一条直线上,源区105位于该直线上,两端分别延伸到第一漏区103和第二漏区104,可以伸出于第一漏区103和第二漏区104,接触点位于源区105在长度方向上的中心点的位置,且该位置到源区105的两端的距离是相同的。
可选的,后端导线106位于第一栅门101和第二栅门102之间,后端导线106由尺寸相同的第一导线部和第二导线部构成,第一导线部位于接触孔107的一侧,第二导线部位于接触孔107的另一侧。第二通孔123位于第一导线部,第三通孔133位于第二导线部,且第二通孔123到接触孔107的距离、与第三通孔133到接触孔107的距离相同。
参看图1和图3,后端导线106以接触点所处的位置为分界线,分成了第一导线部和第二导线部,这两个导线部的尺寸也是相同的,第二通孔123到接触孔107的距离与第三通孔133到接触孔107的距离相同,具体距离不限。在电阻测试时,还可以通过确定第一导线部和第二导线部的电阻,来确定后端导线106的电阻。
可选的,后端导线106与第一栅门101、第二栅门102平行排列,后端导线106的长度比第一栅门101和第二栅门102的长度短,当然,此处并不作为限制。
本发明实施例中,还可以基于上述的电阻测试结构进行电阻测试,参看图4,测试方法可以包括以下的步骤:
S100:将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点,以使所述第一栅门和第二栅门开启,所述第一电压Vg为满足所述第一栅门和第二栅门的开启条件的电压;
S200:将第二电压Va输入至第二测试节点,将第三电压输入至第五测试节点,并测试所述接触孔当前的电流Ia,所述第二电压Va大于所述第三电压;
S300:将第一电流输入至第三测试节点,并测试所述第三测试节点当前的电压Vb,所述第一电流小于设定值;
S400:将第二电流输入至第四测试节点,并测试所述第四测试节点当前的电压Vc,所述第二电流小于设定值;
S500:基于所述电压Vb、电压Vc以及电流Ia,确定所述接触孔被测得的第一电阻值Rc1。
可以分别在这些测试节点上连接不同的测试探针,具体是连接到导体块上,以输入相应的电压或电流。下面结合图1-3来详细描述。
这里的第一栅门101和第二栅门102开启,可以指的是第一晶体管和第二晶体管可以导通;或者第一晶体管和第二晶体管具备导通的条件,只要在源区105、漏区施加所需的电压或电流之后便可导通。
将第二电压Va输入至第二测试节点,将第三电压输入至第五测试节点之后,电流会从第二测试节点流入,经由第二通孔123、后端导线106、接触孔107、源区105(鳍外延)、第五通孔153直至第五测试节点流出,在此情况下,测试流经接触孔107的电流Ia。这里的第二电压Va可以是大于0的电压,具体可以根据需要而定,第三电压比如可以为0V电压。
同时,将第一电流输入至第三测试节点,在第三测试节点处会形成一定的电压,测试第三测试节点当前的电压Vb;将第二电流输入至第四测试节点,在第四测试节点处同样会形成一定的电压,测试第四测试节点当前的电压Vc。
这里的第一电流和第二电流可以是极小电流,比如可以为毫安级别的电流,避免使得电压Vb和电压Vc过大,至少不超过第一电压Vg与设定的栅源极压差阈值之差,设定的栅源极压差阈值是根据晶体管的导通条件确定的,具体不做限定。可选的,第一电流和第二电流可以相同。
电压Vb和Vc基本上可以表征接触孔107当前两端的电压情况,那么,结合接触孔107的电流Ia,则可以计算出接触孔107的电阻,即可以基于电压Vb、电压Vc以及电流Ia,确定接触孔107被测得的第一电阻值Rc1。
可选的,基于电压Vb、电压Vc以及电流Ia,确定接触孔107被测得的第一电阻值Rc1进一步为:计算电压Vb与电压Vc的第一差值,并将第一差值与电流Ia之比确定为第一电阻值Rc1。通过公式表示,则可以如下:
Rc1=(Vb-Vc)/Ia
在上述的测试方式中,通过六端开尔文结构,可以测出流经接触孔107的电流,并测出接触孔107两端的电压,相应的,可以计算出接触孔107被测得的第一电阻值Rc1,而且整个计算过程中未将其他线路(如后端线路)引入其中,所以测试结果较为精准。
进一步的,参看图5,将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点之后,该方法进一步包括以下步骤:
S600:将第四电压Vd输入至第四测试节点,将第五电压输入至第三测试节点,并测试所述接触孔当前的电流Ib,所述第四电压Vd大于所述第五电压;
S700:将第三电流输入至第五测试节点,并测试所述第五测试节点当前的电压Ve,所述第三电流小于设定值;
S800:将第四电流输入至第二测试节点,并测试所述第二测试节点当前的电压Vf,所述第四电流小于设定值;
S900:基于所述电压Ve、电压Vf以及电流Ib,确定所述接触孔被测得的第二电阻值Rc2;
S1000:基于所述第一电阻值Rc1和第二电阻值Rc2确定所述电阻测试结构是否异常。
优选来说,如图5所示,上述步骤S600-S1000可以在步骤S500之后执行,除了第一测试节点和第六测试节点上施加的电压不变,其他重新输入电压或电流。
结合图1-3来说,将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点之后,第一栅门101和第二栅门102开启;接着,将第四电压Vd输入至第四测试节点,将第五电压输入至第三测试节点之后,电流会从第三测试节点流入,经由第三通孔133、后端导线106、接触孔107、源区105(鳍外延)、第四通孔143直至第四测试节点流出,在此情况下,测试流经接触孔107的电流Ib。这里的第四电压Vd可以是大于0的电压,具体可以根据需要而定,第五电压比如可以为0V电压。
同时,将第三电流输入至第五测试节点,在第五测试节点处会形成一定的电压,测试第五测试节点当前的电压Ve;将第四电流输入至第二测试节点,在第二测试节点处同样会形成一定的电压,测试第二测试节点当前的电压Vf。
这里的第三电流和第四电流可以是极小电流,避免使得电压Ve和电压Vf过大,至少不超过第一电压Vg与设定的栅源极压差阈值之差,设定的栅源极压差阈值是根据晶体管的导通条件确定的,具体不做限定。可选的,第三电流和第四电流可以相同。
电压Ve和Vf基本上可以表征接触孔107当前两端的电压情况,那么,结合接触孔107的电流Ib,则可以计算出接触孔107的电阻,即可以基于电压Ve、电压Vf以及电流Ib,确定接触孔107被测得的第二电阻值Rc2。
可选的,基于电压Ve、电压Vf以及电流Ib,确定接触孔107被测得的第二电阻值Rc2进一步为:计算电压Ve与电压Vf的第二差值,并将第二差值与电流Ia之比确定为第二电阻值Rc2。通过公式表示,则可以如下:
Rc2=(Ve-Vf)/Ib
在上述的测试方式中,通过六端开尔文结构,可以测出流经接触孔107的电流,并测出接触孔107两端的电压,相应的,可以计算出接触孔107被测得的第二电阻值Rc2,而且整个计算过程中未将其他线路(如后端线路)引入其中,所以测试结果较为精准。
在此基础上,本实施例还包括步骤1000,基于第一电阻值Rc1和第二电阻值Rc2确定电阻测试结构是否异常。
可选的,基于第一电阻值Rc1和第二电阻值Rc2确定电阻测试结构是否异常进一步为:在第一电阻值Rc1和第二电阻值Rc2之差大于设定误差阈值时,确定电阻测试结构异常,否则,确定电阻测试结构正常。
比如,在第一晶体管和第二晶体管完全一致,并且,第四电压Vd与第二电压Va相同,第三电压与第五电压相同,第一电流-第四电流相同的情况下,第一电阻值Rc1和第二电阻值Rc2理应相同,当然如果出入比较小也可以接受,即电阻测试结构正常,但是出入比较大,则说明电阻测试结构异常,即第一晶体管和第二晶体管中至少一个存在问题。
由此可见,本发明实施例中,通过六端开尔文结构,将接触孔107分别作为源极和漏极进行了两次测试,得到第一电阻值Rc1和第二电阻值Rc2,进而可以基于两次测试来确定电阻测试结构是否异常,提高测试数据的准确性。
可选的,在电阻测试结构正常的情况下,可以将第一电阻值Rc1和第二电阻值Rc2的之和作为接触孔107测得的最终电阻值,当然具体计算方式不限于此。
可选的,该测试方法进一步包括以下步骤:
计算第二电压Va与电压Vb的第三差值,并计算第三差值与电流Ia的第一比值;
计算电压Vf与电流Ib的第二比值;
将第一比值与第二比值之和确定为后端导线106被测得的电阻值Rbeol。
上述的步骤通过公式表示,则可以如下:
Rbeol=(Va-Vb)/Ia+Vf/Ib
由此可见,本发明实施例中,电阻测试结构不仅仅可以实现接触孔107的电阻值,还可以测试出后端导线106的电阻值,可以同时测试接触孔107和后端导线106的电阻值,节省了器件的布局面积和测试时间。
可选的,源区105包含鳍外延;
该测试方法进一步包括以下步骤:
基于第一电阻值Rc1、第二电阻值Rc2以及电阻值Rbeol,确定鳍外延被测得的电阻。
上述的步骤通过公式表示,则可以如下:
Re=Rext-Rbeol-Rc1-Rc2
其中,Re为鳍外延被测得的电阻;Rext为器件外延电阻,是固定的值,可以根据相关文献确定,具体不做限定。
由此可见,本发明实施例中,电阻测试结构不仅仅可以实现接触孔107的电阻值,还可以测试出鳍外延的电阻值,可以同时测试接触孔107和鳍外延的电阻值,节省了器件的布局面积和测试时间。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种电阻测试结构,其特征在于,包括:
第一晶体管和第二晶体管,所述第一晶体管和第二晶体管共用同一源区和阱区,所述第一晶体管包括第一栅门、第一漏区以及所述源区,所述第二晶体管包括第二栅门、第二漏区以及所述源区;
后端导线,位于所述源区之上;
接触孔,位于所述源区与所述后端导线之间,用于实现所述后端导线与源区的互连;
第一通孔,连接所述第一栅门与第二栅门;
第二通孔和第三通孔,均设置在所述后端导线上,且位于所述接触孔的两侧;
第四通孔和第五通孔,分别设置于所述第一漏区和第二漏区上;
第六通孔,设置于所述阱区上;以及,
六组测试节点,包括分别连接所述第一至第六通孔的第一至第六测试节点,所述六组测试节点用于测试所述接触孔的电阻值;
每一测试节点至少包括:引出线和导体块;
所述引出线的第一端连接相应的通孔,所述引出线的第二端连接所述导体块;
所述导体块用于接收外部的测试电压或测试电流。
2.如权利要求1所述的电阻测试结构,其特征在于,
所述第一栅门与第二栅门的尺寸相同;
所述第一通孔的第一端连接所述第一栅门,所述第一通孔的第二端连接所述第二栅门;
所述第一端、所述第二端分别位于偏离所述第一栅门在长度方向上的中心点的位置;
所述第一端到所述第一栅门的一个端部的距离、与所述第二端到所述第二栅门的一个端部的距离相同。
3.如权利要求1所述的电阻测试结构,其特征在于,
所述第一栅门与所述第二栅门平行排列,所述第一栅门与所述第二栅门位于所述第一漏区与所述第二漏区之间;
所述源区垂直于所述第一栅门和第二栅门,并且两端分别延伸至所述第一漏区和第二漏区;
所述接触孔位于所述源区在长度方向上的中心点的位置。
4.如权利要求3所述的电阻测试结构,其特征在于,
所述后端导线位于所述第一栅门和第二栅门之间,所述后端导线由尺寸相同的第一导线部和第二导线部构成,所述第一导线部位于所述接触孔的一侧,所述第二导线部位于所述接触孔的另一侧;
所述第二通孔位于所述第一导线部,所述第三通孔位于所述第二导线部,且所述第二通孔到所述接触孔的距离、与所述第三通孔到所述接触孔的距离相同。
5.如权利要求1所述的电阻测试结构,其特征在于,
所述第一漏区与所述第二漏区的尺寸相同;
所述第四通孔位于所述第一漏区在长度方向上的中心点的位置;
所述第五通孔位于所述第二漏区在长度方向上的中心点的位置。
6.一种电阻测试方法,其特征在于,用于如权利要求1-5中任一所述的电阻测试结构的测试,该方法包括:
将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点,以使所述第一栅门和第二栅门开启,所述第一电压Vg为满足所述第一栅门和第二栅门的开启条件的电压;
将第二电压Va输入至第二测试节点,将第三电压输入至第五测试节点,并测试所述接触孔当前的电流Ia,所述第二电压Va大于所述第三电压;
将第一电流输入至第三测试节点,并测试所述第三测试节点当前的电压Vb,所述第一电流小于设定值;
将第二电流输入至第四测试节点,并测试所述第四测试节点当前的电压Vc,所述第二电流小于设定值;
基于所述电压Vb、电压Vc以及电流Ia,确定所述接触孔被测得的第一电阻值Rc1;
其中,基于所述电压Vb、电压Vc以及电流Ia,确定所述接触孔被测得的第一电阻值Rc1进一步为:计算所述电压Vb与电压Vc的第一差值,并将第一差值与所述电流Ia之比确定为所述第一电阻值Rc1;
基于所述电压Ve、电压Vf以及电流Ib,确定所述接触孔被测得的第二电阻值Rc2进一步为:计算所述电压Ve与电压Vf的第二差值,并将第二差值与所述电流Ia之比确定为所述第二电阻值Rc2;
基于所述第一电阻值Rc1和第二电阻值Rc2确定所述电阻测试结构是否异常进一步为:在所述第一电阻值Rc1和第二电阻值Rc2之差大于设定误差阈值时,确定所述电阻测试结构异常,否则,确定所述所述电阻测试结构正常。
7.如权利要求6所述的电阻测试方法,其特征在于,将第一电压Vg输入至第一测试节点,并将地电压输入至第六测试节点之后,该方法进一步包括:
将第四电压Vd输入至第四测试节点,将第五电压输入至第三测试节点,并测试所述接触孔当前的电流Ib,所述第四电压Vd大于所述第五电压;
将第三电流输入至第五测试节点,并测试所述第五测试节点当前的电压Ve,所述第三电流小于设定值;
将第四电流输入至第二测试节点,并测试所述第二测试节点当前的电压Vf,所述第四电流小于设定值;
基于所述电压Ve、电压Vf以及电流Ib,确定所述接触孔被测得的第二电阻值Rc2;
基于所述第一电阻值Rc1和第二电阻值Rc2确定所述电阻测试结构是否异常。
8.如权利要求7所述的电阻测试方法,其特征在于,该方法进一步包括:
计算所述第二电压Va与所述电压Vb的第三差值,并计算所述第三差值与所述电流Ia的第一比值;
计算所述电压Vf与所述电流Ib的第二比值;
将所述第一比值与第二比值之和确定为所述后端导线被测得的电阻值Rbeol。
9.如权利要求7所述的电阻测试方法,其特征在于,
所述源区包含鳍外延;
该方法进一步包括:
基于所述第一电阻值Rc1、第二电阻值Rc2以及电阻值Rbeol,确定所述鳍外延被测得的电阻。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116540048B (zh) * 2023-03-13 2023-12-01 长鑫存储技术有限公司 半导体测试方法及测试结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068812A (ja) * 2001-08-17 2003-03-07 Promos Technologies Inc 試験用コンタクトチェーンおよびそれに関連するデバッグ方法
WO2006080116A1 (ja) * 2005-01-26 2006-08-03 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機el表示装置並びに透明導電積層基板
CN101697339A (zh) * 2009-10-28 2010-04-21 上海宏力半导体制造有限公司 大马士革cmp凹陷程度的监测机构及其电阻测试方法
CN102890195A (zh) * 2011-07-20 2013-01-23 上海华虹Nec电子有限公司 与衬底同型的有源区上接触孔电阻的测试结构与方法
KR20140131762A (ko) * 2013-05-06 2014-11-14 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법
CN204102867U (zh) * 2014-10-17 2015-01-14 中芯国际集成电路制造(北京)有限公司 一种接触电阻的测试结构
CN106558509A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
CN208125876U (zh) * 2018-03-27 2018-11-20 科广电子(东莞)有限公司 一种三极管开尔文测试组件
CN111025016A (zh) * 2019-12-18 2020-04-17 华虹半导体(无锡)有限公司 开尔文结构的电阻测试方法
CN213026120U (zh) * 2020-10-21 2021-04-20 普迪飞半导体技术(上海)有限公司 电阻测试结构

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068812A (ja) * 2001-08-17 2003-03-07 Promos Technologies Inc 試験用コンタクトチェーンおよびそれに関連するデバッグ方法
WO2006080116A1 (ja) * 2005-01-26 2006-08-03 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機el表示装置並びに透明導電積層基板
CN101697339A (zh) * 2009-10-28 2010-04-21 上海宏力半导体制造有限公司 大马士革cmp凹陷程度的监测机构及其电阻测试方法
CN102890195A (zh) * 2011-07-20 2013-01-23 上海华虹Nec电子有限公司 与衬底同型的有源区上接触孔电阻的测试结构与方法
KR20140131762A (ko) * 2013-05-06 2014-11-14 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법
CN204102867U (zh) * 2014-10-17 2015-01-14 中芯国际集成电路制造(北京)有限公司 一种接触电阻的测试结构
CN106558509A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
CN208125876U (zh) * 2018-03-27 2018-11-20 科广电子(东莞)有限公司 一种三极管开尔文测试组件
CN111025016A (zh) * 2019-12-18 2020-04-17 华虹半导体(无锡)有限公司 开尔文结构的电阻测试方法
CN213026120U (zh) * 2020-10-21 2021-04-20 普迪飞半导体技术(上海)有限公司 电阻测试结构

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