CN104459272A - 半导体装置的测定装置 - Google Patents

Abstract

本发明提供一种半导体装置的测定装置。根据一个实施方式，半导体测定装置具备：第1读出端子，与半导体装置的第1面中设置的第1电极电连接；第1加力端子，与半导体装置的第1电极电连接；第2读出端子，与半导体装置的与第1面相反一侧的第2面中设置的第2电极电连接；以及第2加力端子，与半导体装置的第2电极电连接。在第2读出端子的周围各配置了多个第2加力端子。

Description

半导体装置的测定装置

（相关申请的引用）

本申请以基于在2013年9月12日申请的在先的日本专利申请2013-188983号的权利的利益为基础，并且要求该利益，其整体内容通过引用而包含于此。

技术领域

此处说明的实施方式总体涉及半导体装置的测定装置。

背景技术

为了对应于电子设备的轻量化以及节省空间化的要求，半导体产品的需求从具有树脂密封了的外围器的半导体芯片转移到从晶片切出的裸（bare）芯片的形状的产品。关于裸芯片产品的测试，既可以在从晶片通过切割（dicing）切出之前以晶片单位执行，也可以在切割之后以芯片单位执行。但是，关于裸芯片产品的测试，相比于树脂密封了的外围器型的产品，制约事项更多，特别是关于功率MOSFET等中的ON电压的测定、ON电阻的测定，难以高精度地测定。

发明内容

本发明想要解决的课题在于提供一种能够进行高精度的测定的半导体装置的测定装置。

根据一个实施方式，半导体测定装置具备：第1读出（sense）端子，与半导体装置的第1面设置的第1电极电连接；第1加力（force）端子，与半导体装置的第1电极电连接；第2读出端子，与半导体装置的与第1面相反一侧的第2面设置的第2电极电连接；以及第2加力端子，与半导体装置的第2电极电连接。在第2读出端子的周围各配置了多个第2加力端子。

本发明可提供能够进行高精度的测定的半导体装置的测定装置。

附图说明

图1是在第1实施方式的半导体测定装置中成为测定对象的、晶片W的概略立体图的一个例子。

图2是晶片W的概略剖面图的一个例子。

图3是半导体芯片C的平面图的一个例子。

图4是半导体芯片C的背面图的一个例子。

图5是半导体芯片C的剖面图的一个例子。

图6是说明第1实施方式的半导体测定装置的结构的概略图。

图7是说明比较例的半导体测定装置的概略图。

图8是说明第1实施方式的效果的概略图。

图9是说明第2实施方式的半导体测定装置的结构的概略图。

图10是说明第2实施方式的半导体测定装置的结构的概略图。

图11是说明第3实施方式的半导体测定装置的结构的概略图。

图12是说明第4实施方式的半导体测定装置的结构的概略图。

具体实施方式

以下，参照附图，说明一个实施方式。在附图中，同一符号表示同一或者类似的部分。对附图中的同一部分，附加同一编号而其详细的说明适宜省略，说明不同的部分。

[第1实施方式]

参照附图，说明第1实施方式的半导体测定装置。

在说明半导体测定装置之前，参照图1～图5，说明在本实施方式的半导体测定装置中成为测定对象的半导体芯片C以及晶片W的构造。图1是晶片W的概略立体图的一个例子。图2是晶片W的剖面图的一个例子。图3是半导体芯片C的平面图的一个例子。图4是半导体芯片C的背面图的一个例子。图5是半导体芯片C的剖面图的一个例子。此处，作为一个例子，设为半导体芯片C是功率MOSFET芯片而进行说明。但是，半导体芯片C不限于功率MOSFET芯片。

如图1所示，在晶片W中设置有几百～几千个半导体芯片C，这些多个半导体芯片C的各个在切割之后成为本实施方式的半导体测定装置的测定对象。或者，在切割之前的阶段中，晶片W成为测定的对象。如图1、图2以及图4所示，在晶片W的背面的整个面上，具备漏电极3（第1电极）。如图1、图2以及图3所示，在晶片W的表面上，针对每个半导体芯片C具备栅电极1以及源电极2（第2电极）。

图5示出一个半导体芯片C（功率MOSFET芯片）的剖面图。以下，该半导体芯片C从晶片W的底面侧朝向表面侧，具备漏电极3、n⁺型的漏极层4、n-型的漂移层5、p型的基极层（base layer）6、以及源电极2。漏极层4是作为功率MOSFET的漏极区域发挥功能的n⁺型的半导体区域，设置于晶片W的背面整个面。另外，漂移层5是形成于漏极层4的上层而作为功率MOSFET的漂移区域发挥功能的n-型的半导体区域，具有比漏极层4低的杂质浓度。

基极层6是设置于漂移层5的上层，作为功率MOSFET的沟道区域发挥功能的p型的半导体区域。栅电极7以贯通基极层6而到达至漂移层5的方式延伸。在栅电极7与基极层6之间，设置了由例如硅氧化膜构成的栅极绝缘膜8。

从该基极层6的表面起在基极层6的内侧，与栅极绝缘膜8相接地，设置了n⁺型的源极层9。源极层9是作为功率MOSFET的源极区域发挥功能的半导体区域。通过对栅电极7施加阈值电压以上的电压，在基极层6中形成反转层（inversion layer），从源极朝向漏极流过电流（MOSFET成为导通状态）。

在半导体芯片C的表面，隔着层间绝缘膜9a设置了源电极2。源电极2与从源极层9以及基极层6向基极层6的内侧形成的p⁺接触层9b电连接。

另外，图5所示的功率MOSFET只是半导体装置的一个例子，对于在晶片W的背面以及表面分别具有背面电极（第1电极）、表面电极（第2电极）的纵向构造的半导体装置，一般能够应用本实施方式的半导体测定装置。

接下来，参照图6，说明第1实施方式的半导体测定装置的结构。本实施方式的半导体测定装置具备探测器（prober）10、探测板（probecard）11（第2单元）、测试头12、接口环（interface ring）13、板保持架（card holder）14、载置台15（第1单元）、以及保持架16。

测试头12构成为能够经由接口环13与探测板11电连接。另外，测试头12与测试器20电连接，从测试器20（第3单元）被提供测定（测试）所需的电压以及电流。

板保持架14是用于载置探测板11的载物台。在探测器10的框体内，配置了用于载置作为测定对象的半导体芯片C或者晶片W的载置台15，在载置台15上，具备用于固定半导体芯片C或者晶片W的保持架16。在载置台15中，具备用于接触到半导体芯片C或者晶片W的背面的漏电极3的漏极加力端子Pdf以及漏极读出端子Pds。对漏极加力端子Pdf以及漏极读出端子Pds，经由测试头12，提供测定（测试）所需的电压以及信号。

测试器20在其内部具备CPU21、模式生成器22、定时（timing）发生器23、电压生成电路24、驱动器26、比较器27等。CPU21是控制测试器20整体的控制电路，从外部载入测试程序来控制各部分。模式生成器22依照测试程序以及来自CPU21的控制信号，生成适合于各种测试的测试模式。定时发生器23依照测试程序以及控制信号，生成规定测试模式的时间上的发送定时、状态判定的定时的定时信号。电压生成电路24是生成对作为被测定对象的半导体芯片C或者晶片W提供的电压的电路。驱动器26是将由模式生成器22生成的测试模式朝向测试头12输出的电路。比较器27是用于判定从半导体芯片C或者晶片W根据测试模式的输入而输出的信号的电路。模式生成器22、电压生成电路24、以及驱动器26作为用于对后述各种端子提供电压的电源提供部发挥功能。

探测板11如图6中的放大图所示，具备用于与源电极2连接的源极加力端子Psf、以及源极读出端子Pss。另外，探测板11具备用于与栅电极1连接的栅极加力端子Pgf、以及栅极读出端子Pgs。对源极加力端子Psf、源极读出端子Pss、栅极加力端子Pgf、以及栅极读出端子Pgs，经由测试头12，提供测定（测试）所需的电压以及信号。在上述漏极加力端子Pdf、漏极读出端子Pds、源极加力端子Psf、源极读出端子Pss中，采用已知的开尔文连接，通过所谓四端子法执行测定。通过该方法，在低ON电阻的元件中，能够将测定精度维持得较高。

为了一个栅电极1，设置了一对栅极加力端子Pgf、以及栅极读出端子Pgs。另一方面，为了一个半导体芯片C中的一个源电极2，分别设置了多个源极加力端子Psf以及源极读出端子Pss。

作为一个例子，在沿着图6中的X方向以及Y方向的面内，以均等的间隔，例如矩阵状地配置源极加力端子Psf。在图6中图示的例子是正交格子状的配置，但也可以代替它而采用交错格子状的配置，另外，只要相邻的源极加力端子Psf之间的间隔是大致均等，则能够实现各种形式的配置。

以使多个源极加力端子Psf包围其周围的方式，同样以矩阵状配置了源极读出端子Pss。换言之，在源极读出端子Pss各自的周围，各配置了多个源极加力端子Psf。从一个源极读出端子Pss到多个源极加力端子Psf的距离优选大致相等，但不限于此。另外，源极读出端子Pss与源极加力端子Psf不同，对一个源电极2仅设置1个就足够。即使在设置一个源极读出端子Pss的情况下，也优选以包围一个源极读出端子Pss的周围的方式配置多个源极加力端子Psf。

接下来，参照图7以及图8，说明该第1实施方式的效果。

图7是说明第1实施方式的比较例的概略图，在该比较例中，针对一个源电极2，仅设置了一对源极加力端子Psf、源极读出端子Pss。

在该情况下，电流（IDS）的路径偏向半导体芯片C中的一部分，多个半导体芯片C之间的电压降的偏差变大。另外，通过上述那样的电流路径的偏移，在漏极加力端子Pdf与漏极读出端子Pds之间流过的电流（Ifs）所致的电压降也变大。其结果，特别是具有低ON电阻的半导体芯片C的适当的测定变得困难。

另一方面，在第1实施方式中，分别以均等的间隔，配置了多个用于与一个源电极2连接的源极加力端子Psf。如图8所示，在漏电极3与源电极2之间流过的电流在半导体芯片C中不会偏向一部分而大致均匀地流过，并且该电流的大半成为相对半导体芯片C的基板（晶片表面）垂直的方向的成分，多个半导体芯片C之间的电压降的偏差被抑制。

另外，以使多个源极加力端子Psf包围其周围的方式，配置源极读出端子Pss。由此，漏极加力端子Pdf与漏极读出端子Pds之间的电流也变少，其之间的电压降也被抑制。因此，能够实现半导体芯片的适当的测定·检查。

在以上的说明中，以在将半导体芯片C切割之后分别作为测定对象的情况为例子进行了说明，但还能够代替它而将切割之前的晶片W作为测定对象，能够进行与上述说明同样的测定。

[第2实施方式]

接下来，参照图9以及图10，说明第2实施方式的半导体测定装置。半导体测定装置的整体结构与第1实施方式（图6）大致相同，并且，测定对象的半导体芯片C或者晶片W也可以与第1实施方式相同。

该第2实施方式的漏极加力端子Pdf以及漏极读出端子Pds的构造与第1实施方式不同。如图9所示，本实施方式的漏极加力端子Pdf具有：为了与漏电极3面状地接触而在X方向以及Y方向上具有长度的板状电极、和在该板状电极中在X方向以及Y方向上等间隔地形成并贯通漏极加力端子Pdf（板状电极）的多个第1槽DHf。这些第1槽DHf设置于源电极2的正下方的位置。各个第1槽DHf的形状既可以是图9所示那样的圆形，也可以是矩形等其他形状。另外，多个第1槽DHf的配置在图9中成为正交格子状，但只要按照均等的间隔配置，则也可以是例如交错格子状的配置、其他配置。

另外，在第1槽DHf的周围，以贯通漏极加力端子PDf的板状电极的方式，形成了第2槽DHs。在第2槽DHs的内部，形成了漏极读出端子Pds。第2槽DHs以及漏极读出端子Pds设置于从漏电极3以及源电极2之间离开了规定距离的位置、例如栅电极1的正下方附近。由此，不会受到漏极-源极之间的电流的影响所致的电压降的影响而能够测定电压。

另外，对漏极加力端子Pdf的端部，连接了用于对漏极加力端子Pdf施加来自外部的电压的接触电极PdfO。

根据该第2实施方式，在漏电极3与源电极2之间流过的电流在半导体芯片C中不偏移而大致均匀地流过，而且该成分的大半成为相对半导体芯片C的基板（晶片表面）垂直的方向的成分，多个半导体芯片C之间的电压降的偏差被抑制。另外，漏极加力端子Pdf与漏极读出端子Pds之间的电流也变少，其之间的电压降也变少。因此，能够进行半导体芯片的适当的测定·检查。

另外，漏极读出端子Pss设置于从漏电极3以及源电极2之间离开了规定距离的位置、例如栅电极1的正下方附近。由此，不会受到漏极-源极之间的电流的影响所致的电压降的影响而能够进行电压的测定。

[第3实施方式]

接下来，参照图11，说明第3实施方式的半导体测定装置。半导体测定装置的整体结构与第1实施方式（图6）大致相同，并且，测定对象的半导体芯片C或者晶片W也可以与第1实施方式相同。

该第3实施方式的漏极加力端子Pdf与第2实施方式同样地，具备贯通漏极加力端子Pdf的板状电极的多个（在图示的例子中2个）槽DHf1、DHf2。但是，该实施方式的槽DHf1、DHf2如图11所示成为多个同心圆状的圆形槽。通过该结构，也能够得到与第2实施方式同样的效果。

[第4实施方式]

接下来，参照图12，说明第4实施方式的半导体测定装置。半导体测定装置的整体结构与第1实施方式（图6）大致相同，并且，测定对象的半导体芯片C或者晶片W也可以与第1实施方式相同。

该第4实施方式的漏极加力端子Pdf由在内部具有多个空孔DHp的多孔性金属构成。多孔性金属的材料能够采用铜、铝等各种金属材料。作为多孔性金属的制造方法，已知铸造法和烧结法，而本实施方式的多孔性金属通过哪一个方法制作都可以。通过该结构，也能够得到与第2实施方式同样的效果。

以上说明了本发明的几个实施方式，但这些实施方式仅为例示，而未限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围内。

Claims (16)

1.一种半导体测定装置，其特征在于，具备：

第1读出端子，与设置于半导体装置的第1面的第1电极电连接；

第1加力端子，与所述半导体装置的所述第1电极电连接；

第2读出端子，与设置于所述半导体装置的和所述第1面相反的一侧的第2面的第2电极电连接；以及

多个第2加力端子，与所述半导体装置的所述第2电极电连接，配置于所述第2读出端子的周围。

2.根据权利要求1所述的半导体测定装置，其特征在于，

从所述第2读出端子到多个所述第2加力端子的距离相互大致相同。

3.根据权利要求1所述的半导体测定装置，其特征在于，

多个所述第2加力端子是在与所述第2面平行的面内以格子状配置的。

4.根据权利要求3所述的半导体测定装置，其特征在于，

所述格子是正交格子或者交错格子。

5.根据权利要求1所述的半导体测定装置，其特征在于，

所述半导体装置是纵向晶体管，

该半导体测定装置还具备：

第3读出端子，与设置于所述第2面的第3电极连接；以及

第3加力端子，与所述第3电极连接。

6.根据权利要求1所述的半导体测定装置，其特征在于，具备：

第1单元，保持所述半导体装置，使所述第1加力端子和所述第1读出端子抵接到所述半导体装置的所述第1电极；

第2单元，使所述第2加力端子和所述第2读出端子抵接到所述半导体装置的所述第2电极；以及

第3单元，对所述第1加力端子与所述第2加力端子之间提供规定的电流，测定所述第1读出端子与所述第2读出端子之间的电压降。

7.一种半导体测定装置，其特征在于，具备：

第1读出端子，与设置于半导体装置的第1面的第1电极电连接；

第1加力端子，包括板状电极，该板状电极具有多个第1空孔，并与所述半导体装置的所述第1电极以面状相接而电连接；

第2读出端子，与设置于所述半导体装置的和所述第1面相反的一侧的第2面的第2电极电连接；以及

第2加力端子，与所述半导体装置的所述第2电极电连接。

8.根据权利要求7所述的半导体测定装置，其特征在于，

多个所述第1空孔是按照大致均等的间隔配置的。

9.根据权利要求8所述的半导体测定装置，其特征在于，

多个所述第1空孔是以正交格子状或者交错格子状配置的。

10.根据权利要求7所述的半导体测定装置，其特征在于，

多个所述第1空孔是多个同心圆状的圆形槽。

11.根据权利要求7所述的半导体测定装置，其特征在于，

所述板状电极在所述第1空孔的周围具有贯通所述板状电极的第2空孔，所述第1读出端子设置于所述第2空孔的内部。

12.根据权利要求7所述的半导体测定装置，其特征在于，

所述第1加力端子包含多孔性金属。

13.根据权利要求12所述的半导体测定装置，其特征在于，

所述多孔性金属的材料是铜或者铝。

14.根据权利要求7所述的半导体测定装置，其特征在于，

所述半导体装置是纵向晶体管，

所述半导体测定装置还具备：

第3读出端子，与设置于所述第2面的第3电极连接；以及

第3加力端子，与所述第3电极连接。

15.根据权利要求14所述的半导体测定装置，其特征在于，

所述第2开口设置于所述板状电极的与所述第3电极相反的一侧的部分，所述第1读出端子抵接到所述第1电极的与所述第3电极相反的一侧的部分。

16.根据权利要求7所述的半导体测定装置，其特征在于，具备：

第1单元，保持所述半导体装置，使所述第1加力端子和所述第1读出端子抵接到所述半导体装置的所述第1电极；

第2单元，使所述第2加力端子和所述第2读出端子抵接到所述半导体装置的所述第2电极；以及

第3单元，对所述第1加力端子与所述第2加力端子之间提供规定的电流，测定所述第1读出端子与所述第2读出端子之间的电压降。