JP2006229146A - 不揮発性半導体装置 - Google Patents

Abstract

【課題】 アシストゲートを備えた不揮発性半導体装置のしきい値の変動を抑制することができる不揮発性半導体装置を提供する。
【解決手段】 主表面を有する半導体基板２１と、半導体基板２１の主表面上に形成され、一方向に向けて延在し半導体基板２１内に電子を供給可能な第１アシストゲート１２ｂ、１２ｄと、半導体基板２１の主表面上に形成され、第１アシストゲート１２ｂ、１２ｄに沿って延在し、半導体基板２１に所定電圧を印加可能な第２アシストゲート１２ａ、１２ｃ、１２ｅと、第１アシストゲート１２ｂ、１２ｄと、第２アシストゲート１２ａ、１２ｃ、１２ｅとの間に配置され、電子を蓄積可能なフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄと、第１アシストゲート１２ｂ、１２ｄと半導体基板２１とを接続し、半導体基板２１と第１アシストゲート１２ｂ、１２ｄ間に電位障壁を形成する第１アシストゲート用導電層とを備える。
【選択図】 図１

Description

本発明は、不揮発性半導体装置に関し、より特定的には、行列状に配列された複数のメモリセルを含み、複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体装置に関する。

従来、不揮発性半導体装置の小型化を図るための様々な試みがなされている。不揮発性半導体装置の小型化を図ることのできる技術として、単位メモリセルの物理サイズが４Ｆ²であるＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリが提案されている。このＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセルトランジスタのビット線（ソース領域およびドレイン領域）が拡散層で形成されるのではなく、ＡＧに電圧を印加した際にシリコン基板に生じる反転層で形成される。これにより、メモリセル領域にビット線を形成するための不純物領域を形成する必要がなくなるので、不揮発性半導体装置の小型化を図ることができる。このような技術は、たとえば非特許文献１に記載されている。

このＡＧ−ＡＮＤ型フラッシュメモリは、一方向に向けて複数形成されアシストゲートと、各アシストゲート間に形成され、アシストゲートに沿って形成された複数のフローティングゲートとを備えている。

なお、特開平５−２０６１７２号公報には、ゲート電極と、半導体との境界付近で、結晶欠損が生じることを抑制するために、半導体基板が、導電型の異なる二層構造とされており、この二層の境界又は、境界付近にショットキー電極を有する不揮発性半導体装置が記載されている。

また、特開平８−１７９４６号公報には、動作電圧の低電圧化と、記憶情報の書き換え回数の増加を図るため、半導体基板上に形成されたショットキー電界効果トランジスタのゲート電極を第１ゲート電極とし、この第１ゲート電極上に形成した絶縁膜を介して第２ゲート電極を形成した不揮発性半導体装置が記載されている。
特開平５−２０６１７２号公報 特開平８−１７９４６号公報 Y.Sasago、et.al.、"90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s"、IEDM Tech.Dig.pp.823-826,(2003).

しかし、上記非特許文献１に記載されたＡＧ−ＡＮＤ型フラッシュメモリによれば、反転層により形成されたローカルビット線の抵抗は、２ＭΩ／ｓｔｒｉｎｇ以上１０ＭΩ／ｓｔｒｉｎｇ以下となる。このため、リーク電流が発生すると、ソース側の電位が変化し、基板バイアス効果により、読み出しの際のしきい値がずれるという問題がある。また、読み出し動作の際に、各フローティングゲート間に流れるオープンフィールド電流により、ソース側の電位の変動が大きくなり、読み出しの際のしきい値電圧が変動するという問題もあった。

上記特開平５−２０６１７２号公報および特開平８−１７９４６号公報に記載された不揮発性半導体装置は、アシストゲートを備えた不揮発性半導体装置ではなく、アシストゲート備えた不揮発性半導体装置のしきい値電圧の変動を抑制する構成を示すものではない。

本発明は、アシストゲートを備えた不揮発性半導体装置のしきい値の変動を抑制することを目的とする。

本発明に係る不揮発性半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成され、一方向に向けて延在し半導体基板内に電子を供給可能なアシストゲートと、半導体基板の主表面上に形成され、アシストゲートに沿って延在し、半導体基板に所定電圧を印加可能なアシストゲートと、アシストゲートと、アシストゲートとの間に配置され、電子を蓄積可能なフローティングゲートと、アシストゲートと半導体基板とを接続し、半導体基板とアシストゲート間に電位障壁を形成するアシストゲート用導電層とを備える。

本発明に係る不揮発性半導体装置によれば、読み出しにおけるしきい値電圧の変動を抑制することができる。

図１から図２０を用いて、本発明に係る実施の形態について説明する。

（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体装置１００の上面図である。この図１に示されるように、不揮発性半導体装置１００は、主表面を有する半導体基板２１と、半導体基板２１の主表面上に形成され、一方向に向けて延在し半導体基板２１内に電子を供給可能なアシストゲート（第１アシストゲート）１２ｂ、１２ｄと、半導体基板２１の主表面上に形成され、アシストゲート１２ｂ、１２ｄに沿って延在し、半導体基板２１に所定電圧を印加可能なアシストゲート（第２アシストゲート）１２ａ、１２ｃ、１２ｅとを備えている。また、不揮発性半導体装置１００は、アシストゲート１２ｂ、１２ｄと、アシストゲート１２ａ、１２ｃ、１２ｅとの間に形成され、電位を蓄積可能な複数のフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとを備えている。このフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄは、アシストゲート１２ｂ、１２ｄおよびアシストゲート１２ａ、１２ｃ、１２ｅが延在する方向に沿って複数形成されている。

すなわち、フローティングゲート１３ａは、アシストゲート１２ａと、アシストゲート１２ｂとの間に形成され、アシストゲート１２ｂに沿って複数形成されている。また、フローティングゲート１３ｂは、アシストゲート１２ｂと、アシストゲート１２ｃとの間に形成され、アシストゲート１２ｂに沿って複数形成されている。さらに、フローティングゲート１３ｃは、アシストゲート１２ｃと、アシストゲート１２ｄとの間に形成され、アシストゲート１２ｄに沿って複数形成されている。また、フローティングゲート１３ｄは、アシストゲート１２ｄとアシストゲート１２ｅとの間に形成され、アシストゲート１２ｄに沿って複数形成されている。

アシストゲート１２ｂ、１２ｄおよびアシストゲート１２ａ、１２ｃ、１２ｅは、例えば低抵抗な多結晶シリコン膜から構成されている。そして、このフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄの上面側には、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄが形成されている。このコントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄは、アシストゲート１２ｂ、１２ｄおよびアシストゲート１２ａ、１２ｃ、１２ｅが延在する方向と交差する方向に向けて延在している。また、各コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄは、アシストゲート１２ｂ、１２ｄおよびアシストゲート１２ａ、１２ｃ、１２ｅが延在する方向に向けて間隔を隔てて配置されている。

アシストゲート１２ｂ、１２ｄの一方の端部には、選択トランジスタ１１ａ、１１ｂが接続されており、また、この選択トランジスタ１１ａ、１１ｂには、グローバルビット線１０ａ、１０ｂとが接続されている。また、アシストゲート１２ａ、１２ｃ、１２ｅの一方の端部には、選択トランジスタ１６ａ、１６ｂ、１６ｃが接続されており、この選択トランジスタ１６ａ、１６ｂ、１６ｃには、共通ドレイン１５ａ、１５ｂ、１５ｃが接続されている。

図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、半導体基板２１の主表面上には、アシストゲート１２ｂと、アシストゲート１２ｄとが間隔を隔てて形成されている。また、隣接するアシストゲート１２ｂと、アシストゲート１２ｄとの間には、アシストゲート１２ｃが形成されている。

半導体基板２１の主表面上には、アシストゲート１２ｂ、１２ｄと半導体基板２１の主表面とを接続し、半導体基板２１とアシストゲート１２ｂ、１２ｄとの間に電位障壁を形成する導電層（第１アシストゲート用導電層）２６ｂが形成されている。

また、半導体基板２１の主表面上には、アシストゲート１２ａ、１２ｃ、１２ｅと半導体基板２１の主表面とを接続し、半導体基板２１と、アシストゲート１２ａ、１２ｃ、１２ｅとの間に電位障壁を形成する導電層（第２アシストゲート用導電層）２６ａが形成されている。この導電層２６ａは、導電層２６ｂより、高い電位障壁をアシストゲート１２ａ、１２ｃ、１２ｅと半導体基板２１との間に形成する。これら、導電層２６ａと導電層２６ｂとは、例えば、シリサイドから構成されており、このシリサイドに用いられる金属としては、Ｐｔ、Ｃｏ、Ｎｉ、Ｉｒ、Ａｕ、Ｍｇ、Ｓｂ、Ｃａ、Ｃｕ、Ｐｄ、Ａｌ、Ｂｅ、Ｔａ、Ｗ、Ｔｉ、Ｒｈ、Ｚｒ、Ｍｏ、Ｃｒ、Ｅｒ、Ｈｆ、Ｎｂ、Ｖ、Ｒｅ、Ｏｓ、Ｙ、Ｐｄ、Ｒｕ、Ｙｂ、Ｔｍ、Ｅｒ、Ｈｉ、Ｔｂ等が挙げられる。このため、導電層２６ａ、２６ｂの抵抗は、３ＫΩ／ｓｔｒｉｎｇ以上６ＫΩ／ｓｔｒｉｎｇとされている。

フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄは、隣接するアシストゲート１２ｂ、１２ｃおよびアシストゲート１２ａ、１２ｃ、１２ｅより高く形成されている。また、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄと、半導体基板２１との間には、絶縁膜（ゲート絶縁膜）２７が形成されている。

そして、半導体基板２１の主表面上に形成され、アシストゲート１２ｂ、１２ｄと、アシストゲート１２ａ、１２ｃ、１２ｅと、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとの間に形成された例えば酸化シリコンからなる絶縁膜２２が形成されている。アシストゲート１２ｂ、１２ｄとアシストゲート１２ａ、１２ｃ、１２ｅとの上面上には、例えば窒化シリコン（Ｓｉ₃Ｎ₄等）からなるキャップ絶縁膜２５が形成されている。

そして、絶縁膜２２、キャップ絶縁膜２５およびフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄの上面上には、絶縁膜２４が形成されている。この絶縁膜２４は、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。この絶縁膜２４の上面上には、図１に示されるコントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄが形成されている。このコントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄは、例えば低抵抗な多結晶シリコンからなる導体膜と、その上面に形成されたタングステンシリサイド（ＷＳｉ_x）等のような高融点金属シリサイド膜との積層膜により形成されている。

なお、図２に示されるように、アシストゲート１２ｂ、１２ｄの下面側の半導体基板２１の主表面側に不純物領域５０を形成してもよい。

このように構成された不揮発性半導体装置１００の書込み動作について、図３を用いて説明する。図３は、書込み動作の際における不揮発性半導体装置１００の上面図である。この図３において、選択トランジスタ１６ｂと、選択トランジスタ１１ａ、１１ｂとがＯＮとされる。また、共通ドレイン１５ｂには、１Ｖ〜１．５Ｖ程度の電圧が印加され、グローバルビット線１０ａには、０Ｖ程度の電圧が印加される。さらに、グローバルビット線１０ｂには、４．５Ｖ程度の電圧が印加される。このため、アシストゲート１２ｂには、０Ｖ程度の電圧が印加され、また、アシストゲート１２ｃには、１Ｖ〜１．５Ｖ程度の電圧が印加される。そして、アシストゲート１２ｄには、４．５Ｖ程度の電圧が印加される。また、半導体基板２１には、０Ｖ程度の電圧が印加されている。

コントロールゲート１４ｃには、１０Ｖ〜１５Ｖ程度の電圧が印加され、他のコントロールゲート１４ａ、１４ｂ、１４ｄには−１Ｖ〜０Ｖ程度の電圧が印加される。ここで、コントロールゲート１４ｃと、このコントロールゲート１４ｃの下側に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとのカップリング比が、０．６程度とされているので、コントロールゲート１４ｃの下面側に配置されたフローティングゲート１３ｃには、６Ｖ〜９Ｖ程度の電圧が印加される。

図４は、図３のＩＶ−ＩＶ線における断面図である。この図４において、アシストゲート１２ｂの下面に形成された導電層２６ｂには、０Ｖ程度の電圧が印加され、アシストゲート１２ｄの下面に形成された導電層２６ｂには、４．５Ｖ程度の電圧が印加される。また、アシストゲート１２ｃの下面に形成された導電層２６ａには、１Ｖ〜１．５Ｖ程度の電圧が印加される。

ここで、図５は、図４のアシストゲート１２ｂ、１２ｃとフローティングゲート１３ｂとにおける要部拡大図である。この図５に示されるように、導電層２６ｂの幅は、導電層２６ｂの上面上に形成されたアシストゲート１２ｂより幅広に形成されている。このため、導電層２６ｂは、アシストゲート１２ｂより、アシストゲート１２ｂに隣接するフローティングゲート１３ｂに近接している。

ここで、図４において、アシストゲート１２ｂの下面に形成された導電層２６ｂには、０Ｖ程度の電圧が印加されている一方で、半導体基板２１には、０Ｖ程度とされている。このため、導電層２６ｂと、半導体基板２１との間には、電位障壁が形成され、導電層２６ｂ内の電子が半導体基板２１内に供給され難くなっている。ここで、アシストゲート１２ｂの下面に形成された導電層２６ｂと、選択されたコントロールゲート１４ｃとの交差領域３２においては、導電層２ｂに０Ｖ程度の電圧が印加されている一方で、この交差領域３２に隣接するフローティングゲート１３ｂには、６Ｖ〜９Ｖ程度の電圧が印加されている。

このため、交差領域３２においては、導電層２６ｂ内の電子が、隣接するフローティングゲート１３ｂの電位により、半導体基板２１と、導電層２６ｂとの間に形成される電位障壁をトンネルする。特に、図５において、交差領域３２に形成された導電層２６ｂのうち、フローティングゲート１３ｂに近接する部分においては、電子がフローティングゲート１３ｂの電位に引っ張られ、良好に電位障壁をトンネルする。このため、交差領域３２においては、導電層２６ｂ側から半導体基板２１内に電子が供給される。

なお、図３および図４において、導電層２６ｂのうち、交差領域３２以外の部分においては、導電層２６ｂに隣接するフローティングゲート１３ｂには、−０．６Ｖ〜０Ｖ程度の電圧が印加されている。このため、導電層２６ｂのうち、交差領域３２以外の部分においては、導電層２６ｂ内の電子が電位障壁をトンネルし難く、導電層２６ｂ内の電子が半導体基板２１内に供給され難くなっている。

このように、コントロールゲート１４ｂの下面に形成された導電層２６ｂのうち、選択されたコントロールゲート１４ｃとの交差領域３２の部分では、半導体基板２１に電子を供給する。そして、導電層２６ｂのうち、交差領域３２以外の部分では、半導体基板２１内に電子が供給され難くなっている。

アシストゲート１２ｃの下面に形成された導電層２６ａには、１Ｖ〜１．５Ｖ程度の電圧が印加されている一方で、半導体基板２１の電位は０Ｖ程度とされている。この際、半導体基板２１から導電層２６ａ内に電子が流れないように、導電層２６ａを構成するシリサイドを選択する。このように、導電層２６ａには、１Ｖ〜１．５Ｖ程度の電圧が印加されているので、導電層２６ｂから半導体基板２１内に供給された電子は、導電層２６ａに向けて加速される。

そして、アシストゲート１２ｄの下面に形成された導電層２６ｂには、４．５Ｖ程度の電圧が印加されている一方で、半導体基板２１には、０Ｖ程度の電圧が印加されている。このため、半導体基板２１内の電子が、アシストゲート１２ｄの下面に形成された導電層２６ｂを介して、アシストゲート１２ｄ内に供給される。このように、アシストゲート１２ｂの下面に形成された導電層２６ｂのうち、交差領域３２の部分から半導体基板２１内に電子が供給され、この半導体基板２１内に供給された電子が、アシストゲート１２ｄの下面に形成された導電層２６ｂを介して、アシストゲート１２ｄ内に入り込む。そして、電子が、アシストゲート１２ｂからアシストゲート１２ｄに流れる際に、電子の一部が、フローティングゲート１３ｃの下面に形成された絶縁膜２７を介してフローティングゲート１３ｃ内に蓄電される。このようにして、所定のフローティング内に電子を蓄電することにより、電気情報を書き込むことができる。

図６を用いて、本実施の形態１に係る不揮発性半導体装置１００の読み出し動作について、説明する。図６は、読み出し動作における不揮発性半導体装置１００の上面図である。この図６に示されるように、選択トランジスタ１１ｂと、選択トランジスタ１６ｂとがＯＮとなる。そして、共有ドレイン１５ｂに２Ｖ程度の電圧が印加され、グローバルビット線１０ｂに０Ｖ程度の電圧が印加される。このため、アシストゲート１２ｄには、０Ｖ程度の電圧が印加され、アシストゲート１２ｃには、２Ｖ程度の電圧が印加される。そして、選択されたコントロールゲート１４ｃには、１０Ｖ程度の電圧が印加される。このため、コントロールゲート１４ｃと、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとのカップリング比が０．６程度とされている。このため、コントロールゲート１４ｃの下面側に配置されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、６Ｖ程度の電圧が印加される。また、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄには、例えば、０Ｖ程度の電圧が印加される。このため、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄの下面に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、０Ｖ程度の電圧が印加される。

図７は、図６のＶＩＩ−ＶＩＩ線における断面図である。この図７に示されるように、アシストゲート１２ｄの下面に形成された導電層２６ｂには、０Ｖ程度の電圧が印加され、アシストゲート１２ｃの下面に形成された導電層２６ａには、２Ｖ程度の電圧が印加される。このように、読み出し動作の際に導電層２６ａに印加される電圧は、書込み動作の際に導電層２６ａに印加される電圧よりも高く設定されている。

ここで、導電層２６ａおよび導電層２６ｂの抵抗は、３ＫΩ／ｓｔｒｉｎｇ以上６ＫΩ／ｓｔｒｉｎｇ以下とされており、従来の反転層よりも抵抗が小さくされている。このため、基板バイアス効果も小さく、しきい値電圧の変動が抑制される。

ここで、図６および図７おいて、コントロールゲート１４ｃと、アシストゲート１２ｄの下面に形成された導電層２６ｂとの交差領域３３において、隣接するフローティングゲート１３ｃには、６Ｖ程度の電圧が印加されている。このため、図７において、導電層２６ｂのうち、交差領域３３の部分では、隣接するフローティングゲート１３ｃに６Ｖ程度の電圧が印加されている。このため、導電層２６ｂのうち、交差領域３３の部分では、電子がフローティングゲート１３ｃに引っ張られ、導電層２６ｂと半導体基板２１との間で形成された電位障壁をトンネルする。

その一方で、アシストゲート１２ｄの下面に形成された導電層２６ｂのうち、交差領域３３以外の部分においては、隣接するフローティングゲート１３ｃ、１３ｄに０Ｖ程度の電圧が印加されている。このため、導電層２６ｂのうち、交差領域３３以外の部分においては、導電層２６ｂ内の電子を隣接するフローティングゲート１３ｃ、１３ｄに向けて引っ張られる力が小さく、半導体基板２１に電子が供給され難くなっている。

すなわち、アシストゲート１２ｄの下面に形成された導電層２６ｂのうち、交差領域３３の部分では、半導体基板２１内に電子が供給され、導電層２６ｂのうち、交差領域３３以外の部分では、半導体基板２１内への電子の供給が抑制されている。

ここで、読み出し動作の際に導電層２６ａに印加される電圧は、２Ｖ程度とされており、書込み動作の際に導電層２６ａに印加される電圧よりも、高く設定されている。そして、導電層２６ａに２Ｖ程度の電圧が印加されると、半導体基板２１内の電子が導電層２６ａを介して、アシストゲート１２ｃ内に供給される。すなわち、導電層２６ａと、半導体基板２１とにより構成されるショットキー・ダイオードは、導電層２６ａに印加される電圧が、１Ｖ程度では、半導体基板２１側から導電層２６ａ側に向けて電子が流れないように設定されている。また、導電層２６ａに印加される電圧が２Ｖ程度の場合には、半導体基板２１から導電層２６ａに向けて電子が移動可能なように、導電層２６ａが設定されている。すなわち、導電層２６ｂと半導体基板２１との間に形成される電位障壁は、導電層２６ａと半導体基板２１との間に形成される電位障壁よりも高く設定されている。

そして、電子は、導電層２６ｂのうち、交差領域３３から半導体基板２１内に供給され、この半導体基板２１内に供給された電子は、アシストゲート１２ｃ内に入り込む。この際、フローティングゲート１３ｃに電荷が蓄積されているか、否かにより、しきい値電圧が変動する。そこで、アシストゲート１２ｃからアシストゲート１２ｄに向けて流れる電流量または電圧をセンシングすることにより、フローティングゲート１３ｃ内に蓄積された電気情報を読み出すことができる。なお、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄ内に蓄積された電気情報を消去するには、半導体基板２１に正の電圧を印加して、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄに−１６Ｖ程度の電圧を印加する。

なお、図１に示されるように、アシストゲート１２ｂ、１２ｄの下側に位置する半導体基板２１の主表面上に不純物領域５０を形成した場合には、読み出し動作の際に、アシストゲート１２ｂの下面に形成された導電層２６ｂから良好に電子が半導体基板２１に供給される。このため、読み出しの際に、選択されたフローティングゲート１３ｃの下面側を電流が良好に流れることになり、読み出しを良好に行なうことができる。また、アシストゲート１２ｄの下面側の半導体基板２１の主表面上に不純物領域５０を形成した場合には、アシストゲート１２ｂから半導体基板２１内に供給された電子が、良好にアシストゲート１２ｄ内に入り込むことになり、良好に読み出し電流を確保することができる。

このように構成された不揮発性半導体装置１００によれば、導電層２６ａおよび導電層２６ｂの抵抗は、３ＫΩ／ｓｔｒｉｎｇ以上６ＫΩ／ｓｔｒｉｎｇ以下とされているため、リーク電流が発生した場合においても、読み出しの際に、ソース側の電位の変動が抑制される。このため、この不揮発性半導体装置１００においては、読み出し動作の際に、リーク電流が発生した場合においても、基板バイアス効果を抑制することができ、しきい値電圧の変動を抑制することができる。

また、この不揮発性半導体装置１００によれば、半導体基板２１のうち、選択されたフローティングゲート１３ｃの下面以外の領域を流れるオープンフィールド電流が抑制されているので、基板バイアス効果を抑制することができ、読み出しの際のしきい値電圧の変動を抑制することができる。さらに、上記のように読み出しの際にオープンフィールド電流を抑制することができるため、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄの位置に係わらず、読み出し動作の際におけるしきい値電圧を所定のものとすることができる。このように、本実施の形態１に係る不揮発性半導体装置１００によれば、読み出し動作を正確に行なうことができ、さらに、各動作において、オープンフィールド電流が抑制されているため、消費電力を小さく抑えることができる。

（実施の形態２）
図８を用いて、本発明に係る実施の形態２について説明する。図８は、本実施の形態２に係る不揮発性半導体装置２００の上面図である。この図８に示されるように、不揮発性半導体装置２００は、半導体基板２１の主表面上に形成され、一方向に向けて延在する複数のアシストゲート１２ｂ、１２ｄと、このアシストゲート１２ｂに沿って延在する複数のアシストゲート１２ａ、１２ｃ、１２ｅとを備えている。そして、このアシストゲート１２ｂ、１２ｄと、アシストゲート１２ａ、１２ｃ、１２ｅとの間には、複数のフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄが形成されている。図９は、図８のＩＸ−ＩＸ線における断面図である。この図９に示されるように、アシストゲート１２ａ、１２ｃ、１２ｅの下面と、半導体基板２１の主表面上との間には、例えば、酸化シリコン等なる絶縁膜（第２アシストゲート用絶縁膜）２８が形成されている。そして、このアシストゲート１２ａ、１２ｃ、１２ｅに電圧が印加されると、アシストゲート１２ａ、１２ｃ、１２ｅの下面であって、半導体基板２１の主表面側には、反転層がそれぞれ形成される。

図８において、この半導体基板２１内に形成される反転層に電圧を印加するために、アシストゲート１２ａ、１２ｃ、１２ｅの一方の端部には、選択トランジスタ１６ａ、１６ｂ、１６ｃが設けられている。選択トランジスタ１６ａと、アシストゲート１２ａの下面側に形成される反転層との間には、ｎ型不純物領域１７ａが形成されている。また、選択トランジスタ１６ａは、共通ドレイン１５ａに接続されている。また、選択トランジスタ１６ｂおよび選択トランジスタ１６ｃも、選択トランジスタ１６ａと同様に接続されており、アシストゲート１２ｃ、１２ｅと、選択トランジスタ１６ｂ、１６ｃとの間には、ｎ型不純物領域１７ｂ、１７ｃが形成されている。そして、選択トランジスタ１６ｂおよび選択トランジスタ１６ｃは、共通ドレイン１５ｂ、１５ｃに接続されている。なお、上記構成以外の構成は、上記実施の形態１に示された不揮発性半導体装置と同様に構成されており、同一の構成には、同一の符号を付してその説明を省略する。

上記のように構成された不揮発性半導体装置２００の書込み動作について説明する。図１０は、本実施の形態２に係る不揮発性半導体装置２００の書込み動作における上面図である。この図１０に示されるように、グローバルビット線１０ａに０Ｖ程度の電圧を印加すると共に、グローバルビット線１０ｂに４．５Ｖ程度の電圧を印加する。また、アシストゲート１２ｃには、１Ｖ〜１．５Ｖ程度の電圧が印加される。そして、選択されたコントロールゲート１４ｃに１５Ｖ程度の電圧を印加する。ここで、コントロールゲート１４ｃと、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとのカップリング比が、０．６とされている。このため、選択されたコントロールゲート１４ｃの下面側に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには９Ｖ程度の電圧が印加される。また、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄには、例えば、−１Ｖ〜０Ｖ程度の電圧が印加される。このため、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄの下面に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、−０．６Ｖ〜０Ｖ程度の電圧が印加される。

図１１は、図１０のＸＩ−ＸＩ線における断面図である。この図１１に示されるように、アシストゲート１２ｂに０Ｖ程度の電圧が印加されると、アシストゲート１２ｂの下面に形成された導電層２６ｂにも０Ｖの電圧が印加される。また、アシストゲート１２ｄに４．５Ｖ程度の電圧が印加されると、このアシストゲート１２ｄの下面に形成された導電層２６ｂにも、４．５Ｖ程度の電圧が印加される。また、半導体基板２１には、０Ｖ程度の電圧が印加されている。ここで、アシストゲート１２ｃには、１Ｖ〜１．５Ｖ程度の電圧が印加されているので、アシストゲート１２ｃの下面側に位置する半導体基板２１の主表面には、反転層４０が形成される。このアシストゲート１２ｃの下面側に位置する半導体基板２１の主表面上に形成された反転層４０に接続された選択トランジスタ１６ｂは、ＯＦＦとされている。このため、アシストゲート１２ｃの下面に形成された反転層４０には、電圧が印加されていない。

図１０において、選択されたコントロールゲート１４ｃと、アシストゲート１２ｂの下面に形成された導電層２６ｂとの交差領域３２においては、隣接するフローティングゲート１３ｂには、９Ｖ程度の電圧が印加されている。

このため、図１１に示された導電層２６ｂのうち、交差領域３２に形成された導電層２６ｂにおいては、導電層２６ｂ内の電子がフローティングゲート１３ｂ側に引っ張られる。このため、交差領域３２における導電層２６ｂ内の電子が、導電層２６ｂと半導体基板２１との間に形成された電位障壁をトンネルして、半導体基板２１内に供給される。そして、導電層２６ｂから半導体基板２１内に供給された電子は、アシストゲート１２ｄの下面に形成された導電層２６ｂ内に入り込む。

このように、アシストゲート１２ｂと、アシストゲート１２ｄとにより挟まれる半導体基板２１の主表面側のうち、選択されたコントロールゲート１４ｃの下面側において、電流が流れる。そして、この書込み電流の電子の一部が、選択されたコントロールゲート１４ｃの下面に形成されたフローティングゲート１３ｃ内に入り込む。このようにして、電気情報が記憶される。ここで、アシストゲート１２ｃの下面と、半導体基板２１との間には、絶縁膜２８が形成されているので、書込み電流がアシストゲート１２ｃの下面側を通過する際、書込み電流の電子が、アシストゲート１２ｃ内に入り込み難くなっている。

図１２を用いて、本実施の形態２に係る不揮発性半導体装置２００の読み出し動作について説明する。図１２は、読み出し動作の際における不揮発性半導体装置２００の上面図である。この図１２に示されるように、グローバルビット線１０ｂに０Ｖ程度の電圧を印加すると共に、共通ドレイン１５ｂに１Ｖ程度の電圧を印加する。そして、アシストゲート１２ｃには、４Ｖ程度の電圧を印加する。そして、選択トランジスタ１１ｂと、選択トランジスタ１６ｂとがＯＮとされる。また、選択されたコントロールゲート１４ｃには、１０Ｖ程度の電圧が印加される。ここで、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄと、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄとのカップリング比が、０．６程度とされているので、コントロールゲート１４ｃの下面に配置されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、６Ｖ程度の電圧が印加される。

さらに、非選択のコントロールゲート１４ａ、１４ｂ，１４ｃ，１４ｄには、０Ｖ程度の電圧が印加される。このため、コントロールゲート１４ａ、１４ｂ，１４ｃ，１４ｄの下面側に配置されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、０Ｖ程度の電圧が印加される。

図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線における断面図である。この図１３に示されるように、選択トランジスタ１１ｂがＯＮとなることにより、アシストゲート１２ｄの下面側に形成された導電層２６ｂに０Ｖ程度の電圧が印加される。また、アシストゲート１２ｃに４Ｖ程度の電圧が印加されると、アシストゲート１２ｃの下面側に反転層４０が形成される。そして、選択トランジスタ１６ｂがＯＮとなることにより、アシストゲート１２ｃの下面側に形成された反転層４０に１Ｖ程度の電圧が印加される。

ここで、アシストゲート１２ｄの下面に形成された導電層２６ｂと、選択されたコントロールゲート１４ｃとの交差領域３３では、アシストゲート１２ｄに隣接するフローティングゲート１３ｃには、６Ｖ程度の電圧が印加されている。このため、交差領域３３に形成された導電層２６ｂにおいては、フローティングゲート１３ｃの電位により、導電層２６ｂ内の電子がフローティングゲート１３ｃ側に引っ張られる。このため、アシストゲート１２ｄの下面に形成された導電層２６ｂと、半導体基板２１との間に形成された電位障壁をトンネルして、導電層２６ｂ内の電子が半導体基板２１内に供給される。

このように、読み出しの際には、アシストゲート１２ｄの下面に形成された導電層２６ｂのうち、交差領域３３に形成された部分から半導体基板２１内に電子が供給される。その一方で、アシストゲート１２ｄの下面に形成された導電層２６ｂのうち、交差領域３３以外の部分からは、半導体基板２１内に電子が供給され難いようになっている。すなわち、本実施の形態２においても、読み出しの際、いわゆるオープンフィールド電流の発生が抑制されている。

そして、アシストゲート１２ｄの下面に形成された導電層２６ｂから半導体基板２１内に供給された電子は、選択されたフローティングゲート１３ｃの下面側を通過して、アシストゲート１２ｃの下面に形成された反転層４０内に入り込む。ここで、選択されたフローティングゲート１３ｃに電荷が蓄電されているか、否かにより、しきい値電圧が変化する。そこで、アシストゲート１２ｃからアシストゲート１２ｄに向けて流れる電流量または電圧をセンシングすることにより、フローティングゲート１３ｃ内に電荷が蓄積されているかを判断し、電気情報を読み出すことができる。

なお、本実施の形態２に係る不揮発性半導体装置２００によれば、読み出しの際に、アシストゲート１２ｄの下面に形成された導電層２６ｂが、ソースとして機能するため、基板バイアス効果が抑制されている。このため、フローティングゲート１３ｃのしきい値電圧の変動が抑制されている。

なお、本実施の形態２に係る不揮発性半導体装置２００の消去動作は、上記実施の形態１に係る不揮発性半導体装置１００の消去動作と同じ動作である。

本実施の形態２に係る不揮発性半導体装置２００においては、アシストゲート１２ｃの下面側には、絶縁膜２８が形成されているため、読み出しの際に、書込み電流がアシストゲート１２ｃ内に入り込み難く、書込み効率の低下を抑制することができる。また、不揮発性半導体装置２００によれば、書込み動作の際に、アシストゲート１２ｄの下面側に形成された導電層２６ｂが、ソースとして機能するため、基板バイアス効果が抑制され、読み出しの際のフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄのしきい値電圧の変動を抑制することができる。

また、本実施の形態２に係る不揮発性半導体装置２００においても、上記実施の形態１に係る不揮発性半導体装置１００と、同様に、読み出しの際に、オープンフィールド電流が抑制されているため、基板バイアス効果を抑制することができる。このため、読み出しの際のしきい値電圧の変動および、フローティングゲートの位置によるしきい値電圧の変動を抑制することができる。

（実施の形態３）
図１４を用いて、本発明に係る実施の形態４について説明する。図１４は、本実施の形態４に係る不揮発性半導体装置３００の上面図である。この図１４に示されるように、半導体基板２１の主表面上には、一方向に向けて延在する複数のアシストゲート１２ｂ、１２ｄと、このアシストゲート１２ｂ、１２ｄに沿って延在する複数のアシストゲート１２ａ、１２ｃ、１２ｅとが形成されている。このアシストゲート１２ｂ、１２ｄと、アシストゲート１２ａ、１２ｃ、１２ｅとの間には、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄが形成されている。このフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄの上面側には、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄが形成されており、アシストゲート１２ｂ、１２ｄと交差する方向に向けて延在している。

アシストゲート１２ａ、１２ｃ、１２ｅの下面には、絶縁膜２８が形成されている。また、アシストゲート１２ｂ、１２ｄの下面のうち、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄと交差する交差領域には、導電層２６ｂが形成されている。また、アシストゲート１２ｂ、１２ｄの下面のうち、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄにより挟まれる領域には、絶縁膜（第１アシストゲート用絶縁膜）２９が形成されている。

図１５は、図１４のＸＶ−ＸＶ線における断面図である。この図１５に示されるように、絶縁膜２９は、絶縁膜２８より厚く形成されている。たとえば、絶縁膜２９の膜厚は、２０ｎｍ以上３０ｎｍ以下とされ、絶縁膜２８の膜厚は、５ｎｍ以上７ｎｍ以下とされる。

図１６は、図１４のＸＶＩ−ＸＶＩ線における断面図である。この図１６に示されるように、フローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄの下面と、半導体基板２１の主表面との間には、絶縁膜２７が形成されている。この絶縁膜２７の膜厚は、図１５に示される絶縁膜２９より薄く、絶縁膜２８より厚く形成されている。この絶縁膜２７の膜厚は、例えば、７ｎｍ以上９ｎｍとされている。

本実施の形態３に係る不揮発性半導体装置３００の書込み動作について説明する。図１７は、本実施の形態３に係る不揮発性半導体装置３００の書込み動作の際の上面図である。この図１７に示されるように、アシストゲート１２ｂには、０Ｖ程度の電圧が印加され、アシストゲート１２ｄには、４．５Ｖ程度の電圧が印加される。そして、選択されたコントロールゲート１４ｃには、１５Ｖ程度の電圧が印加され、選択されたコントロールゲート１４ｃの下面に配置されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、９Ｖ程度の電圧が印加される。非選択のコントロールゲート１４ａ、１４ｂ、１４ｄには、例えば、−１Ｖ〜０Ｖ程度の電圧が印加される。このため、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄの下面に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、−０．６Ｖ〜０Ｖ程度の電圧が印加される。

アシストゲート１２ｂに０Ｖ程度の電圧が印加されると、コントロールゲート１４ｂの下面に形成された導電層２６ｂにも、０Ｖ程度の電圧が印加される。また、アシストゲート１２ｄに４．５Ｖ程度の電圧が印加されると、このアシストゲート１２ｄの下面に形成された導電層２６ｂにも、４．５Ｖ程度の電圧が印加される。

そして、選択されたコントロールゲート１４ｃと、アシストゲート１２ｂとの交差領域３２では、隣接するフローティングゲート１３ｂには、９Ｖ程度の電圧が印加されている。このため、この交差領域３２に形成された導電層２６ｂ内の電子は、フローティングゲート１３ｂに向けて引っ張られる。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図であり、この図１８に示されるように、半導体基板２１と、アシストゲート１２ｂの下面に形成された導電層２６ｂとの間に形成される電位障壁をトンネルして、電子が半導体基板２１内に供給される。

また、アシストゲート１２ｂの交差領域３２以外の領域においては、隣接するフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄに印加された電圧が低いものとなっている。このため、アシストゲート１２ｂの下面に形成された導電層２６ｂのうち、交差領域３２以外の導電層２６ｂにおいては、電子が電位障壁を越えて半導体基板２１に供給され難くなっている。また、絶縁膜２９が膜厚に構成されているため、アシストゲート１２ｂの下面のうち、絶縁膜２９が形成された領域においては、絶縁膜２９の下面側に反転層が形成され難く、半導体基板２１に電子が供給され難くなっている。

そして、交差領域３２に形成された導電層２６ｂから半導体基板２１に供給された電子は、アシストゲート１２ｄの下面に形成された導電層２６ｂからアシストゲート１２ｄ内に供給される。このようにして、書込み電流が流れる。そして、この書込み電流が流れると、書込み電流の一部がフローティングゲート１３ｃ内に入り込み、フローティングゲート１３ｃ内に電荷が蓄積される。このようにして、選択されたフローティングゲート１３ｃ内に電気情報が書き込まれる。

図１９を用いて、不揮発性半導体装置３００の読み出し動作について説明する。図１９は、読み出し動作における不揮発性半導体装置３００の上面図である。

この図１９に示されるように、アシストゲート１２ｄには、０Ｖ程度の電圧が印加され、アシストゲート１２ｃには、４Ｖ程度の電圧が印加される。

また、選択されたコントロールゲート１４ｃには、１０Ｖ程度の電圧が印加される。この際、コントロールゲート１４ｃの下面側に配置されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、６Ｖ程度の電圧が印加される。非選択のコントロールゲート１４ａ、１４ｂ、１４ｄには、例えば、０Ｖ程度の電圧が印加される。このため、非選択のコントロールゲート１４ａ、１４ｂ、１４ｄの下面に形成されたフローティングゲート１３ａ、１３ｂ、１３ｃ、１３ｄには、０Ｖ程度の電圧が印加される。

そして、選択されたコントロールゲート１４ｃと、アシストゲート１２ｄとの交差領域３３にいては、隣接するフローティングゲート１３ｃには、６Ｖ程度の電圧が印加される。また、アシストゲート１２ｄの下面のうち、交差領域３３の部分に、導電層２６ｂが形成されている。

図２０は、図１９のＸＸ−ＸＸ線における断面図であり、この図２０に示されるように、アシストゲート１２ｃに電圧が印加されると、アシストゲート１２ｃの下面に位置する半導体基板２１の主表面上に反転層４０が形成される。そして、この反転層４０に１Ｖ程度の電圧を印加する。

このため、交差領域３３に形成された導電層２６ｂにおいては、隣接するフローティングゲート１３ｃの電位により、引っ張られる。このため、交差領域３３に形成された導電層２６ｂ内の電子が、半導体基板２１内に供給される。

半導体基板２１内に供給された電子は、フローティングゲート１３ｃの下面側を通過して、アシストゲート１２ｃの下面に形成された反転層４０内に供給される。

ここで、アシストゲート１２ｄの下面に形成された導電層２６ｂのうち、交差領域３３以外の領域においては、隣接するフローティングゲート１３ｃ、１３ｄに印加されている電位が低いため、半導体基板２１内に電子が供給されることが抑制されている。

また、アシストゲート１２ｄの下面に形成された絶縁膜２９の膜厚が厚く形成されているため、アシストゲート１２ｄに電圧が印加された際においても、絶縁膜２９の下面側に位置する半導体基板２１の主表面には、反転層が形成され難くいものとなっている。

このため、アシストゲート１２ｄのうち、交差領域３３以外の領域において、電子が半導体基板２１内に供給されることが抑制されている。

特に、絶縁膜２９が、アシストゲート１２ｂ、１２ｄの下面のうち、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄ間に挟まれた領域に形成されている。このため、書込み動作の際に、アシストゲート１２ｄの下面のうち、コントロールゲート１４ａ、１４ｂ、１４ｃ、１４ｄにより挟まれる領域から半導体基板２１内への電子の供給が抑制されている。

なお、本実施の形態３に係る不揮発性半導体装置３００の消去動作は、上記実施の形態１および実施の形態２と同様に、半導体基板２１に正の電圧を印加して、選択されたフローティングゲート１３ｃには、−１６Ｖ程度の電圧が印加される。

このように構成された不揮発性半導体装置３００によれば、読み出しの際に、いわゆるオープンフィールドリークが抑制されているため、基板バイアス効果を抑制することができる。特に、絶縁膜２９の膜厚が、絶縁膜２８の膜厚より厚く形成されており、絶縁膜２９の下面側の半導体基板２１の主表面上に反転層が形成され難く、良好にオープンフィールド電流の発生を抑制することができる。

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、不揮発性半導体装置に好適である。

実施の形態１に係る不揮発性半導体装置の上面図である。 図１のＩＩ−ＩＩ線における断面図である。 書込み動作の際における不揮発性半導体装置の上面図である。 図３のＩＶ−ＩＶ線における断面図である。 図４のアシストゲートとフローティングゲートとにおける要部拡大図である。 読み出し動作における不揮発性半導体装置の上面図である。 図６のＶＩＩ−ＶＩＩ線における断面図である。 実施の形態２に係る不揮発性半導体装置の上面図である。 図８のＩＸ−ＩＸ線における断面図である。 実施の形態２に係る不揮発性半導体装置の書込み動作における上面図である。 図１０のＸＩ−ＸＩ線における断面図である。 読み出し動作の際における不揮発性半導体装置の上面図である。 図１２のＸＩＩＩ−ＸＩＩＩ線における断面図である。 本実施の形態３に係る不揮発性半導体装置の上面図である。 図１４のＸＶ−ＸＶ線における断面図である。 図１４のＸＶＩ−ＸＶＩ線における断面図である。 実施の形態３に係る不揮発性半導体装置の書込み動作の際の上面図である。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。 読み出し動作における不揮発性半導体装置の上面図である。 図１９のＸＸ−ＸＸ線における断面図である。

符号の説明

１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ アシスゲート、１３ａ フローティングゲート、１４ａ コントロールゲート、１５ａ 共有ドレイン、１６ａ 選択トランジスタ、２６ａ，２６ｂ 導電層、２７，２８，２９ 絶縁膜、３２，３３ 交差領域、４０ 反転層、５０ 不純物領域、１００ 不揮発性半導体装置。

Claims (8)

1. 主表面を有する半導体基板と、
   前記半導体基板の主表面上に形成され、一方向に向けて延在し前記半導体基板内に電子を供給可能な第１アシストゲートと、
   前記半導体基板の主表面上に形成され、前記第１アシストゲートに沿って延在し、前記半導体基板に所定電圧を印加する第２アシストゲートと、
   前記第１アシストゲートと、前記第２アシストゲートとの間に配置され、電子を蓄積するフローティングゲートと、
   前記第１アシストゲートと前記半導体基板とを接続し、前記半導体基板と前記第１アシストゲート間に電位障壁を形成する第１アシストゲート用導電層とを備えた不揮発性半導体装置。
2. 前記第２アシストゲートの下面と前記半導体基板との間に形成された第２アシストゲート用絶縁膜をさらに備えた、請求項１に記載の不揮発性半導体装置。
3. 前記第２アシストゲートの下面と、前記半導体基板との間に形成され、前記第１アシストゲート用導電層より、電位障壁の高い電位障壁を前記第２アシストゲートと、前記半導体基板との間に形成する第２アシストゲート用導電層をさらに備えた、請求項１または請求項２に記載の不揮発性半導体装置。
4. 前記フローティングゲートは、前記第１アシストゲートが延在する方向に向けて複数形成され、
   前記フローティングゲート上に形成され、前記第１アシストゲートと交差する方向に延在する複数のコントロールゲートと、
   前記第１アシストゲートの下面のうち、前記コントロールゲートにより挟まれる領域に形成された第１アシストゲート用絶縁膜と、をさらに備え、
   前記第１アシストゲートの下面のうち、前記第１アシストゲートと前記コントロールゲートとの交差領域に前記第１アシストゲート用導電層が形成された、請求項１から請求項３のいずれかに記載の不揮発性半導体装置。
5. 前記第１アシストゲート用絶縁膜は、前記第２アシストゲート用絶縁膜より厚く形成された、請求項４に記載の不揮発性半導体装置。
6. 前記第１アシストゲート用導電層と、前記半導体基板との接触部に、不純物領域が形成された、請求項１から請求項５のいずれかに記載の不揮発性半導体装置。
7. 前記第１アシストゲート用導電層は、シリサイドから構成されている、請求項１から請求項６のいずれかに記載の不揮発性半導体装置。
8. 前記第２アシストゲート用導電層は、シリサイドから構成されている、請求項３から請求項７のいずれかに記載の不揮発性半導体装置。

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