JP5246549B2 - 高密度nand不揮発性メモリデバイス - Google Patents
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Description
他の実施形態も記述され請求される。
NANDメモリアレイアーキテクチャにおいてフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置された、バンド操作されたゲートスタックを有するデュアルゲート(又はバックサイドゲート)不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述された。本発明の実施形態の浮遊ノードメモリセルの非対称又はダイレクトトンネルバリアを有する、バンドギャップ操作されたゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的消去を可能にし、一方で、良好な電荷保持のための高い電荷阻止バリア及び深いキャリアトラップサイトを維持する。ダイレクトトンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子への損傷を減少し、書き込み疲労及び漏洩問題を減少し、デバイス寿命を高め、一方で、進歩的なリソグラフィック及びフィーチャサイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、縮小したフィーチャのワード線及び一体縦型選択ゲートを利用する改良した高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおけるビットストレージの多重レベル、及びフロント又はバックサイド制御ゲートからのホール注入による消去を可能にする。
Claims (27)
- NANDアーキテクチャメモリセルストリングであって、
基板上に形成された複数のデュアルゲート不揮発性メモリセルを含み、前記複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され、
前記複数のデュアルゲート不揮発性メモリセルの各々が、前記基板上かつチャネル領域の下に形成されたバックサイドのゲート絶縁体スタック、及び前記チャネル領域の上に形成されたフロントサイドのゲート絶縁体スタックを含み、
前記複数のデュアルゲート不揮発性メモリセルのうちの1つ以上における電荷トラップゲートスタックが、
前記チャネル領域に隣接して形成された2つ以上の副層を含む、非対称バンドギャップのトンネル絶縁体層であって、前記2つ以上の副層の各々が、前記チャネル領域の側から増加していく伝導帯オフセットの、及び、前記チャネル領域の側から増加していく誘電率値の、ダイレクトトンネル絶縁体層を含み、前記トンネル絶縁体層の前記2つ以上の副層は2つの副層を含み、第1及び第2の副層は、SiO 2 及びPr 2 O 3 、SiO 2 及びTiO 2 、ならびにSiO 2 及びHfO 2 の内の一つである、トンネル絶縁体層と、
前記トンネル絶縁体層に隣接して形成されたトラップ層と、
前記トラップ層に隣接して形成された電荷阻止層と、
前記電荷阻止層に隣接して形成された制御ゲートと、
を含む、NANDアーキテクチャメモリセルストリング。 - NANDアーキテクチャメモリセルストリングであって、
基板上に形成された複数のデュアルゲート不揮発性メモリセルを含み、前記複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され、
前記複数のデュアルゲート不揮発性メモリセルの各々が、前記基板上かつチャネル領域の下に形成されたバックサイドのゲート絶縁体スタック、及び前記チャネル領域の上に形成されたフロントサイドのゲート絶縁体スタックを含み、
前記複数のデュアルゲート不揮発性メモリセルのうちの1つ以上における電荷トラップゲートスタックが、
前記チャネル領域に隣接して形成された2つ以上の副層を含む、非対称バンドギャップのトンネル絶縁体層であって、前記2つ以上の副層の各々が、前記チャネル領域の側から増加していく伝導帯オフセットの、及び、前記チャネル領域の側から増加していく誘電率値の、ダイレクトトンネル絶縁体層を含み、前記トンネル絶縁体層の前記2つ以上の副層は3つの副層を含み、第1、第2、及び第3の副層は、SiO 2 、SiN、及びHfO 2 ;SiO 2 、HfO 2 、及びPr 2 O 3 ;SiO 2 、HfO 2 、及びTiO 2 ;SiO 2 、酸素リッチSiON、及びHfO 2 ;ならびにSiO 2 、Al 2 O 3 、及びHfO 2 の内の一つである、トンネル絶縁体層と、
前記トンネル絶縁体層に隣接して形成されたトラップ層と、
前記トラップ層に隣接して形成された電荷阻止層と、
前記電荷阻止層に隣接して形成された制御ゲートと、
を含む、NANDアーキテクチャメモリセルストリング。 - 前記デュアルゲート不揮発性メモリセルは、バックサイドトラップのデュアルゲート不揮発性メモリセルであり、前記バックサイドのゲート絶縁体スタックが前記電荷トラップゲートスタックであり、前記フロントサイドのゲート絶縁体スタックが無電荷トラップアクセスゲートスタックである、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。
- 前記デュアルゲート不揮発性メモリセルは、フロントサイドトラップデュアルゲート不揮発性メモリセルであり、前記フロントサイドゲート絶縁体スタックが前記電荷トラップゲートスタックであり、前記バックサイドゲート絶縁体スタックが無電荷トラップアクセスゲートスタックである、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。
- 前記トラップ層は、酸素リッチ酸窒化ケイ素(SiON)、窒素リッチ酸窒化ケイ素(SiON)、窒化アルミニウム(AlN)、窒化ケイ素(SiN)、シリコンリッチ窒化物(SRN)、酸化ハフニウム(HfO2)、及び酸化チタニウム(TiO2)の内の一つを更に含む、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。
- 前記トラップ層は、金属、半導体、窒化物、又は電荷トラップ不純物のナノ結晶又はナノドットを更に含む、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。
- 前記ナノ結晶又はナノドットは、シリコン、ゲルマニウム、金、タングステン、チタニウム、コバルト、白金、及びパラジウムのナノ結晶又はナノドットの内の一つを更に含む、請求項6に記載のNANDアーキテクチャメモリセルストリング。
- 前記電荷阻止層は、高K誘電体の1つ以上の副層を含む、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。
- 前記電荷阻止層の前記1つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩系のうちの一つからである、請求項8に記載のNANDアーキテクチャメモリセルストリング。
- 前記電荷阻止層の前記1つ以上の副層の各々は、酸化ハフニウム(HfO2)、アルミナ(Al2O3)、ハフニウムシリコン酸窒化物(HfSiON)、酸化プラセオジム(Pr2O3)、及び酸化チタン(TiO2)の内の一つである、請求項9に記載のNANDアーキテクチャメモリセルストリング。
- 前記NANDアーキテクチャメモリセルストリングは、NANDアーキテクチャメモリアレイの一部を形成し、
前記NANDアーキテクチャメモリアレイは、
複数の前記NANDアーキテクチャメモリセルストリングと、
複数のワード線と、
を含み、
前記複数のワード線の各々は、前記複数のNANDアーキテクチャメモリセルストリングの1つ以上のデュアルゲート不揮発性メモリセルの1つ以上の制御ゲートに結合され、前記ワード線のうちの所与の1つに結合された前記1つ以上のデュアルゲート不揮発性メモリセルの各々は、前記複数のNANDアーキテクチャメモリストリングのうちのそれぞれ異なるストリングからのメモリセルである、請求項1又は2に記載のNANDアーキテクチャメモリセルストリング。 - 前記複数のNANDアーキテクチャメモリストリングの隣接するストリング同士間に分離領域が形成される、請求項11に記載のNANDアーキテクチャメモリセルストリング。
- 前記NANDアーキテクチャメモリアレイはメモリデバイスの一部を形成し、該メモリデバイスは、
基板上に形成された前記NANDアーキテクチャメモリアレイと、
制御回路と、
行デコーダであって、前記行デコーダには前記複数のワード線が結合されている、行デコーダと、
を含む、請求項11に記載のNANDアーキテクチャメモリセルストリング。 - 前記メモリデバイスは、EEPROMメモリデバイス及びフラッシュメモリデバイスの内の一つである、請求項13に記載のNANDアーキテクチャメモリセルストリング。
- 前記メモリデバイスはシステムの一部を形成し、
前記システムは、少なくとも1つのメモリデバイスに結合されたプロセッサを含む、請求項13に記載のNANDアーキテクチャメモリセルストリング。 - NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを形成する方法であって、
複数のデュアルゲート不揮発性メモリセルを基板上に形成することと、
前記複数のデュアルゲート不揮発性メモリセルを結合してNANDアーキテクチャメモリセルストリングを形成することと、
を含み、
前記デュアルゲート不揮発性メモリセルを形成することは、
チャネル領域を形成することと、
バックサイドのゲート絶縁体スタックを前記チャネル領域の下に形成し、フロントサイドのゲート絶縁体スタックを前記チャネル領域の上に形成することと、
を含み、
前記バックサイドのゲート絶縁体スタック及び前記フロントサイドのゲート絶縁体スタックを形成することは、電荷トラップゲート絶縁体スタックを形成すること及び無電荷トラップゲート絶縁体スタックを形成することを更に含み、前記電荷トラップゲート絶縁体スタックを形成することは、
前記チャネル領域に隣接して、2つ以上の副層からなるトンネル絶縁体層を形成することであって、前記2つ以上の副層の各々は、前記チャネル領域の側から増加していく伝導帯オフセットの、及び、前記チャネル領域の側から増加していく誘電率値の、ダイレクトトンネル絶縁体層を含む、ことと、
前記トンネル絶縁体層に隣接してトラップ層を形成することと、
前記トラップ層に隣接して電荷阻止層を形成することと、
前記電荷阻止層に隣接して制御ゲートを形成することと、
を含み、
前記2つ以上の副層からなるトンネル絶縁体層を形成することは、2つの副層を形成することを更に含み、第1及び第2の副層は、SiO 2 及びPr 2 O 3 、SiO 2 及びTiO 2 、ならびにSiO 2 及びHfO 2 の内の一つである、方法。 - NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを形成する方法であって、
複数のデュアルゲート不揮発性メモリセルを基板上に形成することと、
前記複数のデュアルゲート不揮発性メモリセルを結合してNANDアーキテクチャメモリセルストリングを形成することと、
を含み、
前記デュアルゲート不揮発性メモリセルを形成することは、
チャネル領域を形成することと、
バックサイドのゲート絶縁体スタックを前記チャネル領域の下に形成し、フロントサイドのゲート絶縁体スタックを前記チャネル領域の上に形成することと、
を含み、
前記バックサイドのゲート絶縁体スタック及び前記フロントサイドのゲート絶縁体スタックを形成することは、電荷トラップゲート絶縁体スタックを形成すること及び無電荷トラップゲート絶縁体スタックを形成することを更に含み、前記電荷トラップゲート絶縁体スタックを形成することは、
前記チャネル領域に隣接して、2つ以上の副層からなるトンネル絶縁体層を形成することであって、前記2つ以上の副層の各々は、前記チャネル領域の側から増加していく伝導帯オフセットの、及び、前記チャネル領域の側から増加していく誘電率値の、ダイレクトトンネル絶縁体層を含む、ことと、
前記トンネル絶縁体層に隣接してトラップ層を形成することと、
前記トラップ層に隣接して電荷阻止層を形成することと、
前記電荷阻止層に隣接して制御ゲートを形成することと、
を含み、
前記2つ以上の副層からなるトンネル絶縁体層を形成することは、3つの副層を形成することを更に含み、第1、第2、及び第3の副層は、SiO 2 、SiN、及びHfO 2 ;SiO 2 、HfO 2 、及びPr 2 O 3 ;ならびにSiO 2 、HfO 2 、及びTiO 2 の内の一つである、方法。 - 前記電荷トラップゲート絶縁体スタックを形成することは、前記バックサイドのゲート絶縁体スタックを形成することを更に含む、請求項16又は17に記載の方法。
- 前記電荷トラップゲート絶縁体スタックを形成することは、前記フロントサイドのゲート絶縁体スタックを形成することを更に含む、請求項16又は17に記載の方法。
- 前記複数のデュアルゲート不揮発性メモリセルを結合してNANDアーキテクチャメモリセルストリングを形成することは、各デュアルゲート不揮発性メモリセル間に1つ以上のソース/ドレイン領域を形成すること、及び前記NANDアーキテクチャメモリセルストリングの前記デュアルゲート不揮発性メモリセルを通る単一のチャネル領域を形成することの内の一つを更に含む、請求項16又は17に記載の方法。
- 前記基板上に1つ以上のトレンチを形成することであって、前記トレンチは、その間に、関連する隆起エリアを画定する、ことと、
前記隆起エリアに前記複数のデュアルゲート不揮発性メモリセルを形成することと、
第1のトレンチの側壁上に第1の縦型選択ゲートを形成することであって、前記第1の縦型選択ゲートは、前記NANDアーキテクチャメモリストリングの第1のデュアルゲート不揮発性メモリセルに結合される、ことと、
前記第1のトレンチの底部に前記縦型選択ゲートのソース/ドレイン領域を形成することと、
第2のトレンチの側壁上に第2の縦型選択ゲートを形成することであって、前記第2の縦型選択ゲートは、前記NANDアーキテクチャメモリストリングの最後のデュアルゲート不揮発性メモリセルに結合される、ことと、
前記第2のトレンチの底部に前記第2の選択ゲートのソース/ドレイン領域を形成することと、
を更に含む、請求項16又は17に記載の方法。 - 複数のワード線を、交互に並ぶ“T”形に形成することを更に含む、請求項16又は17に記載の方法。
- 前記トラップ層を形成することは、浮遊ゲート、浮遊ノード、及び埋め込みトラップ層の内の一つを形成することを更に含む、請求項16又は17に記載の方法。
- 前記トラップ層を形成することは、酸素リッチ酸窒化ケイ素(SiON)、窒素リッチ酸窒化ケイ素(SiON)、窒化アルミニウム(AlN)、窒化ケイ素(SiN)、シリコンリッチ窒化物(SRN)、酸化ハフニウム(HfO2)、及び酸化チタニウム(TiO2)の内の一つからなるトラップ層を形成することを更に含む、請求項23に記載の方法。
- 前記電荷阻止層を形成することは、高K誘電体の1つ以上の副層からなる電荷阻止層を形成することを更に含む、請求項16又は17に記載の方法。
- 前記高K誘電体の1つ以上の副層からなる電荷阻止層を形成することは、酸化物、混合酸化物、窒化物、及びケイ酸塩系の内の一つからなる絶縁体から前記1つ以上の副層を形成することを更に含む、請求項25に記載の方法。
- 前記高K誘電体の1つ以上の副層からなる電荷阻止層を形成することは、酸化ハフニウム(HfO2)、アルミナ(Al2O3)、ハフニウムシリコン酸窒化物(HfSiON)、酸化プラセオジム(Pr2O3)、及び酸化チタン(TiO2)の内の一つからなる1つ以上の副層を形成することを更に含む、請求項26に記載の方法。
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