CN108962901B - 半导体存储器件及其制造方法和掩膜版 - Google Patents

半导体存储器件及其制造方法和掩膜版 Download PDF

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Abstract

本发明提供一种半导体存储器件及其制造方法和掩膜版，通过将选择栅极线与其相邻的字线合并为一体，消除了由于选择栅极线与其相邻的字线之间的间隔宽度大于相邻两条字线之间的间隔宽度而造成的电荷存储层过刻蚀问题，同时还保证了选择栅极线的刻蚀工艺窗口，避免了由于第二图案化层的对准移位而造成一侧的选择栅极线与其相邻的字线之间的间隔宽度过大、另一侧的选择栅极线与其相邻的字线之间的间隔宽度过小甚至合并的问题。

Description

半导体存储器件及其制造方法和掩膜版
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体存储器件及其制造方法和掩膜版。
背景技术
随着半导体技术的发展，半导体存储器件以实现更大的存储容量和更低的制造成本为主要发展目标之一，如或非(NOR)闪存、与非(NAND)闪存等，相对于常规存储装置如磁存储器件，半导体存储器件具有访问速度快、存储密度高等优点。对于NAND闪存，在连接源线SL和位线BL的两条相邻的选择栅极线SL之间布置有多条字线WL(即同行的存储单元的控制栅极连接在一起)，字线之间以及字线与其紧挨选择栅极线SL之间的间距随着微型化和高存储密度化变得越来越窄，由此导致NAND闪存的制造工艺中很容易产生一些缺陷。
发明内容
本发明的目的在于一种半导体存储器件及其制造方法和掩膜版，能够增大选择栅极线刻蚀工艺的窗口，避免选择栅极线和其紧挨的字线之间的空间中的过刻蚀缺陷。
为了实现上述目的，本发明提供一种半导体存储器件的制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底表面上依次形成电荷存储层、控制栅极层以及具有与待形成的多条字线相对应的第一图案的第一图案化层；
在所述第一图案化层的表面上依次形成覆盖层和具有与待形成的多条选择栅极线相对应的第二图案的第二图案化层；
以所述第二图案化层为掩膜，刻蚀所述覆盖层，以将所述覆盖层图形化并暴露出所述第一图案化层；
以图形化的覆盖层和暴露出的所述第一图案化层为掩膜，刻蚀所述控制栅极层，以形成多条字线和多条选择栅极线，且紧挨所述多条字线所在区域的选择栅极线与其相邻的字线合并为一体。
可选的，所述电荷存储层和所述半导体衬底之间还形成有栅极氧化层，所述电荷存储层包括依次形成于所述栅极氧化层表面上的浮栅层和栅间绝缘层。
可选的，所述栅间绝缘层为氧化硅-氮化硅-氧化硅叠层结构。
可选的，在形成所述多条字线和多条选择栅极线之后，以所述多条字线和多条选择栅极线为掩膜，刻蚀所述栅间绝缘层和浮栅层，以形成存储单元。
可选的，刻蚀所述栅间绝缘层和浮栅层，以形成所述存储单元的过程包括：
刻蚀保护层形成步骤：在所述多条字线和多条选择栅极线以及所述栅间绝缘层表面上形成刻蚀保护层；
选择栅极线保护层形成步骤：在所述刻蚀保护层表面上形成选择栅极线保护层；
浮栅刻蚀步骤：以所述多条字线和多条选择栅极线为掩膜，刻蚀所述选择栅极线保护层、刻蚀保护层、栅间绝缘层和浮栅层；
选择栅极线保护层去除步骤：去除所述浮栅刻蚀步骤后剩余的选择栅极线保护层；
循环重复选择栅极线保护层形成步骤、浮栅刻蚀步骤以及选择栅极线保护层去除步骤，直至所述浮栅层被刻蚀至要求深度。
可选的，所述选择栅极线保护层为有机聚合物。
可选的，在所述控制栅极层和所述第一图案化层之间还依次形成有硬掩膜层和刻蚀阻挡层。
可选的，在所述硬掩膜层和刻蚀阻挡层之间还形成有先进图形化膜层，所述先进图形化膜层包括无定形碳层和/或非晶硅层。
可选的，以图形化的覆盖层和暴露出的所述第一图案化层为掩膜，首先，依次刻蚀所述刻蚀阻挡层、先进图形化膜层、硬掩膜层和控制栅极层；然后，去除所述图形化的覆盖层、所述第一图案化层、所述刻蚀阻挡层及所述先进图形化膜层，以形成所述多条字线和所述多条选择栅极线。
可选的，形成所述第一图案化层的步骤包括：
在所述刻蚀阻挡层表面上形成牺牲层；
刻蚀所述牺牲层至所述刻蚀阻挡层表面，以形成若干开口；
在所述开口中形成侧墙，所述侧墙在所述开口侧壁上的厚度等于待形成的字线的线宽，相邻所述侧墙之间的间隔等于所述待形成的字线间的间隔；
去除所述牺牲层，所述侧墙即为具有所述第一图案的所述第一图案化层。
可选的，所述第一图案化层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
可选的，所述覆盖层包括不掺杂二氧化硅基材料层、掺杂二氧化硅基材料层、有机硅酸盐玻璃层、多孔硅酸盐玻璃层、氮化硅基材料层、氮氧化硅基材料层、碳化硅基材料层、低K介电材料层、有机聚合物材料、无定形碳和抗反射涂层中的至少一种。
可选的，所述第二图案化层为光刻胶。
可选的，所述覆盖层和第二图案化层之间还有罩层，所述罩层为能够吸收或反射辐射的材料。
可选的，与所述选择栅极线合并为一体的字线为虚拟字线。
本发明还提供一种半导体存储器件，包括连续平行排列的多条字线以及紧挨所述多条字线一侧且连续平行排列的多条选择栅极线，紧挨所述多条字线的选择栅极线和其相邻的字线合并为一体。
可选的，与所述选择栅极线合并为一体的字线为虚拟字线。
可选的，所述多条字线等线宽、等间隔排列。
本发明还提供一种掩膜版，在上述的半导体存储器件的制造方法使用，或者用于上述的半导体存储器件的制造，所述掩膜版具有能够使选择栅极线与相邻的字线合并为一体的图案。
可选的，所述掩膜版为选择栅极线掩膜版。
与现有技术相比，本发明的技术方案具有以下有益效果：
通过将边缘的选择栅极线与相邻的字线合并为一体，消除了原先由于选择栅极线与相邻的字线之间的间隔宽度大于相邻两条字线之间的间隔宽度而造成的电荷存储层过刻蚀问题，同时还保证了选择栅极线的刻蚀工艺窗口，避免了原先由于第二图案化层的对准移位(OVL)而造成一侧的选择栅极线与其相邻的字线之间的间隔宽度过大、另一侧的选择栅极线与其相邻的字线之间的间隔宽度过小甚至合并的问题。
附图说明
图1是一种NAND存储器件的平面结构示意图；
图2A和2B是一种NAND存储器件的制造方法中的剖面结构示意图；
图3是本发明具体实施例的半导体存储器件的制造方法流程图；
图4A至4I是本发明具体实施例的半导体存储器件的制造方法中的器件结构剖面示意图。
具体实施方式
如图1所示，NAND快闪存储器件可以包括被器件隔离层分开的半导体衬底中的多个平行有源区(ACT，未图示)，接地选择栅极线GSL(接地选择晶体管的栅极连接在一起形成，这些接地选择晶体管的源极或漏极连接源线)、串选择栅极线SSL(串选择晶体管的栅极连接在一起形成，这些串选择晶体管的源极或漏极连接位线)和字线WL(由同一个有源区上的存储单元的控制栅极连接在一起形成)可以平行排列且交叉该有源区(ACT)，在每个字线WL和每个有源区(ACT)之间可以提供相应的电荷存储结构，以在字线WL和有源区(ACT)的每个交叉点提供相应的存储单元。而且，沿接地选择栅极线GSL和串选择栅极线SSL之间的一个有源区(ACT)上形成的多个存储单元可以定义存储单元串，相邻存储单元串可以被两个接地选择栅极线GSL分开或被两个串选择栅极线SSL分开。
接地选择栅极线GSL、串选择栅极线SSL之间的字线WL通常为高密度(dense)区域，接地选择栅极线GSL、串选择栅极线SSL所在区域为低密度(ISO)区域，接地选择栅极线GSL、串选择栅极线SSL之间的字线WL区域中的每条字线WL的线宽基本相同，各条字线WL均匀、等间隔(space)分布，接地选择栅极线GSL、串选择栅极线SSL的线宽通常比字线WL的线宽大，最相邻的两条接地选择栅极线GSL和最相邻的两条串选择栅极线SSL之间的间隔(space)基本相同，且都远大于相邻两条字线WL之间的间隔(space)，例如至少为3倍，而且接地选择栅极线GSL、串选择栅极线SSL和相邻的字线WL之间的间隔(space)通常略大于两条相邻的字线WL间的间隔(space)。
请参考图2A和2B，一种上述的NAND快闪存储器件的制造过程，包括以下步骤：
首先，在一具有选择栅区域(SL区域)和字线区域(WL区域)的半导体衬底100上依次栅极氧化层101、浮栅层102、ONO(氧化硅-氮化硅-氧化硅)层103、控制栅极层104、PEOX(增强型氧化层)层105、ACL(非晶碳)106、刻蚀阻挡层107、用于定义WL区域中形成的各条字线的第一图案化层108、顶部平坦化的覆盖层109、罩层110以及用于定义SL区域中形成的各条选择栅极线的第二图案化层111，其中，第一图案化层108通常为侧墙结构，第二图案化层111通常为光刻胶(PR)，第一图案化层108的边缘与邻近的第二图案化层111的边缘的间距D1大于第一图案化层108中定义的相邻两条字线的间距D2；
然后，以第二图案化层111为掩膜，刻蚀罩层110、覆盖层109，直至刻蚀阻挡层107表面，此时第二图案化层111转移到覆盖层109中，且覆盖层109，第一图案化层108被完全暴露出来；
接着，去除第二图案化层111，以覆盖层109和第一图案化层108为掩膜，对刻蚀阻挡层107、ACL(非晶碳)106、PEOX(增强型氧化层)层105、控制栅极层104进行刻蚀，刻蚀停止在ONO层103表面，从而形成相应的字线和选择栅极线；
之后，去除刻蚀阻挡层107和ACL(非晶碳)106，以PEOX(增强型氧化层)层105和控制栅极层104为掩膜，刻蚀ONO(氧化硅-氮化硅-氧化硅)层103和浮栅层102，刻蚀停止在浮栅层102中一定深度，从而形成各个存储单元。
上述过程中，一侧的字线区域WL中，紧挨SL区域的第一条字线和第二条字线之间的间距(gap)D2是由第一图案化层108定义的，且与这两条字线所在WL区域的中间区域的字线间距(space CD)相同，所以这两条字线间的浮栅层102的刻蚀深度不会与其所在WL区域的中间区域的字线间的浮栅层102的刻蚀深度产生差异，例如紧挨选择栅极线SL1的WL11、WL12的间距D2与WL11所在WL区域的中间区域的字线间距CD相同，紧挨选择栅极线SL2的WL21、WL22的间距D2与WL21所在WL区域的中间区域的字线间距CD相同，WL11、WL12之间的浮栅层102的刻蚀深度不会与WL11、WL12所在WL区域的中间区域的字线间的浮栅层102的刻蚀深度产生差异，WL21、WL22之间的浮栅层102的刻蚀深度不会与WL21、WL22所在WL区域的中间区域的字线间的浮栅层102的刻蚀深度产生差异；而选择栅极线的刻蚀工艺窗口受到紧挨字线区域WL的边缘的选择栅极线和其紧邻的字线之间的间距D1的限制，D1是由第二图案化层111的堆叠对准精度(OVL)决定的，D1往往会大于D2，在WL区域和SL区域中同时刻蚀浮栅层102时，紧挨WL区域的边缘的选择栅极线与其紧挨的字线间的浮栅层102刻蚀速率相对较快，即所述选择栅极线与其紧挨的字线间的浮栅层102之间的浮栅层102的刻蚀深度相比所述选择栅极线紧挨的WL区域的中间区域的字线间的浮栅层102的刻蚀深度，存在过刻蚀(etch loading)问题，进而导致浮栅缺陷点(weak point)问题。如图2B中，WL11与其紧挨的选择栅极线SL1之间的浮栅层102刻蚀深度相比WL1所在WL区域的中间区域的字线间的浮栅层102的刻蚀深度深h。
此外，第二图案化层110形成时，可能会产生OVL移位(如图2A所示中的箭头所示)，所述OVL移位的结果，会导致一侧的选择栅极线SL1与其紧邻的第一条字线WL11之间的间距增大d，即从D1增大到D1’，而另一侧的选择栅极线SL2与其紧邻的第一条字线WL21之间的间距缩小d，即从D1缩小到D1”，甚至选择栅极线SL2与其紧邻的第一条字线WL21可能会直接合并在一起，由此进一步加剧选择栅极线SL1与其紧邻的字线WL11间的浮栅层102的过刻蚀问题，最终影响制得的NAND存储器件的性能。
本发明提供一种半导体存储器件及其制造方法和掩膜版，主要是解决选择栅极线与其紧邻的字线间的浮栅层相比字线间的浮栅层存在的过刻蚀问题，以及避免第二图案化层的OVL移位带来的不利影响，本发明的技术方案的核心思想在于，修改用于定义选择栅极线的掩膜版(mask)，从而调整第二图案化层中用于定义SL区域边缘的与字线相邻的选择栅极线的位置，使这两条边缘的选择栅极线同时向两侧平移调整，直至消除与其相邻的字线之间的间隔，即将两条边缘的选择栅极线分别和其紧挨的字线合并在一起，从而消除了边缘的选择栅极线与其相邻的字线之间的浮栅层过刻蚀问题。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图3，本发明提供一种半导体存储器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底表面上依次形成电荷存储层、控制栅极层以及具有与待形成的多条字线相对应的第一图案的第一图案化层；
S2，在所述第一图案化层的表面上依次形成覆盖层和具有与待形成的多条选择栅极线相对应的第二图案的第二图案化层；
S3，以所述第二图案化层为掩膜，刻蚀所述覆盖层，以将所述覆盖层图形化并暴露出所述第一图案化层；
S4，以图形化的覆盖层和暴露出的所述第一图案化层为掩膜，刻蚀所述控制栅极层，以形成多条字线和多条选择栅极线，且紧挨所述多条字线所在区域的选择栅极线与其相邻的字线合并为一体。
请参考图4A至图4C，步骤S1的具体过程包括：
首先，请参考图4A，提供半导体衬底400，所述半导体衬底400具有用于形成字线的字线区域I以及用于形成选择栅极线的选择栅区域II，在整个所述半导体衬底400表面上依次形成栅极氧化(GOX)层401、浮栅(FG)层402、栅间绝缘层403、控制栅极层404、硬掩膜层405、先进图形化膜层(APF)406、刻蚀阻挡层407以及牺牲层408，其中，半导体衬底400可以由任何本领域技术人员熟知的半导体材料来形成，例如硅、硅锗或者类似材料等，可以是体(bulk)材料衬底或绝缘体上硅(SOI)，半导体衬底400中可以已形成阱、有源区(ACT)等结构。栅极氧化层401可以通过热氧化工艺或者化学气相沉积工艺形成。浮栅层402和栅间绝缘层403组成电荷存储层，在后续的控制栅极层404的控制下实现存储功能，浮栅层402可以是多晶硅、金属纳米晶、硅锗纳米晶或者其他合适的导电材料，通过化学气相沉积工艺形成，栅间绝缘层403可以为氧化硅-氮化硅-氧化硅(ONO)叠层结构，通过化学气相沉积工艺在浮栅层402表面上依次沉积二氧化硅层、氮化硅层、二氧化硅层形成，当然，栅间绝缘层403还可以是其他合适材料，例如氧化硅、氮化硅或氮氧化硅单层结构，或者包括氧化硅、氮化硅、氮氧化硅两种以上层堆叠的结构。控制栅极层404可以是多晶硅、金属硅化物、与金属硅化物结合的多晶硅或者其他合适材料，可以通过化学气相沉积工艺形成。硬掩膜层405可以是等离子体增强的氧化层(PEOX)，使用等离子体增强化学气相沉积(PECVD)形成，APF层406可以是非晶硅(α-si)和/或无定形碳(ACL)等，可以通过共形化学气相沉积工艺或者旋涂工艺形成，硬掩膜层405和APF层406都是用于光刻的目的，例如，用于降低在对上覆的光刻胶进行曝光中使用的光的反射，用于提供高蚀刻选择比和低线边缘粗糙度(LER)，以及用于提供平坦的表面。刻蚀阻挡层407用于在形成第一图案化层409时提供刻蚀停止点，以及保护下方叠层，刻蚀阻挡层407可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或其他合适的材料。
接着，请继续参考图4A，在所述刻蚀阻挡层407的表面上形成牺牲层408以及具有与第一图案相反的图案的图案化光刻胶层(未图示)，牺牲层408可以为与刻蚀阻挡层407和后续的第一图案化层409均不同的材料，且与刻蚀阻挡层407和后续的第一图案化层409均具有较高的刻蚀选择比，例如硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、灰化可移除电介质(ARD)材料、低K介电材料(介电常数K低于2.9)、加热可移除的有机聚合物材料、多晶硅、非晶硅、无定形碳等。
然后，请参考图4B，以所述具有与第一图案相反的图案的图案化光刻胶层为掩膜，刻蚀所述牺牲层408，刻蚀停止在所述刻蚀阻挡层407的表面，由此剩余的牺牲层408覆盖整个II区域，而在I区域覆盖后续要形成的某些相邻字线间的间隔，并具有暴露出刻蚀阻挡层407顶部表面的开口，所述开口与后续要形成的字线相对应，开口的宽度(2D0+D2)能够形成两条相邻的字线。
之后，请继续参考图4B，去除所述具有与第一图案相反的图案的图案化光刻胶层，并在牺牲层408和刻蚀阻挡层407的表面上沉积侧墙材料，沉积的侧墙材料在牺牲层408的图案中的第一开口的内侧壁上的厚度应大于等于待形成的字线宽度，然后对沉积的侧墙材料进行刻蚀，以在牺牲层408的开口的内侧壁上形成侧墙，且侧墙底部的宽度(或者说侧墙材料在开口的内侧壁上的厚度)D0等于待形成的字线的线宽，此时开口中侧墙的间隔D2即字线间的间隔。其中，侧墙材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
接着，请参考图4C，可以根据牺牲层408的材料特性，选择合适的工艺去除牺牲层408，侧墙即为具有所述第一图案的所述第一图案化层409，第一图案化层409中具有均匀分布的、且暴露出刻蚀阻挡层407表面的开口，所述开口即为后续要形成的字线间的间隔。
需要说明的是，当制作的半导体存储器件不是浮栅型闪存时，可以省略上述的步骤S1中的电荷存储层的浮栅层402的形成。此外，可以根据半导体存储器件的制造要求，适当增减控制栅极层404和第一图案化层409之间的叠层。
请参考图4D，在步骤S2中，首先，在第一图案化层409和刻蚀阻挡层407表面上形成顶部不低于第一图案化层409的覆盖层410，覆盖层410为与第一图案化层409和刻蚀阻挡层407相比具有高刻蚀选择比的材料，例如是不掺杂二氧化硅基材料层(如二氧化硅)、掺杂二氧化硅基材料层(如氟化氧化硅FSG)、有机硅酸盐玻璃层(如硼磷酸盐硅酸盐玻璃BPSG，磷酸盐硅酸盐玻璃PSG)、多孔硅酸盐玻璃层、氮化硅基材料层、氮氧化硅基材料层、碳化硅基材料层、低K介电材料层(介电常数K低于2.9)、有机聚合物材料(如聚酰亚胺、有机硅氧烷聚合物、聚亚芳基醚)、无定形碳和抗反射涂层(如底部抗反射层BARC)中的至少一种，可以通过旋涂或者化学气相沉积工艺形成，覆盖层410主要是为后续形成第二图案化层412提供平坦化的工艺表面，本实施例中，还在覆盖层410表面上通过CVD(化学气相沉积)、真空沉积、溅射或者旋涂来沉积形成罩层411，所述罩层411可包含吸收或反射辐射的材料，例如介电抗反射层(DARC)、底部抗反射层(BARC)、无定形碳(α-碳)、碳化硅、氮化钛(TiN)、氮化硅(SiN)、氮氧化硅(SiON)或金属涂层。当后续用于形成第二图案化层412的材料暴露于一定波长的光辐射之下(用来在光刻胶中产生高分辨率图案)时，罩层411可以保护覆盖层410不受该光辐射的影响。
请继续参考图4D，在步骤S2中，然后，在罩层411表面上涂覆光刻胶，并采用一种调整后的新的掩膜版，通过曝光、显影等光刻工艺，在涂覆的光刻胶中形成与选择栅极线对应的第二图案，形成第二图案化层412，该新的掩膜版相对原有的掩膜版能够将选择栅区域II两侧边缘的选择栅极线同时向两侧平移，进而与相邻字线区域I中的第一条字线合并为一体，即第二图案将其定义出紧挨字线区域I的选择栅极线与该选择栅极线紧挨的字线合并为一体，此时第二图案化层412的边缘的竖直投影与下方的第一图案化层409的边缘的竖直投影在同一直线上，或者超过下方的第一图案化层409的边缘的竖直投影。
请参考图4E，在步骤S3中，以第二图案化层412为掩膜，刻蚀罩层411和覆盖层410，直至刻蚀阻挡层407表面，从而将覆盖层410图形化。选择栅区域II中，第二图案化层412覆盖的罩层411和覆盖层410得以保留，用于定义出选择栅极线位置和尺寸，其余位置的罩层411和覆盖层410被去除，从而形成选择栅极线之间的间隔。而在字线区域I中，由于字线区域I表面上的罩层411和覆盖层410没有第二图案化层412的保护，且覆盖层410与第一图案化层409和刻蚀阻挡层407相比具有高刻蚀选择比，因此，字线区域I中第一图案化层409顶部和开口中的罩层411和覆盖层410均被去除，即字线区域I中的第一图案化层409被完全暴露出来。此时字线区域I的第一图案化层409靠近选择栅区域II的侧壁与选择栅区域II的覆盖层410靠近字线区域I的侧壁紧挨在一起。
请参考图4F和4G，在步骤S4中，以剩余的覆盖层410和第一图案化层409为掩膜，依次蚀刻刻蚀阻挡层407、先进图形化膜层(APF)406、硬掩膜层405以及控制栅极层404，刻蚀停止在栅间绝缘层403表面，从而在字线区域I中形成相应的多条平行、等线宽且等间隔排列字线，以及在选择栅区域II中形成相应的多条平行、等线宽且等间隔排列选择栅极线。此时选择栅区域II中紧挨字线区域I的选择栅极线SL(即边缘的选择栅极线)与其紧挨的第一字线WL合并在一起。之后可以通过合适工艺，例如干法刻蚀、湿法刻蚀、化学机械平坦化工艺等去除硬掩膜层405表面上的先进图形化膜层(APF)406、刻蚀阻挡层407。
请参考图4G至4I，之后，可以以所述字线WL和选择栅极线SL为掩膜，即以硬掩膜层405以及控制栅极层404为掩膜，刻蚀所述栅间绝缘层403和浮栅层402，刻蚀最终停止在浮栅层402中的一定深度，从而形成各个存储单元。由于选择栅区域II中的选择栅极线SL的间距通常为字线区域I中字线WL间的间距的至少三倍，采用常规的刻蚀工艺，容易造成选择栅区域II中的选择栅极线SL间的浮栅层402的过刻蚀，因此，本实施例中采用对选择栅区域II中的选择栅极线SL间的空间进行额外保护的措施来实现，具体包括以下过程：
5.1)刻蚀保护层形成步骤：在所述字线、选择栅极线以及所述栅间绝缘层表面上形成刻蚀保护层413，请参考图4G，即在硬掩膜层405以及控制栅极层404、栅极绝缘层403的表面上覆盖刻蚀保护层413，刻蚀保护层413可以是氧化硅、氮化硅、碳化硅、氮氧化硅等，厚度相对较薄，例如几个纳米；
5.2)选择栅极线保护层形成步骤(Polymer dep)：在所述刻蚀保护层413表面上形成选择栅极线保护层414，本实施例中选择栅极线保护层414为光刻胶等有机聚合物，通过旋涂工艺或者低温化学气相沉积实现，后续可以通过灰化工艺或者加热可分解的方式去除，由于字线WL间的间隔通常较小，选择栅极线SL间的间隔较大，而且有机聚合物自身的粘滞力较大，因此，当选择栅极线保护层414能够在选择栅极线SL间的间隔侧壁和底部形成一定厚度时，在字线WL间的间隔中未到达间隔底部，且仅覆盖字线间隔的部分侧壁；
5.3)浮栅刻蚀步骤(ME)：以所述字线和选择栅极线为掩膜，即刻蚀硬掩膜层405以及控制栅极层404开口中的所述选择栅极线保护层414、刻蚀保护层413、栅间绝缘层403和浮栅层402，刻蚀停止在浮栅层402的一定深度(该深度可以是浮栅层402的目标深度的1/10～1/2)。此刻蚀过程中，由于选择栅极线间的间隔中有一定厚度的选择栅极线保护层414来保护下方的叠层，而字线间的间隔中只有较薄的选择栅极线保护层414，甚至没有选择栅极线保护层414，因此对字线间和选择栅极线间的浮栅层402进行目标刻蚀时，尽管选择栅区域II中的刻蚀速率较快，字线区域I的刻蚀速率较慢，但选择栅极线保护层414的字线区域I和选择栅区域II的厚度差异，可以使得刻蚀停止时，字线间和选择栅极线间的浮栅层402的刻蚀深度一致，即此时选择栅极线间的浮栅层402没有过刻蚀(etching loading weakpoint)；
5.4)选择栅极线保护层去除步骤：当选择栅极线保护层414为光刻胶等可灰化去除的有机聚合物时，可以通过氧灰化工艺去除(Polymer O2strip)，当选择栅极线保护层414为热可分解的有机聚合物时，可以通过加热的方式去除；
5.5)循环重复5.2)～5.4)，直至所述浮栅层402被刻蚀至要求深度(即目标深度)，即在步骤5.4)后，在硬掩膜层405、控制栅极层404、刻蚀保护层413、栅间绝缘层403以及浮栅层402表面上重新沉积选择栅极线保护层，以再次保护选择栅区域II中选择栅极线间的浮栅层402，然后继续刻蚀硬掩膜层405和控制栅极层404开口中的选择栅极线保护层和浮栅层402至新的深度，该深度保证字线间和选择栅极线间的浮栅层402的刻蚀深度一致，之后再次去除剩余的选择栅极线保护层，再重新沉积选择栅极线保护层....,直至浮栅层402的刻蚀深度达到目标深度，从而形成各个存储单元，至此字线间和选择栅极线间的浮栅层402的刻蚀深度仍保持一致。字线区域I中的各条字线线宽相同、间距相同，字线区域I两侧的选择栅区域通常分别为具有接地选择栅极线的接地选择栅区域和具有串选择栅极线的串选择栅区域，所述字线区域I中的各条字线为位于接地选择栅极线和串选择栅极线之间的相同有源区(ACT)上的存储单元串的各个存储单元提供各个控制电极。字线区域I两侧的分别与接地选择栅极线和串选择栅极线合并为一体的第一条字线通常设置为虚拟字线，其下方为虚拟存储单元，在一些器件中与所述第一条字线相邻的多条字线也同时设置为虚拟字线，这些字线下方为虚拟存储单元，虚拟字线及其下方的虚拟存储单元不是用来储存数据的，而是用来减小在编程操作过程中在相邻接地选择栅极线处的接地感应漏电流，和/或，用来减小擦除操作过程中相邻存储单元处的擦除偏压，即用来减小擦除干扰。
上述的半导体存储器件的制造过程中，由于步骤S2中调整了第二图案，使第二图案化层412和第一图案化层409的竖直投影在边缘处接合或者重叠，首先保证了选择栅极线的刻蚀工艺窗口，避免了由于第二图案化层412相对第一图案化层409的对准移位(OVL)而造成一侧边缘的选择栅极线与其相邻的字线之间的间隔宽度过大、另一侧边缘的选择栅极线与其相邻的字线之间的间隔宽度过小甚至合并的问题；其次，利用相对现有技术做了调整的第二图案化层412，使得后续步骤形成的边缘的选择栅极线与其紧挨的(即相邻的)第一条字线合并为一体，由此消除了由于边缘的选择栅极线与相邻的字线之间的间隔宽度大于相邻两条字线之间的间隔宽度而造成的电荷存储层过刻蚀问题。
请参考图4H，本发明还提供一种半导体存储器件，包括具有字线区域I和紧挨所述字线区域I一侧的选择栅区域II的半导体衬底400，所述字线区域I表面上形成有多条平行排列的字线WL，所述选择栅区域II表面上形成有多条平行排列的选择栅极线SL，所述选择栅区域II紧挨所述字线区域I的选择栅极线(即边缘的选择栅极线)和其紧挨的字线合并为一体，由此不存在现有的半导体存储器件中选择栅极线和其紧挨的第一条字线之间的电荷存储层的过刻蚀问题。
本实施例中，所述字线区域I中的多条字线WL等线宽、等间隔的均匀分布，字线区域I两侧分别设置有一个选择栅区域II，字线区域I一侧的选择栅区域II为接地选择栅区域，接地选择栅区域中的选择栅极线SL为接地选择栅极线GSL，字线区域I另一侧的选择栅区域II为串选择栅区域，串选择栅区域中的选择栅极线SL为串选择栅极线SSL，接地选择栅极线GSL、串选择栅极线SSL和字线WL可以平行排列且交叉半导体衬底400中一系列平行分布的有源区(ACT)(未图示)，接地选择栅极线GSL、串选择栅极线SSL的线宽可以相等，且相邻的两条接地选择栅极线GSL的间隔与相邻两条串选择栅极线SSL的间隔相同，且该间隔可以大于等于字线WL间隔的3倍。紧挨字线区域I的接地选择栅极线GSL、串选择栅极线SSL各自和其相邻的字线合并为一体。
在每个字线WL和每个有源区(ACT)之间可以提供相应的电荷存储结构，以在字线WL和有源区(ACT)的每个交叉点提供相应的存储单元，字线区域I的各条字线可以为接地选择栅极线GSL和串选择栅极线SSL之间的相同有源区(ACT)上的存储单元串的各个存储单元提供各个控制电极，每个存储单元包括位于字线WL和有源区(ACT)之间且依次堆叠于有源区(ACT)上方的栅极氧化层401、浮栅层402、栅间绝缘层403。
优选的，字线区域I中，与边缘的选择栅极线合并为一体的字线，甚至与所述字线相邻的连续几条字线，为虚拟字线，虚拟字线下方的存储单元为虚拟存储单元，虚拟字线及其下方的虚拟存储单元不是用来储存数据的，而是用来减小在编程操作过程中在相邻接地选择栅极线处的接地感应漏电流，和/或，用来减小擦除操作过程中相邻存储单元处的擦除偏压，即用来减小擦除干扰。
请参考图4D，本发明还提供一种掩膜版，所述掩膜版在上述的半导体存储器件的制造方法中使用，用于形成第二图案化层412，以使边缘的选择栅极线与相邻的字线合并为一体；或者所述掩膜版用于上述的半导体存储器件的制造，具有能够使边缘的选择栅极线与相邻的字线合并为一体的图案。可选的，所述掩膜版为选择栅极线掩膜版。即本发明的掩膜版，调整了用于定义选择栅极线的位置，使同一选择栅区域两侧最边缘的选择栅极线同时向两侧平移调整，至消除所述选择栅区域紧挨两侧字线区域的选择栅极线和紧挨的第一条字线之间的间隔，即将这两条选择栅极线分别和其紧挨的第一条字线合并在一起，从而消除了原来的第一条字线和选择栅极线之间的浮栅层过刻蚀问题。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (20)

1.一种半导体存储器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底表面上依次形成电荷存储层、控制栅极层以及具有与待形成的多条字线相对应的第一图案的第一图案化层；
在所述第一图案化层的表面上依次形成覆盖层和具有与待形成的多条选择栅极线相对应的第二图案的第二图案化层；
以所述第二图案化层为掩膜，刻蚀所述覆盖层，以将所述覆盖层图形化并暴露出所述第一图案化层；
以图形化的覆盖层和暴露出的所述第一图案化层为掩膜，刻蚀所述控制栅极层，以形成多条字线和多条选择栅极线，且紧挨所述多条字线所在区域的选择栅极线与其相邻的字线合并为一体。
2.如权利要求1所述的半导体存储器件的制造方法，其特征在于，所述电荷存储层和所述半导体衬底之间还形成有栅极氧化层，所述电荷存储层包括依次形成于所述栅极氧化层表面上的浮栅层和栅间绝缘层。
3.如权利要求2所述的半导体存储器件的制造方法，其特征在于，所述栅间绝缘层为氧化硅-氮化硅-氧化硅叠层结构。
4.如权利要求2所述的半导体存储器件的制造方法，其特征在于，在形成所述多条字线和多条选择栅极线之后，以所述多条字线和多条选择栅极线为掩膜，刻蚀所述栅间绝缘层和浮栅层，以形成存储单元。
5.如权利要求4所述的半导体存储器件的制造方法，其特征在于，刻蚀所述栅间绝缘层和浮栅层，以形成所述存储单元的过程包括：
刻蚀保护层形成步骤：在所述多条字线和多条选择栅极线以及所述栅间绝缘层表面上形成刻蚀保护层；
选择栅极线保护层形成步骤：在所述刻蚀保护层表面上形成选择栅极线保护层；
浮栅刻蚀步骤：以所述多条字线和多条选择栅极线为掩膜，刻蚀所述选择栅极线保护层、刻蚀保护层、栅间绝缘层和浮栅层；
选择栅极线保护层去除步骤：去除所述浮栅刻蚀步骤后剩余的选择栅极线保护层；
循环重复选择栅极线保护层形成步骤、浮栅刻蚀步骤以及选择栅极线保护层去除步骤，直至所述浮栅层被刻蚀至要求深度。
6.如权利要求5所述的半导体存储器件的制造方法，其特征在于，所述选择栅极线保护层为有机聚合物。
7.如权利要求1所述的半导体存储器件的制造方法，其特征在于，在所述控制栅极层和所述第一图案化层之间还依次形成有硬掩膜层和刻蚀阻挡层。
8.如权利要求7所述的半导体存储器件的制造方法，其特征在于，在所述硬掩膜层和刻蚀阻挡层之间还形成有先进图形化膜层，所述先进图形化膜层包括无定形碳层和/或非晶硅层。
9.如权利要求8所述的半导体存储器件的制造方法，其特征在于，以图形化的覆盖层和暴露出的所述第一图案化层为掩膜，首先，依次刻蚀所述刻蚀阻挡层、先进图形化膜层、硬掩膜层和控制栅极层；然后，去除所述图形化的覆盖层、所述第一图案化层、所述刻蚀阻挡层及所述先进图形化膜层，以形成所述多条字线和所述多条选择栅极线。
10.如权利要求7至9中任一项所述的半导体存储器件的制造方法，其特征在于，形成所述第一图案化层的步骤包括：
在所述刻蚀阻挡层表面上形成牺牲层；
刻蚀所述牺牲层至所述刻蚀阻挡层表面，以形成若干开口；
在所述开口中形成侧墙，所述侧墙在所述开口侧壁上的厚度等于待形成的字线的线宽，相邻所述侧墙之间的间隔等于所述待形成的字线间的间隔；
去除所述牺牲层，所述侧墙即为具有所述第一图案的所述第一图案化层。
11.如权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一图案化层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
12.如权利要求1所述的半导体存储器件的制造方法，其特征在于，所述覆盖层包括不掺杂二氧化硅基材料层、掺杂二氧化硅基材料层、有机硅酸盐玻璃层、多孔硅酸盐玻璃层、氮化硅基材料层、氮氧化硅基材料层、碳化硅基材料层、低K介电材料层、有机聚合物材料、无定形碳和抗反射涂层中的至少一种。
13.如权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第二图案化层为光刻胶。
14.如权利要求1或12或13所述的半导体存储器件的制造方法，其特征在于，所述覆盖层和第二图案化层之间还有罩层，所述罩层为能够吸收或反射辐射的材料。
15.如权利要求1所述的半导体存储器件的制造方法，其特征在于，与所述选择栅极线合并为一体的字线为虚拟字线。
16.一种半导体存储器件，其特征在于，包括连续平行排列的多条字线以及紧挨所述多条字线一侧且连续平行排列的多条选择栅极线，紧挨所述多条字线的选择栅极线和其相邻的字线合并为一体。
17.如权利要求16所述的半导体存储器件，其特征在于，与所述选择栅极线合并为一体的字线为虚拟字线。
18.如权利要求16所述的半导体存储器件，其特征在于，所述多条字线等线宽、等间隔排列。
19.一种掩膜版，其特征在于，在权利要求1至15中任一项所述的半导体存储器件的制造方法使用，或者用于权利要求16至18中任一项所述的半导体存储器件的制造，所述掩膜版具有能够使选择栅极线与相邻的字线合并为一体的图案。
20.如权利要求19所述的掩膜版，其特征在于，所述掩膜版为选择栅极线掩膜版。
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