CN100517657C - Sonos快闪存储器的制作方法 - Google Patents
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Abstract
一种SONOS快闪存储器的制作方法，包括下列步骤：提供硅衬底，所述半导体衬底上依次包含氧化硅-氮化硅-氧化硅层、第一多晶硅层以及第一硬掩膜层；沿位线方向蚀刻第一硬掩膜层至露出第一多晶硅层；沿字线方向蚀刻第一硬掩膜层至露出第一多晶硅层；以第一硬掩膜层为阻挡层，蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层至露出硅衬底，形成多晶硅栅极结构阵列。本方法避免在介电层的侧壁产生多晶硅残留，避免了不同存储单元之间产生短路。
Description
技术领域
本发明涉及半导体器件的制作方法，尤其涉及SONOS快闪存储器的制作方法。
背景技术
通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源中断时丢失其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。与其它的非易失性存储技术(例如，磁盘驱动器)相比，非易失性半导体存储器具有成本低、密度大的特点。因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。
近来，已经提出了具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的非易失性存储器，包括SONOS快闪存储器。SONOS结构的非易失性存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域和/或逻辑区域中。
专利号为US6797565的美国专利提供了一种SONOS快闪存储器的制作方法，包括如下步骤，如图1A所示，首先，在硅衬底100上形成氧化硅-氮化硅-氧化硅层(ONO)102；然后在氧化硅-氮化硅-氧化硅层102上沉积第一多晶硅层104；在第一多晶硅层104上形成第一硬掩膜层106；在第一硬掩膜层106上旋涂第一光阻层107，经过曝光、显影工艺，在第一光阻层107上沿位线方向形成第一开口图形108，所述第一光阻层107上第一开口图形108的位置与硅衬底100内需要形成源极和漏极的位置相对应。
如图1B所示，以第一光阻层107为掩膜，沿第一开口图形108蚀刻第一硬掩膜层106、第一多晶硅层104和氧化硅-氮化硅-氧化硅层102至露出硅衬底100，蚀刻后的第一多晶硅层104和氧化硅-氮化硅-氧化硅层102作为栅极结构；去除第一光阻层107；以栅极结构为掩膜，在硅衬底100中进行离子注入，形成源极/漏极101。
如图1C所示，在硅衬底100和第一硬掩膜层106上沉积介电层110，介电层110的材料为低温氧化硅，所述低温为200℃至500℃；对介电层110进行平坦化处理，直至露出第一硬掩膜层106；接着，去除第一硬掩膜层106，露出第一多晶硅层104。
如图1D所示，在第一多晶硅层104上沉积第二多晶硅层112；在第二多晶硅层112上沉积第二硬掩膜层114；在第二硬掩膜层114上旋涂第二光阻层115，经过曝光、显影工艺，在第二光阻层115上沿字线方向形成第二开口图形116。
如图1E所示，以第二光阻层115为掩膜，沿第二开口图形116蚀刻第二硬掩膜层114、第二多晶硅层112和第一多晶硅层104至露出氧化硅-氮化硅-氧化硅层102；去除第二光阻层115和第二硬掩膜层114至露出第二多晶硅层112，第二多晶硅层112将SONOS快闪存储器的各个栅极结构连接起来，形成字线。
图2为现有技术制作的SONOS快闪存储器俯视图，其中110是介电层，112是第二多晶硅层。图2A为图2所示的SONOS快闪存储器在B-B方向的截面结构示意图，B-B为存储器的字线方向。从图2A可以看出，在蚀刻完第二硬掩膜层114、第二多晶硅层112和第一多晶硅层104后，由于在第一多晶硅层104之间是介电层110，在介电层110边缘的第一多晶硅层104可能会被介电层110吸附，因此介电层110侧壁会形成残留的多晶硅120，残留的多晶硅120会导致存储单元之间发生短路。
现有制作SONOS快闪存储器，在蚀刻完第二硬掩膜层、第二多晶硅层和第一多晶硅层后，由于在第一多晶硅层之间是介电层，在介电层边缘的第一多晶硅层会被介电层吸附，因此介电层侧壁会形成残留的多晶硅，残留的多晶硅会导致存储单元之间发生短路。
发明内容
本发明解决的问题是提供一种SONOS快闪存储器的制作方法，防止在蚀刻完第二硬掩膜层、第二多晶硅层和第一多晶硅层后，由于在第一多晶硅层之间是介电层，在介电层边缘的第一多晶硅层可能会被介电层吸附，因此介电层侧壁会形成残留的多晶硅，残留的多晶硅会导致存储单元之间发生短路。
为解决上述问题，本发明提供一种SONOS快闪存储器的制作方法，其特征在于，包括如下步骤：提供硅衬底，所述半导体衬底上依次包含氧化硅-氮化硅-氧化硅层、第一多晶硅层以及第一硬掩膜层；沿位线方向蚀刻第一硬掩膜层至露出第一多晶硅层；沿字线方向蚀刻第一硬掩膜层至露出第一多晶硅层；以第一硬掩膜层为阻挡层，蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层至露出硅衬底，形成多晶硅栅极结构阵列；沉积覆盖多晶硅栅极结构阵列的介电层，并进行平坦化处理直至露出第一硬掩膜层；去除第一硬掩膜层；在第一多晶硅层以及介电层表面依次形成第二多晶硅层和第二硬掩膜层；沿字线方向蚀刻第二硬掩膜层和第二多晶硅层至露出介电层；去除第二硬掩膜层。
蚀刻第一硬掩膜层和第二硬掩膜层的方法为干法蚀刻法，干法蚀刻所用的气体为CHF3、O2和Ar。
所述第一硬掩膜层和第二硬掩膜层的材料为氮化硅层。所述第一硬掩膜层的厚度为400埃～500埃。所述第二硬掩膜层的厚度为250埃～350埃。
用湿法蚀刻法去除第一硬掩膜层和第二硬掩膜层。
用化学气相沉积法形成介电层，所述介电层的材料为低温氧化硅，所述低温为200℃至500℃。
与现有技术相比，本发明具有以下优点：本发明沿位线方向蚀刻第一硬掩膜层之后，沿字线方向再次蚀刻第一硬掩膜层，然后以第一硬掩膜层为阻挡层蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层，形成多晶硅栅极阵列，之后再填充介电层。由于先蚀刻第一多晶硅层再填充介电层，这样不会出现在蚀刻第一多晶硅层时，因为在第一多晶硅层之间是介电层，在介电层边缘的第一多晶硅层可能会被介电层吸附的现象，因此不会在介电层的侧壁产生多晶硅残留，防止不同存储单元之间产生短路的现象，提高了形成的SONOS快闪存储器的性能。
附图说明
图1A至图1E是现有技术形成SONOS快闪存储器工艺流程不同步骤的截面结构示意图；
图2是现有技术形成的SONOS快闪存储器俯视图；
图2A为图2所示SONOS快闪存储器在B-B方向的截面结构示意图；
图3是本发明形成的SONOS快闪存储器流程图；
图4A、图5A、图6A、图7A、图8A、图9A以及图10A为图11所示本发明制作的SONOS快闪存储器沿字线(A-A)方向的截面结构示意图；
图4B、图5B、图6B、图7B、图8B、图9B以及图10B为图11所示本发明制作的SONOS快闪存储器沿位线(C-C)方向的截面结构示意图；
图10C为图11所示本发明制作的SONOS快闪存储器沿字线(B-B)方向的截面结构示意图；
图11是本发明形成的SONOS快闪存储器俯视图。
具体实施方式
SONOS结构的非易失性存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域和/或逻辑区域中。现有制作SONOS快闪存储器，在蚀刻第二硬掩膜层、第二多晶硅层和第一多晶硅层形成字线的过程中，会在介电层侧壁以及介电层之间形成多晶硅残留，从而会导致不同存储单元之间产生短路的现象。本发明沿位线方向蚀刻第一硬掩膜层之后，沿字线方向再次蚀刻第一硬掩膜层，然后以第一硬掩膜层为阻挡层蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层，形成多晶硅栅极阵列，之后再填充介电层。由于先蚀刻第一多晶硅层再填充介电层，这样不会出现在蚀刻第一多晶硅层时，因为在第一多晶硅层之间是介电层，在介电层边缘的第一多晶硅层会被介电层吸附的现象，因此不会在介电层的侧壁产生多晶硅残留，防止不同存储单元之间产生短路的现象，提高了形成的SONOS快闪存储器的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图3是本发明形成SONOS快闪存储器的流程图。如图3所示，执行步骤S101，提供硅衬底，所述半导体衬底上依次包含氧化硅-氮化硅-氧化硅层、第一多晶硅层以及第一硬掩膜层；执行步骤S102，沿位线方向蚀刻第一硬掩膜层至露出第一多晶硅层；执行步骤S103，沿字线方向蚀刻第一硬掩膜层至露出第一多晶硅层；执行步骤S104，以第一硬掩膜层为阻挡层，蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层至露出硅衬底，形成多晶硅栅极结构阵列；执行步骤S105，形成覆盖多晶硅栅极结构阵列的介电层，并进行平坦化处理直至露出第一硬掩膜层；执行步骤S106，去除第一硬掩膜层；执行步骤S107，在第一多晶硅层以及介电层表面依次形成第二多晶硅层和第二硬掩膜层；执行步骤S108，沿字线方向蚀刻第二硬掩膜层和第二多晶硅层至露出介电层；执行步骤S109，去除第二硬掩膜层。
本实施例中，执行步骤S102和执行步骤S103可以互换，也就是说，先沿字线方向蚀刻第一硬掩膜层至露出第一多晶硅层；然后再沿位线方向蚀刻第一硬掩膜层至露出第一多晶硅层。
本发明制作SONOS快闪存储器的方法，包括下列步骤，如图4A和4B所示，首先，在硅衬底200上形成氧化硅-氮化硅-氧化硅层(ONO)202；然后用化学气相沉积法在氧化硅-氮化硅-氧化硅层202上形成第一多晶硅层204；在第一多晶硅层204上用化学气相沉积法形成第一硬掩膜层206；在第一硬掩膜层206上旋涂第一光阻层207，经过曝光、显影工艺，在第一光阻层207上形成第一开口图形208，所述第一光阻层207上第一开口图形208的位置与硅衬底200内需要形成源极和漏极的位置相对应；以第一光阻层207为掩膜，用干法蚀刻法沿第一开口图形208蚀刻第一硬掩膜层206至露出第一多晶硅层204。
本实施例中，形成氧化硅-氮化硅-氧化硅层(ONO)202的方法为现有技术，例如化学气相沉积法和氧化法。氧化硅-氮化硅-氧化硅层(ONO)202中在硅衬底200上的第一氧化硅层的厚度为30埃～50埃，具体例如30埃、35埃、40埃、45埃或50埃，本实施例优选40埃；氮化硅层的厚度为50埃～70埃，具体例如50埃、55埃、60埃、65埃或70埃，本实施例优选60埃；位于氮化硅层上的第二氧化硅层的厚度为100埃～140埃，具体例如100埃、110埃、120埃、130埃或140埃，本实施例采用120埃。
第一多晶硅层204的厚度为600埃～800埃，具体厚度例如600埃、650埃、700埃、750埃或800埃，本实施例优选700埃。
第一硬掩膜层206的材料为氮化硅；第一硬掩膜层206的厚度为400埃～500埃，具体例如400埃、450埃、500埃，本实施例优选450埃。
本实施例中，干法蚀刻第一硬掩膜层206所用的气体是CHF3、O2和Ar。
图5A为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图5B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图5A和图5B所示，用灰化及湿法蚀刻法去除第一光阻层207；然后用旋涂法在第一硬掩膜层206和第一多晶硅层204上形成第二光阻层209，经过曝光、显影工艺，沿字线方向在第二光阻层209上形成第二开口图形210；以第二光阻层209为掩膜，用干法蚀刻法沿第二开口图形210蚀刻第一硬掩膜层206直至露出第一多晶硅层204。
图6A为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图6B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图6A和图6B所示，用灰化及湿法蚀刻法去除第二光阻层209；然后，以第一硬掩膜层206为阻挡层，用干法蚀刻法蚀刻第一多晶硅层204和氧化硅-氮化硅-氧化硅层202至露出硅衬底200，形成多晶硅栅极结构阵列。
图7A为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图7B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图7A和图7B所示，在第一硬掩膜层206和硅衬底200上形成第三光阻层211，曝光、显影形成第三开口图形212，所述第三开口图形212的位置与需要形成源极区域和漏极区域的位置相对应；以第三光阻层211为掩膜，沿第三开口图形212在硅衬底200中进行离子注入，形成源极/漏极214。
本实施例中，离子注入的深度为现有技术，可根据不同的注入深度要求调整离子注入的能量和剂量，本实施例中注入离子的剂量为1.0E15/cm2～2.0E15/cm2，具体剂量为1.0E15/cm2、1.5E15/cm2或2.0E15/cm2，本实施例采用1.5E15/cm2；离子注入所需能量为15KeV～25KeV，具体例如15KeV、20KeV或25KeV，本实施例优选20KeV。
形成源极/漏极214的工艺为现有技术，在本发明的一个实施例中，衬底材料选用P型硅，对源极和漏极进行n型掺杂离子注入，注入离子如砷离子、磷离子等。
离子注入之后，也可以进行热退火的工艺，使注入的离子更好的分散，也就是使注入的离子进入硅衬底200的深度增加。
图8A为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图8B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图8A和8B所示，用灰化及湿法蚀刻法去除第三光阻层211；用化学气相沉积法在硅衬底200上以及第一硬掩膜层206的表面形成覆盖多晶硅栅极结构阵列的介电层216；之后，采用化学机械抛光工艺平坦化介电层216，直至完全曝露出第一硬掩膜层206表面。
本实施例中，介电层216的材料为氧化硅、氮氧化硅等，本发明最优选的为低温氧化硅(温度为200℃至500℃)，采用等离子体化学气相沉积法形成。
图9A为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图9B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图9A和图9B所示，用湿法蚀刻法去除第一硬掩膜层206；用化学气相沉积法在第一多晶硅层204以及介电层216上形成第二多晶硅层218，第二多晶硅层218的厚度为1000埃～1500埃，应该完全覆盖介电层216；然后，在第二多晶硅层218上用化学气相沉积法形成第二硬掩膜层220；在第二硬掩膜层220上旋涂第四光阻层222，经过曝光、显影工艺，沿字线方向在第四光阻层222上形成第四开口图形223。
本实施例中，第二多晶硅层218的厚度具体例如1000埃、1100埃、1200埃、1300埃、1400埃或1500埃，本实施例优选1200埃。第二硬掩膜层220的厚度为250埃～350埃，具体例如250埃、300埃或350埃，本实施例采用300埃。
图10A和图10C为本发明制作的SONOS快闪存储器沿字线方向的截面结构示意图；图10B为本发明制作的SONOS快闪存储器沿位线方向的截面结构示意图。如图10A、图10B和图10C所示，以第四光阻层222为掩膜，用干法蚀刻法沿第四开口图形223蚀刻第二硬掩膜层220和第二多晶硅层218至露出介电层216；去除第四光阻层222和第二硬掩膜层220，第二多晶硅层218将SONOS快闪存储器的各个栅极结构连接起来，形成字线。
图11为本发明制作的SONOS快闪存储器俯视图，其中216是介电层，218是第二多晶硅层。图10A、10B和10C分别为图11所示的本发明制作的SONOS快闪存储器在A-A、C-C、B-B方向的截面结构示意图。其中C-C为存储器的位线方向，A-A、B-B以及为存储器的字线方向。从图10A至图10C可以看出，沿位线方向蚀刻第一硬掩膜层206之后，沿字线方向再次蚀刻第一硬掩膜层206，然后以第一硬掩膜层206为阻挡层蚀刻第一多晶硅层204和氧化硅-氮化硅-氧化硅层202，形成多晶硅栅极结构阵列；而且蚀刻第二多晶硅层218，形成字线时蚀刻至介电层216停止，因此不会在介电层216的侧壁以及介电层216之间产生多晶硅残留，也就避免了不同的栅极结构之间存在多晶硅残留，防止不同存储单元之间产生短路的现象，提高了形成的SONOS快闪存储器的性能。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种SONOS快闪存储器的制作方法，其特征在于，包括如下步骤：
提供硅衬底，所述硅衬底上依次包含氧化硅-氮化硅-氧化硅层、第一多晶硅层以及第一硬掩膜层；
沿位线方向蚀刻第一硬掩膜层至露出第一多晶硅层；
沿字线方向蚀刻第一硬掩膜层至露出第一多晶硅层；
以第一硬掩膜层为阻挡层，蚀刻第一多晶硅层和氧化硅-氮化硅-氧化硅层至露出硅衬底，形成多晶硅栅极结构阵列；
沉积覆盖多晶硅栅极结构阵列的介电层，并进行平坦化处理直至露出第一硬掩膜层；
去除第一硬掩膜层；
在第一多晶硅层以及介电层表面依次形成第二多晶硅层和第二硬掩膜层；
沿字线方向蚀刻第二硬掩膜层和第二多晶硅层至露出介电层；
去除第二硬掩膜层。
2.根据权利要求1所述的SONOS快闪存储器的制作方法，其特征在于：蚀刻第一硬掩膜层和第二硬掩膜层的方法为干法蚀刻法。
3.根据权利要求2所述的SONOS快闪存储器的制作方法，其特征在于：干法蚀刻所用的气体为CHF3、O2和Ar。
4.根据权利要求3所述的SONOS快闪存储器的制作方法，其特征在于：所述第一硬掩膜层和第二硬掩膜层的材料为氮化硅层。
5.根据权利要求4所述的SONOS快闪存储器的制作方法，其特征在于：所述第一硬掩膜层的厚度为400埃～500埃。
6.根据权利要求4所述的SONOS快闪存储器的制作方法，其特征在于：所述第二硬掩膜层的厚度为250埃～350埃。
7.根据权利要求1至6任一项所述的SONOS快闪存储器的制作方法，其特征在于：用湿法蚀刻法去除第一硬掩膜层和第二硬掩膜层。
8.根据权利要求1所述的SONOS快闪存储器的制作方法，其特征在于：用化学气相沉积法形成介电层。
9.根据权利要求8所述的SONOS快闪存储器的制作方法，其特征在于：所述介电层的材料为低温氧化硅，所述低温为200℃至500℃。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111116 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090722 Termination date: 20180622 |