JP5909155B2 - 抵抗変化型メモリ及び抵抗変化素子のフォーミング方法 - Google Patents
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Description
1−1.抵抗変化素子の構成
図2は、第1の実施の形態に係る抵抗変化素子1の構成を示している。抵抗変化素子1は、第1電極10、第2電極20、及び第1電極10と第2電極20とに挟まれた抵抗変化層30を備えている。第1電極10と第2電極20との間に電圧を印加することによって、抵抗変化層30の抵抗値を切り替えることができ、それによりデータを書き換えることができる。
図3は、第1の実施の形態に係るフォーミング方法を示すフローチャートである。図4は、第1の実施の形態に係るフォーミング処理を示す概念図である。図3及び図4を参照して、第1の実施の形態に係るフォーミング処理を詳細に説明する。
まず、第1フォーミング処理が実施される。第1フォーミング処理では、第1電極10に、第1正電圧VF1が印加される。この場合、電子は第2電極20側から抵抗変化層30に対して注入される。その結果、図4に示されるように、第2電極20側から抵抗変化層30内部に延びるようにフィラメント40が形成される。
第1フォーミング処理に続く第2フォーミング処理では、第1フォーミング処理とは逆方向に電圧印加が行われる。すなわち、第2電極20に、第2正電圧VF2が印加される。この場合、電子は第1電極10側から抵抗変化層30に対して注入される。その結果、図4に示されるように、第1電極10側からもフィラメント40が形成され、ステップS1で形成されたフィラメント40と連結する。これにより、高抵抗な部分が消滅し、第1電極10と第2電極20との間の電気的接続が良好となる。すなわち、高ON抵抗セルの発生が抑制される。
各電極の「酸化物生成自由エネルギー」について考察する。酸化物生成自由エネルギーとは、酸化物を生成するときの反応熱を、酸化物の酸素の数で割った値である。主な電極材料の酸化物生成自由エネルギーは、次の通りである:Ti(472.5kJ/mol)>Ta(409.2kJ/mol)>TiN(303.5kJ/mol)>W(280.1kJ/mol)>Ru(152.5kJ/mol)。
以上に説明されたように、本実施の形態によれば、第1フォーミング処理に続いて第2フォーミング処理が実施される。その結果、フィラメント40が良好に形成され、高ON抵抗セルの発生が防止される。その結果、抵抗値のばらつきが低減され、抵抗変化型メモリの読み出し特性等が向上する。
図8は、第2の実施の形態に係るフォーミング方法を示すフローチャートである。図9は、第2の実施の形態に係るフォーミング処理を示す概念図である。図8及び図9を参照して、第2の実施の形態に係るフォーミング処理を説明する。尚、第1の実施の形態と重複する説明は適宜省略する。
第2電極20に、正電圧VF1aが印加される。この場合、電子は第1電極10側から抵抗変化層30に対して注入される。その結果、図9に示されるように、第1電極10側から抵抗変化層30内部に延びるようにフィラメント40が形成される。尚、ここでの正電圧VF1aは、第1の実施の形態における第1正電圧VF1より低くてもよい。
第1電極10に、正電圧VF1bが印加される。この場合、電子は第2電極20側から抵抗変化層30に対して注入される。その結果、図9に示されるように、第2電極20側から抵抗変化層30内部に延びるようにフィラメント40が形成される。尚、ここでの正電圧VF1bは、第1の実施の形態における第1正電圧VF1より低くてもよい。
図11は、本実施の形態に係る抵抗変化型メモリの構成を概略的に示している。抵抗変化型メモリは、メモリセルMCを備えている。メモリセルMCは、抵抗変化素子1とトランジスタ50を備えている(1T1Rセル構成)。抵抗変化素子1の第1電極10は、共通線PLに接続されている。トランジスタ50のドレイン電極51は、抵抗変化素子1の第2電極20に接続されている。トランジスタ50のソース電極52は、ビット線BLに接続されている。トランジスタ50のゲート電極53は、ワード線WLに接続されている。
抵抗変化型メモリは、アレイ状に配置された複数のメモリセルMCを備える。電圧印加は、例えば、メモリセルMC毎に行われる。電圧印加対象のメモリセルMCは、以下、選択メモリセルMCsと参照される。また、選択メモリセルMCsにつながるワード線WL、ビット線BL及び共通線PLは、それぞれ、選択ワード線WLs、選択ビット線BLs及び選択共通線PLsと参照される。
電圧印加は、複数のメモリセルMCに対して一括で行われてもよい。例えば、メモリセルアレイ中の全てのメモリセルMCに対して同時に電圧印加を行うことも可能である。
10 第1電極
20 第2電極
30 抵抗変化層
40 フィラメント
50 トランジスタ
51 ドレイン電極
52 ソース電極
53 ゲート電極
60 制御回路
MC メモリセル
WL ワード線
BL ビット線
PL 共通線
Claims (8)
- 第1電極、第2電極、及び前記第1電極と前記第2電極とに挟まれた抵抗変化層を備える抵抗変化素子と、
前記抵抗変化素子に対する電圧印加を制御する制御回路と
を備え、
前記第2電極の材料は、W、Ti、Ta及びこれらの窒化物からなる群から選択される1つを含み、
前記抵抗変化素子のフォーミング時、前記制御回路は、第1フォーミング処理に続いて第2フォーミング処理を行い、
前記第1フォーミング処理は、前記第1電極の電位が前記第2電極の電位より高くなるような電圧印加を行うことを含み、
前記第2フォーミング処理は、前記第2電極の電位が前記第1電極の電位より高くなるような電圧印加を行うことを含み、
前記第1電極の酸化物生成自由エネルギーは、前記第2電極の酸化物生成自由エネルギーより低い
抵抗変化型メモリ。 - 請求項1に記載の抵抗変化型メモリであって、
前記第2電極の材料は、WあるいはTiである
抵抗変化型メモリ。 - 請求項1または2に記載の抵抗変化型メモリであって、
前記第2フォーミング処理において前記第1電極と前記第2電極との間に印加される電圧は、前記第1フォーミング処理において前記第1電極と前記第2電極との間に印加される電圧以下である
抵抗変化型メモリ。 - 請求項1〜3のいずれか一項に記載の抵抗変化型メモリであって、
前記第1フォーミング処理は、更に、前記第2電極の電位が前記第1電極の電位より高くなるような電圧印加を行うことを含む
抵抗変化型メモリ。 - 請求項1〜4のいずれか一項に記載の抵抗変化型メモリであって、
前記制御回路は、前記抵抗変化素子のフォーミングを、複数の抵抗変化素子に対して一括で行う
抵抗変化型メモリ。 - 請求項1〜5のいずれか一項に記載の抵抗変化型メモリであって、
通常動作時、前記制御回路は、前記抵抗変化素子の抵抗値を増加させるOFFスイッチング処理と、前記抵抗変化素子の抵抗値を低下させるONスイッチング処理とを行い、
前記OFFスイッチング処理は、前記第1電極の電位が前記第2電極の電位より高くなるような電圧印加を行うことを含み、
前記ONスイッチング処理は、前記第2電極の電位が前記第1電極の電位より高くなるような電圧印加を行うことを含む
抵抗変化型メモリ。 - 抵抗変化素子のフォーミング方法であって、
前記抵抗変化素子は、第1電極、第2電極、及び前記第1電極と前記第2電極とに挟まれた抵抗変化層を備え、
前記第2電極の材料は、W、Ti、Ta及びこれらの窒化物からなる群から選択される1つを含み、
前記フォーミング方法は、
第1フォーミング処理と、
前記第1フォーミング処理に続いて行われる第2フォーミング処理と
を含み、
前記第1フォーミング処理は、前記第1電極の電位が前記第2電極の電位より高くなるような電圧印加を行うことを含み、
前記第2フォーミング処理は、前記第2電極の電位が前記第1電極の電位より高くなるような電圧印加を行うことを含み、
前記第1電極の酸化物生成自由エネルギーは、前記第2電極の酸化物生成自由エネルギーより低い
フォーミング方法。 - 請求項7に記載のフォーミング方法であって、
前記第1フォーミング処理は、更に、前記第2電極の電位が前記第1電極の電位より高くなるような電圧印加を行うことを含む
フォーミング方法。
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