JP6021688B2 - 半導体装置およびその制御方法 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本実施形態に係る半導体装置SM1は、選択トランジスタTR1と、選択トランジスタTR1を介してビット線BL1に接続する抵抗変化素子RR1と、を有するメモリセルMC1を備えている。抵抗変化素子RR1は、第1電極FE1と、第2電極SE1と、絶縁膜IF1と、を有している。第1電極FE1は、第1金属材料を含有し、かつ選択トランジスタTR1に接続する。第2電極SE1は、第1金属材料と異なる第2金属材料を含有する。絶縁膜IF1は、第1電極FE1と第2電極SE1との間に設けられ、第1金属材料および第2金属材料とは異なる第3金属材料を含有し、かつ酸素を含有している。第2金属材料は、第1金属材料よりも規格化酸化物生成エネルギーが大きい。
本実施形態によれば、第2電極SE1に含有される第2金属材料は、選択トランジスタTR1に接続される第1電極FE1に含有される第1金属材料よりも規格化酸化物生成エネルギーが大きい。この場合、第2電極SE1に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第2電極SE1へ正電圧を印加してOFF状態からON状態への切り換えを行うことにより、OFF状態からON状態への切り換え後に抵抗変化素子RR1の絶縁膜IF1が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
半導体装置SM1は、メモリセルMC1を備えている。半導体装置SM1は、たとえばアレイ状に配列された複数のメモリセルMC1を備える。メモリセルMC1は、不揮発性メモリを構成する。メモリセルMC1は、たとえば選択トランジスタTR1と、抵抗変化素子RR1と、を有している。この場合、メモリセルMC1は、1T1R(1Transistor 1Resistance)型の不揮発メモリを構成する。
選択トランジスタTR1は、通常のシリコンプロセスによって製造されるFET(Field Effect Transistor(電界効果トランジスタ))である。この場合、選択トランジスタTR1の構成要素として、例えばMetal/High−kゲートやSOI(Silicon On Insulator)を用いることができる。また、選択トランジスタTR1として、FinFET(Fin Field Effect Transistor(立体構造トランジスタ))や配線内トランジスタ等を適宜用いてもよい。また、高抵抗化スイッチングを起こす電流を十分に供給できるよう、選択トランジスタTR1のオン電流は10μA以上、より好ましくは500μA以上である。
また、抵抗変化素子RR1は、たとえばバイポーラ型のReRAMである。この場合、第1電極FE1または第2電極SE1のいずれか一方に正電圧を印加することによりOFF状態からON状態への切り換えを行い、いずれか他方に正電圧を印加することによりON状態からOFF状態への切り換えを行うこととなる。
また、抵抗変化素子RR1の第2電極SE1は、接地されていない。すなわち、半導体装置SM1は、第2電極SE1に電圧を印加することが可能なように構成される。
また、図1に示す例において、第2電極SE1は、抵抗変化素子RR1の上部電極UE1である。この場合、第1電極FE1である下部電極LE1と、絶縁膜IF1と、第2電極SE1である上部電極UE1と、が順に積層されることとなる。また、上部電極UE1である第2電極SE1は、たとえば上部電極UE1上に設けられたプレートコンタクトPC1を介して後述するプレート線PL1へ接続される。
プレート線PL1は、抵抗変化素子RR1の第2電極SE1に接続される。すなわち、第2電極SE1には、プレート線PL1を介して電圧が印加されることとなる。図1に示す例において、プレート線PL1は、第2電極SE1である上部電極UE1に、上部電極UE1上に設けられたプレートコンタクトPC1を介して接続される。
ビット線BL1は、選択トランジスタTR1のソース・ドレイン領域SD1に接続されている。このため、ビット線BL1は、選択トランジスタTR1を介して抵抗変化素子RR1の第1電極FE1へ接続される。すなわち、第1電極FE1には、ビット線BL1および選択トランジスタTR1を介して電圧が印加されることとなる。図1に示す例において、ビット線BL1は、選択トランジスタTR1を介して抵抗変化素子RR1の第1電極FE1である下部電極LE1へ接続される。
ワード線WL1は、選択トランジスタTR1のゲート電極GE1へ接続される。このため、ゲート電極GE1には、ワード線WL1を介して電圧が印加されることとなる。
このように、本実施形態によれば、第2電極SE1に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第2電極SE1へ正電圧を印加してOFF状態からON状態への切り換えを行うことにより、OFF状態からON状態への切り換え後に抵抗変化素子RR1の絶縁膜IF1が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
このように、本実施形態によれば、第1電極FE1に正電圧を印加することにより、絶縁膜IF1の抵抗状態を高抵抗状態へ遷移させ、ON状態からOFF状態への切り換えを行うことができる。したがって、読み出し不良の発生を抑制しつつ、ReRAMとしての機能を実現することが可能となる。
一方で、第2電極SE1に正電圧を印加した場合には、絶縁膜IF1の抵抗状態において、低抵抗状態から高抵抗状態への遷移は生じない。すなわち、第2電極SE1に正電圧を印加しても、ON状態からOFF状態への遷移は生じない。このため、第2電極SE1に正電圧を印加した場合には、高抵抗状態から低抵抗状態への遷移、すなわちフォーミング(Forming(1))およびOFF状態からON状態への遷移(ON(3))のみが生じうることとなる。
ここで、第1金属材料、第2金属材料および第3金属材料の規格化酸化物生成エネルギーを、それぞれΔHf1、ΔHf2、ΔHf3とする。様々な絶縁膜材料、電極材料を用いて検討を行った結果、ΔHf1およびΔHf2の好ましい範囲は、絶縁膜IF1を構成する金属元素の規格化酸化物生成エネルギーΔHf3に依存することがわかった。これは、絶縁膜IF1における酸素欠損を消滅させることにより安定化度合いが、第3金属材料によって異なることに起因するものと考えられる。このような知見から、
ΔHf2≧ΔHf3/7+220(kJ/mol)
ΔHf1≦ΔHf3/7+100(kJ/mol)
の関係を満たすことが、本実施形態においてとくに好ましい。これにより、読み出し不良の発生を抑制することが可能なReRAMを実現する、との効果をより安定的に、かつ顕著に得ることが可能となる。
なお、下部電極LE1がTa2O5により構成される場合には、
ΔHf1<150(kJ/mol)
ΔHf2>280(kJ/mol)
の関係を満たすことが好ましい。これにより、第2電極SE1へ正電圧を印加した場合における絶縁膜IF1の高抵抗状態への遷移をより確実に抑制できる。また、第1電極FE1へ正電圧を印加した際に高抵抗状態への遷移を確実に生じさせることができる。したがって、読み出し不良の発生を抑制することが可能なReRAMを実現する、との効果をさらに顕著に得ることが可能となる。
このようにしてメモリセルMC1へ印加する電圧の制御を行うことにより、抵抗変化素子RR1をReRAMとして動作させることができる。また、OFF状態からON状態への切り換えの際に、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
フォーミング動作時においては、絶縁膜IF1内にリークパスを形成するため、抵抗変化素子RR1へ高い電圧を印加する必要がある。しかしながら、第1電極FE1に正電圧を印加する場合、抵抗変化素子RR1へ印加できる電圧値は、選択トランジスタTR1のゲート電圧により制限されてしまう。この場合、フォーミング動作のための十分な電圧を抵抗変化素子RR1へ印加することができず、フォーミング動作を行うことが困難となる。一方で、第2電極SE1に正電圧を印加する場合には、抵抗変化素子RR1へ印加される電圧値がゲート電圧により制限されてしまうことを回避できる。このため、フォーミング動作を安定的に行うためには、フォーミング動作時には第2電極SE1へ電圧を印加することが好ましい。
また、本発明者は、フォーミング動作後に一部の抵抗変化素子RR1の絶縁膜が高抵抗状態へ遷移してしまうことに起因して、フォーミング動作後のON状態における絶縁膜の抵抗値にばらつきが生じてしまうことを知見した。
本実施形態によれば、フォーミング動作を行う際においても、第2電極SE1へ正電圧が印加される。このため、フォーミング動作を安定的に行うことができる。また、フォーミング動作後に一部の抵抗変化素子RR1が高抵抗状態へ遷移することを抑制し、ON状態における抵抗変化素子RR1の絶縁膜の抵抗値のばらつきを抑えることができる。これにより、抵抗変化素子RR1の読み出し動作不良を抑制することも可能となる。
したがって、抵抗変化素子RR1の動作を安定的に行うことが可能となる。
図4に示すように、この実験例では、ON状態への遷移後における抵抗変化素子RR1の抵抗値のばらつきが抑えられ、均一なON抵抗分布が得られた。また、ONスイッチング電流値を変動させた場合であっても、均一なON抵抗分布が得られることが分かる。
図5に示すように、比較例では、抵抗変化素子RR1のON抵抗値のばらつきが大きい。このため、全ての抵抗変化素子RR1をOFF状態へ遷移させるためには、OFFスイッチング電流を増大させる必要がある。一方で、実験例では、抵抗変化素子RR1の抵抗値ばらつきを抑えつつ、抵抗変化素子RR1のON状態の抵抗値を高抵抗化できることがわかる。ここでは、100μA以下のOFFスイッチング電流により全ての抵抗変化素子RR1をOFF状態へ遷移できることが分かる。このため、OFF状態へ遷移させる際の電流値の増大を抑制し、選択トランジスタや周辺回路の面積増大を抑えることができる。また、信頼性の高いOFFスイッチング動作を実現できる。
図6(a)では、半導体装置SM1が、メモリセルMC1、制御部CU1、CPUコアCP1、グラフィックコアGP1、コーディックコアCD1およびSRAMコアSR1を含むSOC(System on Chip)ダイDI1である場合が例示される。この場合、メモリセルMC1、制御部CU1、CPUコアCP1、グラフィックコアGP1、コーディックコアCD1およびSRAMコアSR1は、一の基板SB1上に配置され、ダイDI1を構成することとなる。ダイDI1には、他の回路が形成されていてもよい。
図6(b)では、半導体装置SM1は、メモリセルMC1および制御部CU1を含むダイDI2である。また、CPUコアCP1、グラフィックコアGP1、コーディックコアCD1およびSRAMコアSR1は、ダイDI2とは異なるSOCダイDI3に含まれる。これらのダイDI2およびダイDI3は、回路基板CB1上に搭載され、半導体パッケージPK1(SiP(System in Package))を構成することとなる。ダイDI3には、他の回路が形成されていてもよい。
まず、図7(a)に示すように、基板SB1上にゲート絶縁膜GI1およびゲート電極GE1を形成する。ゲート絶縁膜GI1およびゲート電極GE1は、たとえば基板SB1上にシリコン酸化膜およびリン添加ポリシリコン膜を順に積層し、これをドライエッチングによりパターニングすることにより形成される。
本実施形態においては、たとえばこのようにして半導体装置SM1が形成される。
本実施形態によれば、第2電極SE1に含有される第2金属材料は、選択トランジスタTR1に接続される第1電極FE1に含有される第1金属材料よりも規格化酸化物生成エネルギーが大きい。この場合、第2電極SE1に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第2電極SE1へ正電圧を印加してOFF状態からON状態への切り換えを行うことにより、OFF状態からON状態への切り換え後に抵抗変化素子RR1の絶縁膜IF1が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
SB1 基板
MC1 メモリセル
RR1 抵抗変化素子
FE1 第1電極
SE1 第2電極
UE1 上部電極
LE1 下部電極
IF1 絶縁膜
TR1 選択トランジスタ
GE1 ゲート電極
GI1 ゲート絶縁膜
SD1、SD2 ソース・ドレイン領域
SC1 ソース・ドレインコンタクト
PC1 プレートコンタクト
CU1 制御部
PL1 プレート線
BL1 ビット線
WL1 ワード線
PK1 半導体パッケージ
DI1、DI2、DI3 ダイ
CB1 回路基板
CP1 CPUコア
GP1 グラフィックコア
CD1 コーディックコア
SR1 SRAMコア
II1、II2 層間絶縁膜
IL1 配線層
Claims (12)
- NチャネルFETである選択トランジスタと、前記選択トランジスタを介してビット線に接続する抵抗変化素子と、を有するメモリセルを備え、
前記抵抗変化素子は、
第1金属材料を含有し、かつ前記選択トランジスタに接続する第1電極と、
前記第1金属材料と異なる第2金属材料を含有する第2電極と、
前記第1電極と前記第2電極との間に設けられ、前記第1金属材料および前記第2金属材料とは異なる第3金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第2金属材料は、前記第1金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリセルに印加する電圧を制御する制御部を備え、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時において前記第1電極に正電圧を印加し、前記絶縁膜の抵抗値を低抵抗化させる動作時において前記第2電極に正電圧を印加する半導体装置。 - 請求項2に記載の半導体装置において、
前記制御部は、前記絶縁膜の抵抗値を読み出す動作時において前記第2電極に正電圧を印加する半導体装置。 - 請求項1に記載の半導体装置において、
前記第1金属材料、前記第2金属材料、および前記第3金属材料の規格化酸化物生成エネルギーを、それぞれΔHf1、ΔHf2、ΔHf3としたときに、ΔHf2≧ΔHf3/7+220(kJ/mol)であり、ΔHf1≦ΔHf3/7+100(kJ/mol)である半導体装置。 - 請求項1に記載の半導体装置において、
前記絶縁膜は、Ta2O5によって構成されており、
前記第1金属材料と前記第2金属材料の規格化酸化物生成エネルギーをそれぞれΔHf1、ΔHf2としたときに、ΔHf1<150(kJ/mol)であり、ΔHf2>280(kJ/mol)である半導体装置。 - 請求項1に記載の半導体装置において、
前記第2金属材料は、W、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、もしくはZrN、またはこれらのうちの2種以上からなる合金である半導体装置。 - 請求項1に記載の半導体装置において、
前記第1金属材料は、Ru、RuO2、Pt、Ir、Rh、Pd、もしくはCu、またはこれらのうちの2種以上からなる合金である半導体装置。 - 請求項1に記載の半導体装置において、
前記絶縁膜は、Ta2O5、Ta2O5とTiO2の積層膜、ZrO2、ZrO2とTa2O5の積層膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3またはV2O5よって構成されている半導体装置。 - 請求項1に記載の半導体装置において、
前記第1電極は、コンタクトを介して前記選択トランジスタのソース・ドレイン領域に接続されている半導体装置。 - 請求項1に記載の半導体装置において、
前記抵抗変化素子は、バイポーラ型である半導体装置。 - NチャネルFETである選択トランジスタと、第1金属材料を含有していて前記選択トランジスタに接続した第1電極と、前記第1金属材料と異なる第2金属材料を含有する第2電極と、前記第1電極と前記第2電極との間に設けられ、前記第1金属材料および前記第2金属材料と異なる第3金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第2金属材料は前記第1金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、
前記絶縁膜の抵抗値を高抵抗化させる動作時において前記第1電極に正電圧を印加し、前記絶縁膜の抵抗値を低抵抗化させる動作時において前記第2電極に正電圧を印加する半導体装置の制御方法。 - 請求項11に記載の半導体装置の制御方法において、
前記絶縁膜の抵抗値を読み出す動作時において前記第2電極に正電圧を印加する半導体装置の制御方法。
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