CN116347896A - 半导体结构、存储器及其制作方法、电子设备 - Google Patents
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Abstract
本申请实施例提供了一种半导体结构、存储器及其制作方法、电子设备。该半导体结构包括：衬底、背栅、半导体层、漏极、磁性隧道结以及位于半导体层远离衬底一侧的第一源极、第一栅极、第二源极和第二栅极。半导体层与背栅叠层设置且绝缘；磁性隧道结位于漏极远离衬底的一侧，且与漏极接触；第一源极和第一栅极位于漏极的一侧，第二源极和第二栅极位于漏极的另一侧，且第一源极、第一栅极、第二源极和第二栅极分别在衬底上的正投影均与半导体层在衬底上的正投影交叠。本申请提供的半导体结构包括一个磁性隧道结和两个晶体管，相对于传统的MRAM存储单元，能够提升MRAM存储单元读写稳定性。
Description
技术领域
本申请涉及存储器领域，具体而言，本申请涉及一种半导体结构、存储器及其制作方法、电子设备。
背景技术
MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)利用流经磁性隧道结中不同的自旋极化电流来驱动软磁体磁化方向的改变来实现写入功能，其具有DRAM(Dynamic Random Access Memory，动态随机存储器)的高集成度，以及SRAM(StaticRandom-Access Memory，静态随机存取存储器)的高速读写能力，还具有闪存的非易失性，是最有可能代替DRAM的先进存储技术。
目前，传统的MRAM存储单元是由一个磁性隧道结(Magnetic Tunnel Junction，MTJ)和一个选择晶体管耦合构成。
通常情况下，由于MRAM存储单元需要大的写入电流和小的读出电流，为了提高MRAM存储器的读写稳定性，可以减小选择晶体管的尺寸以减小读出电流，以提高读稳定性，但也会因此减小写入电流，降低了写稳定性。相反，若增加选择晶体管的尺寸，可以增加写入电流，提高了写稳定性，但这样也会增加读出电流，降低了读稳定性，所以无法通过改变晶体管的尺寸来达到同时需要大的写电流和小的读电流的需求，因为通过改变晶体管的尺寸来改善读写的电流大小，可能会造成存储器件读写的失败。
发明内容
本申请提出一种半导体结构、存储器及其制作方法、电子设备。
第一方面，本申请实施例提供了一种半导体结构，包括：
衬底；
背栅，位于衬底的一侧；
半导体层，位于背栅远离衬底的一侧，半导体层与背栅叠层设置且绝缘；
漏极，位于半导体层远离衬底的一侧，且在衬底上的正投影与半导体层在衬底上的正投影交叠；
磁性隧道结，位于漏极远离衬底的一侧，且与漏极接触；
位于半导体层远离衬底一侧的第一源极、第一栅极、第二源极和第二栅极，第一源极和第一栅极位于漏极的一侧，第二源极和第二栅极位于漏极的另一侧，且第一源极、第一栅极、第二源极和第二栅极分别在衬底上的正投影均与半导体层在衬底上的正投影交叠。
在一种可能的实现方式中，第一栅极和第二栅极关于漏极的垂直平分线对称设置；
第一源极和第二源极关于漏极的垂直平分线对称设置；
第一栅极和第二栅极靠近垂直平分线，第一源极和第二源极远离垂直平分线。
在一种可能的实现方式中，还包括：
第一绝缘介质层，位于第一源极与第一栅极之间；
第二绝缘介质层，位于第一栅极与漏极之间；
第三绝缘介质层，位于漏极与第二栅极之间；
第四绝缘介质层，位于第二栅极与第二源极之间；
第一栅介电层，位于背栅与半导体层之间；
第二栅介电层，位于第一栅极与半导体层之间；
第三栅介电层，位于第二栅极与半导体层之间。
在一种可能的实现方式中，第一源极、第二源极和漏极均包括两个导电层，且两个导电层叠层设置且接触。
在一种可能的实现方式中，半导体层的材料包括氧化铟镓锌。
在一种可能的实现方式中，还包括：位线，位于磁性隧道结远离衬底的一侧，且与磁性隧道结接触。
在一种可能的实现方式中，还包括：
第五绝缘介质层，位于第一源极和第一栅极远离衬底的一侧，且完全覆盖第一源极和第一栅极，且与磁性隧道结和位线接触；
第六绝缘介质层，位于第二源极和第二栅极远离衬底的一侧，且完全覆盖第二源极和第二栅极，且与磁性隧道结和位线接触；
第五绝缘介质层上表面和第六绝缘介质层的上表面，均与位线的上表面齐平。
第二方面，本申请实施例提供了一种存储器，包括如第一方面任一的半导体结构。
第三方面，本申请实施例提供了一种电子设备，包括如第二方面的存储器。
第四方面，本申请实施例提供了一种存储器的制作方法，包括：
提供一衬底；
在衬底的一侧依次制作背栅和半导体层；
在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极；第一源极和第一栅极位于漏极的一侧，第二源极和第二栅极位于漏极的另一侧，且第一源极、第一栅极、第二源极和第二栅极分别在衬底上的正投影均与半导体层在衬底上的正投影交叠；
在制作有第一源极、第一栅极、漏极、第二源极和第二栅极的衬底上，制作磁性隧道结；磁性隧道结与漏极接触。
在一种可能的实现方式中，在衬底的一侧依次制作背栅和半导体层，包括：
在衬底上依次沉积第一绝缘介质膜层、第一导电膜层、第一栅介电膜层、半导体膜层、第二栅介电膜层和第二绝缘介质膜层，形成背栅和半导体层。
在一种可能的实现方式中，在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极，包括：
基于图案化工艺，去除部分第二栅介电膜层和第二绝缘介质膜层，形成第一栅介电层、第二栅介电层、第一沟槽、第二沟槽和第三沟槽；其中，第一沟槽的位置与待形成第一源极的位置对应，第二沟槽的位置与待形成漏极的位置对应，第三沟槽的位置与待形成第二源极的位置对应，且第一沟槽、第二沟槽和第三沟槽的位置处均暴露出半导体层；
在第一沟槽、第二沟槽和第三沟槽内分别沉积第二导电膜层和第三导电膜层，形成第一源极、漏极和第二源极；
基于图案化工艺，去除部分第二绝缘介质膜层，形成暴露出部分第二栅介电膜层的第四沟槽和第五沟槽；
在第四沟槽和第五沟槽内沉积第四导电膜层，形成第一栅极和第二栅极；
沉积第三绝缘介质膜层。
在一种可能的实现方式中，还包括制作位线；以及在制作有第二栅极的衬底上，制作磁性隧道结和位线，具体包括：
基于图案化工艺，去除与漏极的位置对应位置处的部分第三绝缘介质膜层，形成暴露出部分漏极的第六沟槽；
在第六沟槽内依次沉积磁性隧道结膜层和第五导电膜层，形成磁性隧道结和位线。
本申请实施例提供的技术方案，至少具有如下有益效果：
本申请实施例提供的半导体结构包括一个磁性隧道结和两个晶体管，在衬底上依次设置背栅和半导体层，并在半导体层的上方，以及漏极的两侧分别设置一个栅极和一个源极，两个晶体管共用一个背栅，背栅控制两个晶体管的阈值电压，漏极两侧的两个栅极分别控制导电沟道的开启和关闭，能够实现存储单元较小的读出电流和较大的写入电流，相对于传统的MRAM存储单元，能够提升MRAM存储单元读写稳定性，减少读出电流和写入电流在器件结构尺寸需求上的冲突。具体的，当读出时，利用背栅控制两个晶体管的阈值电压，并通过其中一个栅极控制导电沟道开启，另一个栅极控制导电沟道关闭，使得一个晶体管开启，另一个晶体管关闭，其尺寸较小，读出电流较小，从而提高了读稳定性；而当写入时，利用背栅控制两个晶体管的阈值电压，并通过两个栅极均控制导电沟道开启，使得两个晶体管均开启，使得写入电流流经两个晶体管，从而增强了写入电流，提高了写稳定性。而且，由于两个晶体管共用一个背栅，能够节约面积，通过采用双栅控制，能够提高晶体管的控制能力，进一步提高读写稳定性。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种MRAM存储器的制作方法流程示意图；
图2-图7为本申请实施例提供的一种MRAM存储器制作过程中，不同制作过程的结构示意图。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种半导体结构，如图7所示，该半导体结构包括：衬底10、背栅30、半导体层50、漏极65、磁性隧道结90、第一源极63、第一栅极66、第二源极64和第二栅极67。
具体的，背栅30，位于衬底10的一侧。
半导体层50，位于背栅30远离衬底10的一侧，半导体层50与背栅30叠层设置且绝缘，具体地，背栅30在衬底10上的正投影与半导体层50在衬底10上的正投影重叠。
漏极65，位于半导体层50远离衬底10的一侧，且在衬底10上的正投影与半导体层50在衬底上的正投影交叠。
磁性隧道结90，位于漏极65远离衬底10的一侧，且与漏极65接触。
第一源极63、第一栅极66、第二源极64和第二栅极67均位于半导体层50远离衬底10的一侧，第一源极63和第一栅极66位于漏极65的一侧，第二源极64和第二栅极67位于漏极65的另一侧，且第一源极63、第一栅极66、第二源极64和第二栅极67分别在衬底10上的正投影均与半导体层50在衬底上的正投影交叠。
半导体层50与第一栅极66和第二栅极67绝缘，半导体层50与第一源极63、第二源极64和漏极65接触。
第一源极63、第一栅极66、漏极65、半导体层50和背栅30构成第一晶体管；第二源极64、第二栅极67、漏极65、半导体层50和背栅30构成第二晶体管。漏极65、半导体层50和背栅30被第一晶体管和第二晶体管共用，能够减小半导体结构的面积。
本申请实施例提供的半导体结构包括一个磁性隧道结和两个晶体管，在衬底上依次设置背栅和半导体层，并在半导体层的上方，以及漏极的两侧分别设置一个栅极和一个源极，两个晶体管共用一个背栅，背栅控制两个晶体管的阈值电压，漏极两侧的两个栅极分别控制导电沟道的开启和关闭，能够实现MRAM存储单元较小的读出电流和较大的写入电流，相对于传统的MRAM存储单元，能够提升MRAM存储单元读写稳定性，减少读出电流和写入电流在器件结构尺寸需求上的冲突。具体的，当读出时，利用背栅控制两个晶体管的阈值电压，并通过其中一个栅极控制导电沟道开启，另一个栅极控制导电沟道关闭，使得一个晶体管开启，另一个晶体管关闭，其尺寸较小，读出电流较小，从而提高了读稳定性；而当写入时，利用背栅控制两个晶体管的阈值电压，并通过两个栅极均控制导电沟道开启，使得两个晶体管均开启，使得写入电流流经两个晶体管，从而增强了写入电流，提高了写稳定性。而且，由于两个晶体管共用一个背栅，能够节约面积，通过采用双栅控制，能够提高晶体管的控制能力，进一步提高读写稳定性。
此外，本申请实施例提供的半导体结构简单，沟道长度稳定可控。
进一步，由于磁性隧道结90写入电流需求较大，可选地，半导体层50材料包括氧化铟镓锌(IGZO)，能够减小漏电。
在一些实施例中，如图7所示，第一栅极66和第二栅极67关于漏极65的垂直平分线对称设置；第一源极63和第二源极64关于漏极65的垂直平分线对称设置；第一栅极66和第二栅极67靠近垂直平分线，第一源极63和第二源极64远离垂直平分线。
在一些实施例中，如图7所示，半导体结构还包括：第一绝缘介质层71、第二绝缘介质层72、第三绝缘介质层73、第四绝缘介质层74、第一栅介电层40、第二栅介电层61和第三栅介电层62。
具体的，第一绝缘介质层71，位于第一源极63与第一栅极66之间，且与第一源极63和第一栅极66接触。
第二绝缘介质层72，位于第一栅极66与漏极65之间，且与第一栅极66和漏极65接触。
第三绝缘介质层73，位于漏极65与第二栅极67之间，且与漏极65和第二栅极67接触。
第四绝缘介质层74，位于第二栅极67与第二源极64之间，且与第二栅极67和第二源极64接触。
第一栅介电层40，位于背栅30与半导体层50之间，且与背栅30和半导体层50接触。
第二栅介电层61，位于第一栅极66与半导体层50之间，且与第一栅极66和半导体层50接触。
第三栅介电层62，位于第二栅极67与半导体层50之间，且与第二栅极67和半导体层50接触。
可选地，第一绝缘介质层71、第二绝缘介质层72、第三绝缘介质层73和第四绝缘介质层74的材料可以包括SiN(氮化硅)。
可选地，第一栅介电层40、第二栅介电层61和第三栅介电层62可采用介电常数K值较高的绝缘介质材料(HK)，例如HfO2(二氧化铪)。
在一些实施例中，如图7所示，第一源极63、第二源极64和漏极65均包括两个导电层，且两个导电层叠层设置且接触。
具体的，第一源极63包括第一导电层63a和第二导电层63b，第二源极64包括第三导电层64a和第四导电层64b，漏极65包括第五导电层65a和第六导电层65b。
可选地，第一导电层63a、第三导电层64a和第五导电层65a可以采用金属材料，例如，TiN(氮化钛)。第一导电层63a、第三导电层64a和第五导电层65a为过渡接触层，能够降低肖特基势垒，降低接触电阻，能够有效提高晶体管的开态电流，提高晶体管的性能，进一步提高读写稳定性。
可选地，第二导电层63b、第四导电层64b和第六导电层65b可以采用金属材料，例如，W(钨)。
在一些实施例中，半导体结构还包括：位线91，位于磁性隧道结90远离衬底的一侧，且与磁性隧道结91接触。
在一些实施例中，半导体结构还包括：第五绝缘介质层81和第六绝缘介质层82。
第五绝缘介质层81，位于第一源极63和第一栅极远66离衬底10的一侧，且完全覆盖第一源极63和第一栅极66，且与磁性隧道结90和位线91接触。
第六绝缘介质层82，位于第二源极64和第二栅极67远离衬底10的一侧，且完全覆盖第二源极64和第二栅极67，且与磁性隧道结90和位线91接触。
第五绝缘介质层81上表面和第六绝缘介质层82的上表面，均与位线91的上表面齐平。
可选地，第五绝缘介质层81和第六绝缘介质层82的材料可以包括SiN(氮化硅)。
可选地，还包括：第七绝缘介质层20，位于衬底10与背栅30之间。
基于同一发明构思，本申请实施例还提供了一种存储器，包括如上述任一实施例提供的半导体结构。
本申请实施例提供的存储器，与前面的各实施例具有相同的发明构思及相同的有益效果，该存储器中未详细示出的内容可参照前面的各实施例，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种电子设备，包括如上述实施例提供的存储器。
本申请实施例提供的电子设备，与前面的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面的各实施例，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种存储器的制作方法，如图1所示，该制作方法包括：
S1：提供一衬底；
S2：在衬底的一侧依次制作背栅和半导体层；
S3：在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极；第一源极和第一栅极位于漏极的一侧，第二源极和第二栅极位于漏极的另一侧，且第一源极、第一栅极、第二源极和第二栅极分别在衬底上的正投影均与半导体层在衬底上的正投影交叠；
S4：在制作有第一源极、第一栅极、漏极、第二源极和第二栅极的衬底上，制作磁性隧道结；磁性隧道结与漏极接触。
本申请实施例提供的存储器的制作方法，通过在半导体层的上方，以及漏极的两侧分别设置一个栅极和一个源极，两个晶体管共用一个背栅，漏极两侧的两个栅极分别控制导电沟道的开启和关闭，能够实现存储器较小的读出电流和较大的写入电流，相对于传统的MRAM存储器，能够提升MRAM存储器读写稳定性，减少读出电流和写入电流在器件结构尺寸需求上的冲突。本申请实施例提供的存储器的制作方法，工艺简单，沟道长度稳定可控。
在一些实施例中，在衬底的一侧依次制作背栅和半导体层，包括：
在衬底上依次沉积第一绝缘介质膜层、第一导电膜层、第一栅介电膜层、半导体膜层、第二栅介电膜层和第二绝缘介质膜层，形成背栅和半导体层。
具体的，如图2所示，在衬底10上，依次沉积第一绝缘介质膜层、第一导电膜层、第一栅介电膜层、半导体膜层、第二栅介电膜层60和第二绝缘介质膜层70，形成第七绝缘介质层20、背栅30、第一栅介电膜层40和半导体层50。
可选地，衬底的材料可以包括硅。第一绝缘介质膜层的材料可以采用Si02(二氧化硅)。第一导电膜层的材料包括钨。第一栅介电膜层的材料可以采用介电常数K值较高的绝缘介质材料(HK)，例如HfO2(二氧化铪)。半导体膜层的材料可以采用金属氧化物，例如IGZO(氧化铟镓锌)。第二栅介电膜层的材料可以采用介电常数较高的绝缘介质材料，例如HfO2(二氧化铪)。第二绝缘介质膜层的材料可以采用SiN(氮化硅)。
在一些实施例中，在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极，包括：
基于图案化工艺，去除部分第二栅介电膜层和第二绝缘介质膜层，形成第一栅介电层和第二栅介电层、第一沟槽、第二沟槽和第三沟槽；其中，第一沟槽的位置与待形成第一源极的位置对应，第二沟槽的位置与待形成漏极的位置对应，第三沟槽的位置与待形成第二源极的位置对应，且第一沟槽、第二沟槽和第三沟槽的位置处均暴露出半导体层；
在第一沟槽、第二沟槽和第三沟槽内分别沉积第二导电膜层和第三导电膜层，形成第一源极、漏极和第二源极；
基于图案化工艺，去除部分第二绝缘介质膜层，形成暴露出部分第二栅介电膜层的第四沟槽和第五沟槽；
在第四沟槽和第五沟槽内沉积第四导电膜层，形成第一栅极和第二栅极；
沉积第三绝缘介质膜层。
具体的，如图3所示，通过光刻和刻蚀工艺，形成第一沟槽11、第二沟槽12和第三沟槽13，光刻可采用单次曝光或者多次曝光，刻蚀截止到半导体层50。第一沟槽11的位置与待形成第一源极的位置对应，第二沟槽12的位置与待形成漏极的位置对应，第三沟槽13的位置与待形成第二源极的位置对应，且第一沟槽11、第二沟槽12和第三沟槽13的位置处均暴露出半导体层50，形成第一栅介电层61和第二栅介电层62。
如图4所示，在第一沟槽11、第二沟槽12和第三沟槽13内分别沉积第二导电膜层和第三导电膜层。其中第二导电膜层可以采用TiN(氮化钛)，第三导电膜层可以采用金属材料钨。沉积方式可以采用PVD(Physical Vapor Deposition，物理气相沉积)、CVD(ChemicalVapor Deposition，化学气相沉积)、ALD(atomic layerdeposition，原子层沉积)等方式，然后通过CMP(Chemical Mechanical Polishing，化学机械抛光)进行表面平坦化，将表面多余材料去除，形成第一源极63、漏极65和第二源极64。
如图5所示，通过光刻和刻蚀工艺，形成第四沟槽14和第五沟槽15，刻蚀截止到第二栅介电层61和第三栅介电层62，形成第一绝缘介质层71、第二绝缘介质层72、第三绝缘介质层73和第四绝缘介质层74。
如图6所示，在第四沟槽14和第五沟槽15内沉积第四导电膜层，并通过CMP(Chemical Mechanical Polishing，化学机械抛光)进行平坦化，将表面多余材料去除，形成第一栅极66和第二栅极67。然后，沉积第三绝缘介质膜层80，第三绝缘介质膜层80的材料可以采用SiN(氮化硅)，并通过CMP(Chemical Mechanical Polishing，化学机械抛光)进行表面平坦化，将表面多余材料去除。
在一些实施例中，还包括制作位线；以及在制作有第二栅极的衬底上，制作磁性隧道结和位线，具体包括：
基于图案化工艺，去除与漏极的位置对应位置处的部分第三绝缘介质膜层，形成暴露出部分漏极的第六沟槽；
在第六沟槽内依次沉积磁性隧道结膜层和第五导电膜层，形成磁性隧道结和位线。具体的，如图7所示，通过光刻和刻蚀工艺，形成第六沟槽(图中未示出)，形成第五绝缘介质层81和第六绝缘介质层82。接着，在第六沟槽内依次沉积磁性隧道结膜层和第五导电膜层，形成磁性隧道结90和位线91。其中，沿垂直于衬底的方向，磁性隧道结90可依次包括钉扎层(图中未示出)、参考层、绝缘层和自由层，钉扎层用于将参考层的磁化方向固定，钉扎层为磁性隧道结90最下面的一个膜层。钉扎层的材料为反铁磁性材料，该反铁磁性材料可采用PtMn(锰化铂)、IrMn(锰化铱)和NiMn(锰化镍)等；位线91的材料可包括钨。
至少可以实现如下有益效果：
1)本申请实施例提供的半导体结构包括一个磁性隧道结和两个晶体管，在衬底上依次设置背栅和半导体层，并在半导体层的上方，以及漏极的两侧分别设置一个栅极和一个源极，两个晶体管共用一个背栅，背栅控制两个晶体管的阈值电压，漏极两侧的两个栅极分别控制导电沟道的开启和关闭，能够实现存储单元较小的读出电流和较大的写入电流，相对于传统的MRAM存储单元，能够提升MRAM存储单元读写稳定性，减少读出电流和写入电流在器件结构尺寸需求上的冲突。具体的，当读出时，利用背栅控制两个晶体管的阈值电压，并通过其中一个栅极控制导电沟道开启，另一个栅极控制导电沟道关闭，使得一个晶体管开启，另一个晶体管关闭，其尺寸较小，读出电流较小，从而提高了读稳定性；而当写入时，，利用背栅控制两个晶体管的阈值电压，并通过两个栅极均控制导电沟道开启，使得两个晶体管均开启，使得写入电流流经两个晶体管，从而增强了写入电流，提高了写稳定性。而且，由于两个晶体管共用一个背栅，能够节约面积，通过采用双栅控制，能够提高晶体管的控制能力，进一步提高读写稳定性。
2)本申请实施例提供的半导体结构简单，沟道长度稳定可控。
3)本申请实施例提供的存储器的制作方法，工艺简单。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (13)
1.一种半导体结构，其特征在于，包括：
衬底；
背栅，位于衬底的一侧；
半导体层，位于所述背栅远离所述衬底的一侧，所述半导体层与所述背栅叠层设置且绝缘；
漏极，位于所述半导体层远离所述衬底的一侧，且在所述衬底上的正投影与所述半导体层在所述衬底上的正投影交叠；
磁性隧道结，位于所述漏极远离衬底的一侧，且与所述漏极接触；
位于所述半导体层远离所述衬底一侧的第一源极、第一栅极、第二源极和第二栅极，所述第一源极和所述第一栅极位于所述漏极的一侧，所述第二源极和所述第二栅极位于所述漏极的另一侧，且所述第一源极、所述第一栅极、所述第二源极和所述第二栅极分别在所述衬底上的正投影均与所述半导体层在所述衬底上的正投影交叠。
2.根据权利要求1所述的半导体结构，其特征在于，
所述第一栅极和所述第二栅极关于所述漏极的垂直平分线对称设置；
所述第一源极和所述第二源极关于所述漏极的垂直平分线对称设置；
所述第一栅极和所述第二栅极靠近所述垂直平分线，所述第一源极和所述第二源极远离所述垂直平分线。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
第一绝缘介质层，位于所述第一源极与所述第一栅极之间；
第二绝缘介质层，位于所述第一栅极与所述漏极之间；
第三绝缘介质层，位于所述漏极与所述第二栅极之间；
第四绝缘介质层，位于所述第二栅极与所述第二源极之间；
第一栅介电层，位于所述背栅与所述半导体层之间；
第二栅介电层，位于所述第一栅极与所述半导体层之间；
第三栅介电层，位于所述第二栅极与所述半导体层之间。
4.根据权利要求1所述的半导体结构，其特征在于，
所述第一源极、所述第二源极和所述漏极均包括两个导电层，且所述两个导电层叠层设置且接触。
5.根据权利要求1所述的半导体结构，其特征在于，
所述半导体层的材料包括氧化铟镓锌。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
位线，位于所述磁性隧道结远离所述衬底的一侧，且与所述磁性隧道结接触。
7.据权利要求6所述的半导体结构，其特征在于，还包括：
第五绝缘介质层，位于所述第一源极和所述第一栅极远离所述衬底的一侧，且完全覆盖所述第一源极和所述第一栅极，且与所述磁性隧道结和所述位线接触；
第六绝缘介质层，位于所述第二源极和所述第二栅极远离所述衬底的一侧，且完全覆盖所述第二源极和所述第二栅极，且与所述磁性隧道结和所述位线接触；
所述第五绝缘介质层上表面和所述第六绝缘介质层的上表面，均与所述位线的上表面齐平。
8.一种存储器，其特征在于，包括如权利要求1至7任一所述的半导体结构。
9.一种电子设备，其特征在于，包括如权利要求8所述的存储器。
10.一种存储器的制作方法，其特征在于，包括：
提供一衬底；
在衬底的一侧依次制作背栅和半导体层；
在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极；所述第一源极和所述第一栅极位于所述漏极的一侧，所述第二源极和所述第二栅极位于所述漏极的另一侧，且所述第一源极、所述第一栅极、所述第二源极和所述第二栅极分别在所述衬底上的正投影均与所述半导体层在所述衬底上的正投影交叠；
在制作有所述第一源极、所述第一栅极、所述漏极、所述第二源极和所述第二栅极的衬底上，制作磁性隧道结；磁性隧道结与所述漏极接触。
11.根据权利要求10所述的存储器的制作方法，其特征在于，在衬底的一侧依次制作背栅和半导体层，包括：
在衬底上依次沉积第一绝缘介质膜层、第一导电膜层、第一栅介电膜层、半导体膜层、第二栅介电膜层和第二绝缘介质膜层，形成背栅和半导体层。
12.根据权利要求11所述的存储器的制作方法，其特征在于，在制作有半导体层的衬底上，制作第一源极、第一栅极、漏极、第二源极和第二栅极，包括：
基于图案化工艺，去除部分第二栅介电膜层和第二绝缘介质膜层，形成第一栅介电层、第二栅介电层、第一沟槽、第二沟槽和第三沟槽；其中，所述第一沟槽的位置与待形成所述第一源极的位置对应，所述第二沟槽的位置与待形成所述漏极的位置对应，所述第三沟槽的位置与待形成所述第二源极的位置对应，且所述第一沟槽、所述第二沟槽和所述第三沟槽的位置处均暴露出所述半导体层；
在所述第一沟槽、所述第二沟槽和所述第三沟槽内分别沉积第二导电膜层和第三导电膜层，形成第一源极、漏极和第二源极；
基于图案化工艺，去除部分第二绝缘介质膜层，形成暴露出部分第二栅介电膜层的第四沟槽和第五沟槽；
在所述第四沟槽和所述第五沟槽内沉积第四导电膜层，形成第一栅极和第二栅极；
沉积第三绝缘介质膜层。
13.根据权利要求12所述的存储器的制作方法，其特征在于，还包括制作位线；以及在制作有第二栅极的衬底上，制作磁性隧道结和位线，具体包括：
基于图案化工艺，去除与所述漏极的位置对应位置处的部分第三绝缘介质膜层，形成暴露出部分漏极的第六沟槽；
在所述第六沟槽内依次沉积磁性隧道结膜层和第五导电膜层，形成磁性隧道结和位线。
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