CN114639411B - 存储结构与存储器 - Google Patents

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Abstract

本申请提供了一种存储结构与存储器。该存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT‑MRAM的电学性能。

Description

存储结构与存储器
技术领域
本申请涉及半导体领域，具体而言，涉及一种存储结构与存储器。
背景技术
自旋转移转矩磁存储器(Spin-Transfer Torque Magnetic RAM，简称STT-MRAM)写入时所需电流较大，在一个晶体管和一个磁性隧道结(Magnetic Tunnel Junction，简称MTJ)单元中需要适当增大存取晶体管的尺寸，或者如两个晶体管和一个MTJ为写操作增加一个专用的晶体管。基于FD-SOI工艺晶体管的背偏置效应，可以在写操作时为存取晶体管施加适当的背偏置，从而能使更小尺寸的存取管具有足够大的写入电流。
但是现有技术均需要在存储阵列中设置额外的背偏电压控制模块以产生背偏电压，这样就会增加存储阵列的面积，增加额外的功耗，使得STT-MRAM的电学性能较差。
因此，现有技术中的背偏电压的控制方式会增加存储阵列的面积使得STT-MRAM的电学性能较差的问题。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种存储结构与存储器，以解决现有技术中背偏电压的控制方式会增加存储阵列的面积使得STT-MRAM的电学性能较差的问题。
根据本发明实施例的一个方面，提供了一种存储结构，包括多个存储单元，各所述存储单元包括存储位元、开关单元、位线、字线和源极线，所述存储位元包括磁隧道结，所述磁隧道结包括依次叠置的自由层、氧化层和钉扎层；所述开关单元包括晶体管，所述晶体管包括衬底、背栅极、埋氧层、多个STI、顶硅层、源极、漏极和栅极，其中，所述背栅极位于所述衬底的表面上，所述背栅极的两侧分别设置有一个所述STI，所述埋氧层位于所述背栅极的远离所述衬底的表面上，所述顶硅层位于所述埋氧层的远离所述背栅极的表面上，所述顶硅层包括间隔设置的源区和漏区，所述源极位于所述源区的远离所述埋氧层的表面上，所述漏极位于所述漏区的远离所述埋氧层的表面上，所述栅极位于所述源区和所述漏区之间的所述顶硅层的远离所述埋氧层的表面上，所述栅极与所述字线连接，所述漏极与所述钉扎层连接，所述源极与所述源极线连接；多个所述存储单元中包括至少一个第一存储单元，所述第一存储单元中的所述背栅极和所述栅极连接，所述自由层与所述位线连接。
可选地，多个所述存储单元中包括至少一个第二存储单元，所述第二存储单元中的所述背栅极和所述栅极未连接。
可选地，多个所述存储单元以阵列方式分布，每列的所述存储单元包括多个所述第一存储单元和多个所述第二存储单元，且每列的所述存储单元中，所述第一存储单元间隔设置，且任意相邻的两个所述第一存储单元之间的所述第二存储单元的数量为第一预定数量，所述第一预定数量大于等于2。
可选地，多个所述存储单元包括至少一个第三存储单元，所述第三存储单元中的所述自由层未与所述位线连接。
可选地，多个所述存储单元包括至少一个第二存储单元和至少一个第三存储单元，所述第二存储单元中的所述背栅极和所述栅极未连接，所述第三存储单元中的所述自由层未与所述位线连接。
可选地，多个所述存储单元以阵列方式分布，每列的所述存储单元包括所述第一存储单元、所述第二存储单元和至少一个所述第三存储单元，且每列的所述存储单元中，每个所述第三存储单元两侧的所述第一存储单元和所述第二存储单元的总数分别为第二预定数量，且在所述第三存储单元有多个的情况下，任意相邻的两个所述第三存储单元之间的所述第一存储单元的数量和所述第二存储单元的总数为所述第二预定数量，所述第二预定数量大于等于2。
可选地，所述开关单元中的所述晶体管有两个，分别为第一晶体管和第二晶体管，所述第一晶体管的源极和所述第二晶体管的源极连接，所述第一晶体管的漏极与所述第二晶体管的漏极连接，所述第一晶体管的背栅极与所述第二晶体管的背栅极连接，所述第一晶体管的栅极用于与写入字线连接，所述第一晶体管的漏极与所述磁隧道结的钉扎层连接，所述第二晶体管的栅极用于与复用字线连接，所述复用字线用于读取或写入数据；所述第一存储单元中的所述第一晶体管的背栅极和所述第一晶体管的栅极连接，所述自由层与所述位线连接。
可选地，所述存储位元中的所述磁隧道结有两个，分别为第一磁隧道结和第二磁隧道结，所述第一磁隧道结的钉扎层与所述第一晶体管的漏极连接，所述第二磁隧道结的钉扎层与所述第二晶体管的漏极连接，所述第一磁隧道结的自由层和所述第二磁隧道结的自由层分别与所述位线连接。
可选地，所述埋氧层的厚度在10-15nm之间。
根据本发明实施例的另一方面，还提供了一种存储器，包括存储结构，所述存储结构为任一种所述的存储结构。
在本发明实施例中，存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，这样只需要对字线电压进行控制就可以控制背偏电压，无需增加额外的背偏电压控制模块，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT-MRAM的电学性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的存储单元的俯视图；
图2示出了根据本申请的实施例的存储单元的结构图；
图3示出了根据本申请的实施例的第一存储单元的电路图；
图4示出了根据本申请的实施例的部分存储阵列的俯视图；
图5示出了根据本申请的实施例的第一存储单元的电路图。
其中，上述附图包括以下附图标记：
10、存储单元；11、位线；12、字线；13、源极线；14、磁隧道结；15、晶体管；16、源极；17、漏极；18、自由层；19、氧化层；20、钉扎层；21、衬底；22、背栅极；23、埋氧层；24、STI；25、顶硅层；26、源区；27、漏区；28、栅极；29、第三存储单元；30、第一晶体管；31、第二晶体管。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所说的，现有技术中的背偏电压的控制方式会增加存储阵列的面积使得STT-MRAM的电学性能较差，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种存储结构与存储器。
根据本申请的实施例，提供了一种存储结构，图1是根据本申请实施例的存储单元的俯视图，图2示出了根据本申请的实施例的存储单元的结构图。
如图1和图2所示，该存储结构包括多个存储单元10，各上述存储单元10包括存储位元、开关单元、位线11、字线12和源极线13，上述存储位元包括磁隧道结14，上述磁隧道结14包括依次叠置的自由层18、氧化层19和钉扎层20；上述开关单元包括晶体管15，上述晶体管15包括衬底21、背栅极22、埋氧层23、多个STI24、顶硅层25、源极16、漏极17和栅极28，其中，上述背栅极22位于上述衬底21的表面上，上述背栅极22的两侧分别设置有一个上述STI24，上述埋氧层23位于上述背栅极22的远离上述衬底21的表面上，上述顶硅层25位于上述埋氧层23的远离上述背栅极22的表面上，上述顶硅层25包括间隔设置的源区26和漏区27，上述源极16位于上述源区26的远离上述埋氧层23的表面上，上述漏极17位于上述漏区27的远离上述埋氧层23的表面上，上述栅极28位于上述源区26和上述漏区27之间的上述顶硅层25的远离上述埋氧层23的表面上，上述栅极28与上述字线12连接，上述漏极17与上述钉扎层20连接，上述源极16与上述源极线13连接；多个上述存储单元10中包括至少一个第一存储单元10，如图3所示，上述第一存储单元10中的上述背栅极22和上述栅极28连接，上述自由层18与上述位线11连接。
上述的存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，这样只需要对字线电压进行控制就可以控制背偏电压，无需增加额外的背偏电压控制模块，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT-MRAM的电学性能。
本申请的一种实施例中，多个上述存储单元中包括至少一个第二存储单元，上述第二存储单元中的上述背栅极和上述栅极未连接。本实施例中，多个存储单元中包括至少一个栅极和背栅极没有连接的第二存储单元，多个存储单元中有栅极和背栅极连接的第一存储单元，也有栅极和背栅极没有连接的第二存储单元，并不是所有的栅极都与背栅极连接，这样减少了栅极和背栅极之间的金属连线，从而进一步减小了存储阵列的面积，进一步提升了STT-MRAM的电学性能。
为了进一步减小存储阵列的面积，从而提升STT-MRAM的电学性能，本申请的又一种实施例中，多个上述存储单元以阵列方式分布，每列的上述存储单元包括多个上述第一存储单元和多个上述第二存储单元，且每列的上述存储单元中，上述第一存储单元间隔设置，且任意相邻的两个上述第一存储单元之间的上述第二存储单元的数量为第一预定数量，上述第一预定数量大于等于2。例如，一列有8个存储单元，其中，2个存储单元为第一存储单元，6个存储单元为第二存储单元，每隔2个第二存储单元插入1个第一存储单元，2个第一存储单元之间有2个第二存储单元。
本申请的再一种实施例中，多个上述存储单元包括至少一个第三存储单元，上述第三存储单元中的上述自由层未与上述位线连接。本实施例中，多个存储单元包括自由层未与位线连接的第三存储单元，使得多个存储单元组成的存储阵列的环境可以保持一致性，从而使得存储阵列更加稳定，进而进一步提升了STT-MRAM的电学性能。
为了进一步提升了STT-MRAM的电学性能，本申请的另一种实施例中，多个上述存储单元包括至少一个第二存储单元和至少一个第三存储单元，上述第二存储单元中的上述背栅极和上述栅极未连接，上述第三存储单元中的上述自由层未与上述位线连接。
本申请的又一种实施例中，图4是根据本申请实施例的部分存储阵列的俯视图，如图4所示，多个上述存储单元10以阵列方式分布，每列的上述存储单元10包括上述第一存储单元10、上述第二存储单元10和至少一个上述第三存储单元29，且每列的上述存储单元10中，每个上述第三存储单元29两侧的上述第一存储单元10和上述第二存储单元10的总数分别为第二预定数量，且在上述第三存储单元29有多个的情况下，任意相邻的两个上述第三存储单元29之间的上述第一存储单元10的数量和上述第二存储单元10的总数为上述第二预定数量，上述第二预定数量大于等于2。例如，一列有7个存储单元，其中，4个存储单元为第一存储单元，2个存储单元为第二存储单元，1个存储单元为第三存储单元，第三存储单元的两侧各有2个第一存储单元和1个第二存储单元。本实施例中，在保持存储阵列环境一致性的情况下，同时将部分存储单元中的栅极和背栅极连接，不仅减少了金属连线，还保持了存储阵列的稳定性，从而进一步提升STT-MRAM的电学性能。
本申请的再一种实施例中，图5是根据本申请实施例的第一存储单元的电路图，如图5所示，上述开关单元中的上述晶体管有两个，分别为第一晶体管30和第二晶体管31，上述第一晶体管30的源极和上述第二晶体管31的源极连接，上述第一晶体管30的漏极与上述第二晶体管31的漏极连接，上述第一晶体管30的背栅极与上述第二晶体管31的背栅极连接，上述第一晶体管30的栅极用于与写入字线连接，上述第一晶体管30的漏极与上述磁隧道结14的钉扎层连接，上述第二晶体管31的栅极用于与复用字线连接，上述复用字线用于读取或写入数据；上述第一存储单元中的上述第一晶体管30的背栅极和上述第一晶体管30的栅极连接，上述自由层与上述位线连接。本实施例中，每个存储单元中，有一个磁隧道结和两个晶体管，读操作只用一个晶体管，写操作时用两个，这样可以提供写操作所需的较大电流，由于读操作所需的电流比较小，所以将背偏电压与写入字线连接，由于将读写字线分开，使得存储单元的可靠性增加，从而进一步提升了STT-MRAM的电学性能。
为了进一步增加了存储单元的可靠性，本申请的另一种实施例中，上述存储位元中的上述磁隧道结有两个，分别为第一磁隧道结和第二磁隧道结，上述第一磁隧道结的钉扎层与上述第一晶体管的漏极连接，上述第二磁隧道结的钉扎层与上述第二晶体管的漏极连接，上述第一磁隧道结的自由层和上述第二磁隧道结的自由层分别与上述位线连接。
本申请的又一种实施例中，上述埋氧层的厚度在10-15nm之间。本实施例中，埋氧层的厚度比较薄，因此对背偏电压的调节效果会更加明显，从而更好地控制背偏电压，使得STT-MRAM的电学性能进一步提升。
当然，实际的应用中，上述埋氧层的厚度并不限于此范围，还可以为其他数值，本领域技术人员可以根据实际情况来选择。
本申请实施例还提供了一种存储器，包括存储结构，上述存储结构为任一种上述的存储结构。
上述的存储器包括存储结构，上述存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，这样只需要对字线电压进行控制就可以控制背偏电压，无需增加额外的背偏电压控制模块，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT-MRAM的电学性能。
本申请中的衬底、背栅极、埋氧层、多个STI、顶硅层、源极、漏极和栅极的位置关系可以与现有技术中的相同，设置各个层的方法可以是现有技术中的任何一种方法，比如磁控溅射，物理气相沉积或分子束外延沉积，本领域技术人员可以根据实际情况分别选择适合的方法设置各个膜层。
为了本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案和技术效果。
实施例
该存储阵列包括多个存储单元，其中，每列存储单元中有1个第一存储单元和7个第二存储单元，因为第一存储单元中栅极与背栅极连接，所以背偏电压与字线电压保持一致。
该存储阵列执行读写操作时的电压值如下表所示：
当存储阵列执行读操作时，某一列的存储单元被选中执行读操作时，字线电压的范围在0.8-1.4V之间，某一列的存储单元未选中执行读操作时，字线电压为0，位线电压在0.1-0.2V之间，源极线电压为0，因为背栅极与栅极连接，所以背偏电压同字线电压；
当存储阵列执行写“1”操作时，某一列的存储单元被选中执行读操作时，字线电压的范围在1.2-1.8V之间，某一列的存储单元未选中执行读操作时，字线电压为0，位线电压为0，源极线电压在0.6-1.0V之间，因为背栅极与栅极连接，所以背偏电压同字线电压；
当存储阵列执行读操作时，某一列的存储单元被选中执行读操作时，字线电压的范围在1.0-1.6V之间，某一列的存储单元未选中执行读操作时，字线电压为0，位线电压在0.4-0.8V之间，源极线电压为0，因为背栅极与栅极连接，所以背偏电压同字线电压。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，这样只需要对字线电压进行控制就可以控制背偏电压，无需增加额外的背偏电压控制模块，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT-MRAM的电学性能。
2)、本申请的存储器包括存储结构，上述存储结构包括多个存储单元，各存储单元包括存储位元、开关单元、位线、字线和源极线，其中，存储位元包括磁隧道结，开关单元包括晶体管，晶体管的栅极与字线连接，源极与源极线连接，漏极与磁隧道结的钉扎层连接，多个存储单元包括至少一个第一存储单元，其中，第一存储单元的晶体管的背栅极和栅极连接，磁隧道结的自由层与位线连接。该存储结构，多个存储单元中包括至少一个第一存储单元，第一存储单元中的栅极和背栅极连接，栅极和字线连接，使得背偏电压与字线电压保持一致，这样只需要对字线电压进行控制就可以控制背偏电压，无需增加额外的背偏电压控制模块，从而在不增加存储阵列的面积的情况下就可以对背偏电压进行控制，进而提升了STT-MRAM的电学性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种存储结构，包括多个存储单元，其特征在于，各所述存储单元包括存储位元、开关单元、位线、字线和源极线，
所述存储位元包括磁隧道结，所述磁隧道结包括依次叠置的自由层、氧化层和钉扎层；
所述开关单元包括晶体管，所述晶体管包括衬底、背栅极、埋氧层、多个STI、顶硅层、源极、漏极和栅极，其中，所述背栅极位于所述衬底的表面上，所述背栅极的两侧分别设置有一个所述STI，所述埋氧层位于所述背栅极的远离所述衬底的表面上，所述顶硅层位于所述埋氧层的远离所述背栅极的表面上，所述顶硅层包括间隔设置的源区和漏区，所述源极位于所述源区的远离所述埋氧层的表面上，所述漏极位于所述漏区的远离所述埋氧层的表面上，所述栅极位于所述源区和所述漏区之间的所述顶硅层的远离所述埋氧层的表面上，所述栅极与所述字线连接，所述漏极与所述钉扎层连接，所述源极与所述源极线连接；
多个所述存储单元中包括至少一个第一存储单元，所述第一存储单元中的所述背栅极和所述栅极连接，所述自由层与所述位线连接。
2.根据权利要求1所述的存储结构，其特征在于，多个所述存储单元中包括至少一个第二存储单元，所述第二存储单元中的所述背栅极和所述栅极未连接。
3.根据权利要求2所述的存储结构，其特征在于，多个所述存储单元以阵列方式分布，每列的所述存储单元包括多个所述第一存储单元和多个所述第二存储单元，且每列的所述存储单元中，所述第一存储单元间隔设置，且任意相邻的两个所述第一存储单元之间的所述第二存储单元的数量为第一预定数量，所述第一预定数量大于等于2。
4.根据权利要求1所述的存储结构，其特征在于，多个所述存储单元包括至少一个第三存储单元，所述第三存储单元中的所述自由层未与所述位线连接。
5.根据权利要求1所述的存储结构，其特征在于，多个所述存储单元包括至少一个第二存储单元和至少一个第三存储单元，所述第二存储单元中的所述背栅极和所述栅极未连接，所述第三存储单元中的所述自由层未与所述位线连接。
6.根据权利要求5所述的存储结构，其特征在于，多个所述存储单元以阵列方式分布，每列的所述存储单元包括所述第一存储单元、所述第二存储单元和至少一个所述第三存储单元，且每列的所述存储单元中，每个所述第三存储单元两侧的所述第一存储单元和所述第二存储单元的总数分别为第二预定数量，且在所述第三存储单元有多个的情况下，任意相邻的两个所述第三存储单元之间的所述第一存储单元的数量和所述第二存储单元的总数为所述第二预定数量，所述第二预定数量大于等于2。
7.根据权利要求1所述的存储结构，其特征在于，
所述开关单元中的所述晶体管有两个，分别为第一晶体管和第二晶体管，所述第一晶体管的源极和所述第二晶体管的源极连接，所述第一晶体管的漏极与所述第二晶体管的漏极连接，所述第一晶体管的背栅极与所述第二晶体管的背栅极连接，所述第一晶体管的栅极用于与写入字线连接，所述第一晶体管的漏极与所述磁隧道结的钉扎层连接，所述第二晶体管的栅极用于与复用字线连接，所述复用字线用于读取或写入数据；
所述第一存储单元中的所述第一晶体管的背栅极和所述第一晶体管的栅极连接，所述自由层与所述位线连接。
8.根据权利要求7所述的存储结构，其特征在于，所述存储位元中的所述磁隧道结有两个，分别为第一磁隧道结和第二磁隧道结，所述第一磁隧道结的钉扎层与所述第一晶体管的漏极连接，所述第二磁隧道结的钉扎层与所述第二晶体管的漏极连接，所述第一磁隧道结的自由层和所述第二磁隧道结的自由层分别与所述位线连接。
9.根据权利要求1所述的存储结构，其特征在于，所述埋氧层的厚度在10-15nm之间。
10.一种存储器，包括存储结构，其特征在于，所述存储结构为权利要求1至9中任一项所述的存储结构。
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Denomination of invention: Storage Structure and Memory

Granted publication date: 20230801

Pledgee: Xiamen International Bank Co.,Ltd. Zhuhai branch

Pledgor: Zhongkexin magnetic technology (Zhuhai) Co.,Ltd.

Registration number: Y2024980010767