CN113658624A - 半导体存储器及存储器阵列 - Google Patents

半导体存储器及存储器阵列 Download PDF

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CN113658624A
CN113658624A CN202111033172.5A CN202111033172A CN113658624A CN 113658624 A CN113658624 A CN 113658624A CN 202111033172 A CN202111033172 A CN 202111033172A CN 113658624 A CN113658624 A CN 113658624A
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张骥
叶甜春
罗军
赵杰
王云
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Guangdong Greater Bay Area Institute of Integrated Circuit and System
Ruili Flat Core Microelectronics Guangzhou Co Ltd
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Aoxin Integrated Circuit Technology Guangdong Co ltd
Guangdong Greater Bay Area Institute of Integrated Circuit and System
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Abstract

本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。

Description

半导体存储器及存储器阵列
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体存储器及存储器阵列。
背景技术
存储器件是一类能够存储大量二值信息的器件，由于计算机以及其它数字系统的工作过程中，均需对大量数据进行存储，存储器成为计算机和这些数字系统不可缺少的组成部分。计算机要处理的数据量越大，运算速度越高，要求存储器具有更大的存储容量和更快的访问速度，存储容量和访问速度是衡量存储器性能的两个最重要指标。
传统实现存储功能的存储单元包括晶体管和电容，使用电容存储数据，但电容的读写速度和存储容量均不满足现有需求。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体存储器及存储器阵列，通过改变第二字线的写入电压和第一背栅压，控制存储单元的工作模式，利用存储单元的浮体效应将位线输入的信息存储在存储单元上，该存储器既有开关功能，也具有存储功能，相较于传统电容存储结构，具有更高的存储密度及读写速度。
为解决上述技术问题，本申请的第一方面提出一种半导体存储器，包括：
开关单元，所述开关单元包括第一端、第二端、控制端及第三端，所述开关单元的第一端与位线连接，所述开关单元的控制端与第一字线连接；
存储单元，所述存储单元包括第一端、第二端、控制端及第三端，所述存储单元的第一端与所述开关单元的第二端连接，所述存储单元的控制端与第二字线连接，所述存储单元的第二端接地，所述存储单元的第三端与第一背栅压连接；
当所述第一背栅压及所述第二字线的写入电压相反时，所述存储单元处于PDSOI模式；
当所述第一背栅压及所述第二字线的写入电压均为正电压时，所述存储单元处于FDSOI模式；
当所述第一背栅压及所述第二字线的写入电压均为负电压时，所述存储单元处于截止模式。
于上述实施例提供的半导体存储器中，通过开关单元与存储单元相连接，开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；第一背栅压及第二字线的写入电压相反时，存储单元处于PDSOI模式；当第一背栅压及第二字线的写入电压均为正电压时，存储单元处于FDSOI模式；当第一背栅压及第二字线的写入电压均为负电压时，存储单元处于截止模式；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，表现出浮体效应，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
在其中一个实施例中，所述开关单元的第三端与第二背栅压连接；当所述第二背栅压及所述第一字线的写入电压均为正电压时，所述开关单元处于FDSOI模式；当所述第二背栅压及所述第一字线的写入电压均为负电压，所述开关单元处于截止模式。
在其中一个实施例中，当所述存储单元处于PDSOI模式或FDSOI模式时，所述开关单元均处于FDSOI模式；当所述开关单元处于截止模式时，所述存储单元处于截止模式。
在其中一个实施例中，当所述存储单元处于PDSOI模式时，所述存储单元执行写入操作；当所述存储单元处于FDSOI模式时，所述存储单元执行读取操作；当所述存储单元处于FDSOI模式，且位线的写入电压为正电压时，所述存储单元执行擦除操作，所述存储单元的阈值电压恢复至预设初始值。
在其中一个实施例中，当所述存储单元处于PDSOI模式时：若所述位线的写入电压为正电压，所述存储单元表现浮体效应，所述存储单元的阈值电压降低；若所述位线的写入电压为负电压，所述存储单元的阈值电压不变。
在其中一个实施例中，所述存储单元执行读取操作时，所述开关单元与所述存储单元之间的回路电流大小关联于所述位线的写入电压。
在其中一个实施例中，所述开关单元及所述存储单元均包括SOI晶体管。
在其中一个实施例中，所述SOI晶体管包括由下至上依次叠置的背衬底、埋氧层、顶层硅及栅极，所述顶层硅内设有源极及漏极，所述源极与所述漏极位于所述栅极相对的两侧；所述顶层硅内设有沟道区，所述沟道区位于所述源极与所述漏极之间；所述SOI晶体管的背栅压施加于所述埋氧层。
在其中一个实施例中，所述顶层硅的厚度为20nm-30nm。
在其中一个实施例中，所述SOI晶体管还包括绝缘层，所述绝缘层位于所述沟道区及所述栅极之间。
本申请的第二方面提出一种半导体存储器阵列，包括：如上述的半导体存储器，多个所述半导体存储器呈阵列排布。
于上述实施例提供的半导体存储器阵列中，如上述多个半导体存储器阵列排布，相较于传统电容存储结构，降低器件寄生电容，提高工作频率和存储容量；兼容FDSOI工艺，可嵌入逻辑核心，半导体存储器阵列具有更快的运行速度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体存储器的电路原理示意图；
图2为本申请另一实施例中提供的半导体存储器的电路原理示意图；
图3为本申请一实施例中提供的SOI晶体管的局部截面示意图；
图4为本申请一实施例中提供的半导体存储器阵列的电路原理示意图。
附图标记说明：100-半导体存储器，10-开关单元，20-存储单元；
11-背衬底，12-埋氧层，13-顶层硅，14-源极，15-漏极，16-沟道区，17-绝缘层，18-栅极。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
现有SOI器件根据耗尽程度分为薄膜全耗尽SOI结构(Full Depleted Silicon OnInsulator，FDSOI)和厚膜部分耗尽SOI结构(Partially Depleted Silicon OnInsulator，PDSOI)。通常控制顶层硅的厚度，从而改变SOI结构的种类，即一个器件只能为出一种结构，FDSOI结构或PDSOI结构。本申请提出一种半导体存储器，改变与存储单元相连的第一背栅压和第二字线的写入电压，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于电容存储，有效提高了访问速度和存储容量。
在本申请的一个实施例中，如图1所示，半导体存储器100包括开关单元10和存储单元20。开关单元10包括第一端、第二端、控制端及第三端，开关单元10的第一端与位线(Bit line，BL)连接，开关单元10的控制端与第一字线(Word Line 1，WL1)连接；存储单元20包括第一端、第二端、控制端及第三端，存储单元20的第一端与开关单元10的第二端连接，存储单元20的控制端与第二字线(Word Line 2，WL2)连接，存储单元20的第二端接地，存储单元20的第三端与第一背栅压Vb1连接。
在一个实施例中，改变第一背栅压Vb1与第二字线WL2的写入电压，以控制存储单元20分别处于不同的工作模式，不同的工作模式表现不同的特性，工作模式包括PDSOI模式、FDSOI模式及截止模式。
具体地，当第一背栅压Vb1及第二字线WL2的写入电压相反时，存储单元20导通并处于PDSOI模式；当第一背栅压Vb1及第二字线WL2的写入电压均为正电压时，存储单元20导通并处于FDSOI模式；当第一背栅压及Vb1第二字线WL2的写入电压均为负电压时，存储单元20处于截止模式。存储单元20处于PDSOI模式时，存储单元20表现出浮体效应(Floatingbody effect)，获得预设存储窗口读取位线BL上的数据；存储单元20处于FDSOI模式时，存储单元20不表现出浮体效应。其中，预设存储窗口的大小关联于存储单元20处于PDSOI模式时，所表现出的浮体效应及寄生双极管效应的强弱，与存储单元20的制程参数相关联，本申请对于预设存储窗口的大小不作限定。
于上述实施例提供的半导体存储器中，通过开关单元与存储单元相连接，开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；第一背栅压及第二字线的写入电压相反时，存储单元处于PDSOI模式；当第一背栅压及第二字线的写入电压均为正电压时，存储单元处于FDSOI模式；当第一背栅压及第二字线的写入电压均为负电压时，存储单元处于截止模式；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，表现出浮体效应，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低器件寄生电容，提高器件的工作频率、运行速度及存储容量。
作为示例，当第一背栅压Vb1为正电压时及第二字线WL2的写入电压为负电压时，存储单元20导通并处于PDSOI模式；当第一背栅压Vb1为负电压时及第二字线WL2的写入电压为正电压时，存储单元20导通并处于PDSOI模式。作为示例，正电压为0.5-2V，譬如正电压为0.5V、1V、1.2V、1.4V、1.8V或2V等等；负电压为0V。
在一个实施例中，请继续参考图1，开关单元10的第三端与第二背栅压Vb2连接；当第二背栅压Vb2及第一字线WL1的写入电压均为正电压时，开关单元10始终处于FDSOI模式，开关单元10始终导通，开关单元10与存储单元20形成回路；当第二背栅压Vb2及第一字线WL1的写入电压均为负电压，开关单元10处于截止模式。
具体地，当存储单元20处于PDSOI模式或FDSOI模式时，开关单元10均处于FDSOI模式，开关单元10始终处于导通状态，确保位线BL输送的数据能够存储于存储单元20上；当开关单元10处于截止模式时，存储单元20处于截止模式。
在一个实施例中，半导体存储器100的操作过程包括写入、读取及擦除，三种操作不分先后，可以先读取、再写入，最后擦除；也可以是先擦除，再写入，最后读取。具体地，当存储单元20处于PDSOI模式时，存储单元20执行写入操作；当存储单元20处于FDSOI模式时，存储单元20执行读取操作；当存储单元20处于FDSOI模式，且位线BL的写入电压为正电压时，存储单元20执行擦除操作，存储单元20的阈值电压Vt恢复至预设初始值。其中，预设初始值关联于存储单元20的制程参数，本申请不对此作限定。为方便存储单元20进行读取和写入操作，读取和写入可以共用一根位线BL。
在一个实施例中，当存储单元20处于PDSOI模式时，执行写入操作，可分为以下两种情况：若位线BL的写入电压为正电压，存储单元20的体区处于高电势，存储单元20表现出浮体效应，浮体效应影响存储单元20的第一端与第二端之间的导通电流，从而降低存储单元20的阈值电压Vt，存储能力增强。若位线BL的写入电压为负电压，存储单元20不表现出浮体效应，存储单元20的体区处于低电势，不影响半导体存储器100读取时的阈值电压Vt，存储单元20的阈值电压Vt不变。
在一个实施例中，当存储单元20处于FDSOI模式，且保持导通状态，存储单元20执行读取操作时，开关单元10与存储单元20之间的回路电流大小关联于前一次位线BL的写入电压。具体地，存储单元20的开启状态取决于位线BL的写入电压，可通过地址译码器(图中未示出)连接至外围读出电路(图中未示出)，读取数据时位线BL的写入电压置为正电压。
作为示例，前一次位线BL的写入电压为正电压(或“1”)或前一次位线BL的写入电压为负电压(或“0”)时，存储单元20均执行读取操作；可由开关单元10和存储单元20之间的回路电流判断上一次存储数据是“1”还是“0”。
作为示例，若要进一步增加半导体存储器100的存储容量，可串联多个存储单元20和开关单元10，本申请以一个字节的存储器为示例，但并不以此限定。
以上实施例中，开关单元10与存储单元20的工作状态和操作行为总结如下表所示：
将正电压记为“1”，负电压记为“0”。
Figure BDA0003245946820000101
在一个实施例中，开关单元10及存储单元20均包括SOI晶体管，开关单元10为第一SOI晶体管T1，存储单元20为第二SOI晶体管T2，如图2所示。
具体地，请参考图3，SOI晶体管包括由下至上依次叠置的背衬底11、埋氧层12、顶层硅13及栅极18，顶层硅13内设有源极14及漏极15，源极14与漏极15位于栅极18相对的两侧；顶层硅13内设有沟道区16，沟道区16位于源极14与漏极15之间，且沟道区16位于栅极18与埋氧层12之间；SOI晶体管的背栅压施加于埋氧层12。其中，顶层硅13的厚度为20nm-30nm；譬如，顶层硅的厚度为20nm、22nm、24nm、26nm、28nm或30nm等等。控制顶层硅13的厚度使得存储单元20在不改变膜层结构及厚度的前提下，
在一个实施例中，请继续参考图3，SOI晶体管还包括绝缘层17，绝缘层17位于沟道区16与栅极18之间，用于将栅极18、源极14及漏极15隔离开。
需要说明的是，第一SOI晶体管T1与第二SOI晶体管T2可以完全相同，也可以不同。
作为示例，背衬底11可以包括但不仅限于硅衬底；埋氧层12可以包括但不仅限于氧化硅层(SiO2)；顶层硅13的材质可以包括但不仅限于硅(Si)；绝缘层17可以包括但不仅限于氧化硅层(SiO2)。
为进一步提高半导体存储器100的存储密度和存储容量，可以通过以下几种情况改进：1、调节存储单元20内顶层硅13的厚度，影响存储单元20表现出的浮体效应的强度；2、调节存储单元20内沟道区16掺杂浓度，调节少子浓度，从而影响存储单元20内寄生双极型晶体管效应的放大系数；3、调节位线BL的写入电压，较高位线BL的写入电压可以形成较高的存储窗口，从而提高存储能力。
在本申请的一个实施例中，还提出一种半导体存储器阵列，包括如上述的半导体存储器100，多个半导体存储器100共用一根位线BL，并呈阵列排布。
于上述实施例提供的半导体存储器阵列中，如上述多个半导体存储器阵列排布，相较于传统电容存储结构，降低器件寄生电容，提高工作频率和存储容量；兼容FDSOI工艺，可嵌入逻辑核心，半导体存储器阵列具有更快的运行速度。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种半导体存储器，其特征在于，包括：
开关单元，所述开关单元包括第一端、第二端、控制端及第三端，所述开关单元的第一端与位线连接，所述开关单元的控制端与第一字线连接；
存储单元，所述存储单元包括第一端、第二端、控制端及第三端，所述存储单元的第一端与所述开关单元的第二端连接，所述存储单元的控制端与第二字线连接，所述存储单元的第二端接地，所述存储单元的第三端与第一背栅压连接；
当所述第一背栅压及所述第二字线的写入电压相反时，所述存储单元处于PDSOI模式；
当所述第一背栅压及所述第二字线的写入电压均为正电压时，所述存储单元处于FDSOI模式；
当所述第一背栅压及所述第二字线的写入电压均为负电压时，所述存储单元处于截止模式。
2.根据权利要求1所述的半导体存储器，其特征在于，所述开关单元的第三端与第二背栅压连接；当所述第二背栅压及所述第一字线的写入电压均为正电压时，所述开关单元处于FDSOI模式；
当所述第二背栅压及所述第一字线的写入电压均为负电压，所述开关单元处于截止模式。
3.根据权利要求2所述的半导体存储器，其特征在于，当所述存储单元处于PDSOI模式或FDSOI模式时，所述开关单元均处于FDSOI模式；
当所述开关单元处于截止模式时，所述存储单元处于截止模式。
4.根据权利要求1所述的半导体存储器，其特征在于，当所述存储单元处于PDSOI模式时，所述存储单元执行写入操作；
当所述存储单元处于FDSOI模式时，所述存储单元执行读取操作；
当所述存储单元处于FDSOI模式，且位线的写入电压为正电压时，所述存储单元执行擦除操作，所述存储单元的阈值电压恢复至预设初始值。
5.根据权利要求4所述的半导体存储器，其特征在于，当所述存储单元处于PDSOI模式时：
若所述位线的写入电压为正电压，所述存储单元表现浮体效应，所述存储单元的阈值电压降低；
若所述位线的写入电压为负电压，所述存储单元的阈值电压不变。
6.根据权利要求4所述的半导体存储器，其特征在于，所述存储单元执行读取操作时，所述开关单元与所述存储单元之间的回路电流大小关联于所述位线的写入电压。
7.根据权利要求1-6任一项所述的半导体存储器，其特征在于，所述开关单元及所述存储单元均包括SOI晶体管。
8.根据权利要求7所述的半导体存储器，其特征在于，所述SOI晶体管包括由下至上依次叠置的背衬底、埋氧层、顶层硅及栅极，所述顶层硅内设有源极及漏极，所述源极与所述漏极位于所述栅极相对的两侧；所述顶层硅内设有沟道区，所述沟道区位于所述源极与所述漏极之间；所述SOI晶体管的背栅压施加于所述埋氧层。
9.根据权利要求8所述的半导体存储器，其特征在于，所述顶层硅的厚度为20nm-30nm。
10.根据权利要求8所述的半导体存储器，其特征在于，所述SOI晶体管还包括绝缘层，所述绝缘层位于所述沟道区及所述栅极之间。
11.一种半导体存储器阵列，其特征在于，包括：如权利要求1-10任一项所述的半导体存储器，多个所述半导体存储器呈阵列排布。
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