TWI488347B - 記憶體元件的形成方法 - Google Patents

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Description

記憶體元件的形成方法
本揭露書係有關於記憶體元件及其形成方法，且特別是有關於電阻式記憶體元件及其形成方法。
近年來，各種消費性電子產品逐漸流行，促使非揮發性記憶體需求量大增。非揮發性記憶體以快閃式記憶體(Flash Memory)為主流。然而，隨著元件尺寸持續縮小，快閃式記憶體已遭遇操作電壓大、操作速度慢、資料保存性差等缺點，限制快閃式記憶體未來的發展。
因此，目前已有許多新式非揮發性記憶體材料和裝置正被積極研發中。新式非揮發性記憶體裝置例如包括磁記憶體(MRAM)、相變化記憶體(PCM)、和電阻式記憶體(RRAM)。其中，電阻式非揮發性記憶體具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、記憶時間長、非破壞性讀取、多狀態記憶、製程簡單及可微縮性等優點。
然而，電阻式非揮發性記憶體之良率與效能仍需進一步提升。
本揭露書提供一種記憶體元件的形成方法，包括：於一第一電極上形成一電阻轉換層；於該電阻轉換層上形成一第二電極；對該電阻轉換層提供一形成電壓使該電阻轉換層之 電阻變小；在提供該形成電壓之後，對該電阻轉換層提供一初始重置電壓使該電阻轉換層之電阻變大；在提供該初始重置電壓之後，對該電阻轉換層提供一第一設定電壓，使該電阻轉換層之電阻變小；在提供該第一設定電壓之後，對該電阻轉換層提供一第二重置電壓，使該電阻轉換層之電阻變大；以及在提供該第二重置電壓之後，對該電阻轉換層提供一第二設定電壓，使該電阻轉換層之電阻變小，其中該第二設定電壓小於該第一設定電壓。
100‧‧‧記憶體元件
102‧‧‧電極
104‧‧‧電阻轉換層
106‧‧‧電極
108‧‧‧空缺
109‧‧‧導電細絲
200‧‧‧方法
S202、S204、S206、S208、S210、S212、S214、S216、 S218‧‧‧步驟
第1A圖顯示根據一些實施例之記憶體元件之剖面圖。
第1B圖顯示根據一些實施例之記憶體元件之剖面圖。
第2A-2D圖顯示量測根據一些實施例之記憶體元件所得之電流-電壓關係圖。
第3圖顯示根據一些實施例之記憶體元件在烘烤前後的重置電流分布圖。
第4圖顯示根據一些實施例之記憶體元件的形成方法流程圖。
第5圖顯示根據一些實施例之記憶體元件在烘烤前後的重置電流分布圖。
第6A圖顯示根據一些實施例之記憶體元件於烘烤前及烘烤後之重置電流關係圖。
第6B圖顯示根據一些實施例之記憶體元件之重置電流衰退率分布圖。
以下將詳細說明本揭露書實施例之製作與使用方式。然應注意的是，本揭露書提供許多可供應用的發明概念，其可以多種特定形式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在敘述中，第一製程與第二製程之進行，可包括第二製程於第一製程之後立刻進行之實施例，亦可包括其他附加製程於第一製程與第二製程之間進行之實施例。許多元件可能被任意地繪製成不同的尺寸比例。這僅是為了簡化與清楚化。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。以下，敘述了實施例之一些變化。在不同的圖式與實施例敘述中，相似的標號可用以標示相似的元件。
第1A圖和第1B圖顯示根據一些實施例之記憶體元件100於低電阻態(low resistance status)與高電阻態(high resistance status)時之剖面圖。在一些實施例中，記憶體元件100為電阻式隨機存取記憶體(resistive random access memory，RRAM)元件。如第1A圖所示，記憶體元件100包括電極102、電極106、及位於電極之間的電阻轉換層104。
在一些實施例中，電阻轉換層104之材質為介電材料，且通常是電性絕緣的。然而，電阻轉換層104可在對其施加足夠高的電壓之後，使其導電性增加。例如，透過形成製程(forming process)，可於電阻轉換層104中形成一或多個導電通路(其例如為導電細絲，filament)。當導電通路朝電極延伸並連 接電極102及電極106時，電阻轉換層104之電阻值可大幅下降。接著，可施加反向電壓以部分破壞所形成之導電細絲或導電通路，使電阻轉換層104之電阻升高。
第2A-2D圖顯示量測根據一些實施例之記憶體元件所得之電流-電壓關係圖。在一些實施例中，進行形成製程以活化或啟動記憶體元件100。如第2A圖及第1A圖所示，可對電極102或電極106施加逐漸增加之偏壓(如第2A圖之路經1所示)。偏壓可使電阻轉換層中之負電離子(例如，氧離子或氮離子)趨向電極而於電阻轉換層104中留下一連串之空缺108。空缺108例如是氧空缺或氮空缺。空缺108可隨著偏壓升高而逐漸增多。當偏壓提升至Vf 時，這些空缺106可串聯成連接電極102及106之導電細絲109而形成導電路徑。因此，流經電阻轉換層104之電流可大幅提升，如第2A圖所示。或者，在一些其他實施例中，直接對電阻轉換層104施加形成電壓以形成一或多個導電路徑。
如第1B圖及第2B圖所示，在一些實施例中，對電極106或電極102施加反向偏壓以初始重置(initial reset)電阻轉換層104，使其電阻回到高電阻態(如第2B圖之路徑2所示)。例如，反向偏壓可使部分的空缺108消失而破壞部分的導電細絲109。因此，電極間由空缺108形成之導電路徑消失。這可能是因為電流導致之高熱修復了電阻轉換層104中之缺陷。部分的空缺108可能因而消失，使電阻轉換層104回到高電阻狀態。
之後，如第2C圖之路徑3所示，在一些實施例中，對電極102或電極106施加逐漸增加之偏壓以對電阻轉換層104 設定(set)。由於在先前的形成製程(如第2A圖所示)，電阻轉換層104中已留下空缺108。這些空缺108在第2B圖所示的初始重置之後，不會完全消除而仍部分保留。因此，在一些實施例中，以低於形成電壓之偏壓(即，設定電壓)便足以使電阻轉換層104之電阻狀態轉為低電阻態。換言之，由於電阻轉換層104中已具有空缺108，使用較低之偏壓以足以形成串聯電極之導電細絲。
之後，在一些實施例中，如第2D圖之路徑4所示， 再次進行重置(reset)以將電阻轉換層104之狀態轉變為高電阻狀態。在一些實施例中，進行多次重置以使電阻轉換層104之電性穩定。例如，可進行5次至10次的重置。
如上所述，電阻轉換層104之電阻值狀態可透過電 壓之施加而調變。因此，可將資料儲存於電阻轉換層之中。經由量測流經電阻轉換層104之電流，可得知電阻轉換層104之電阻值資訊，從而獲得所需的儲存資料。
在一些實施例中，對記憶體元件100進行烘烤以測 試記憶體元件100之可靠度(可稱之為記憶力測試，retention test)。例如，可將記憶體元件100於約175℃下烘烤約24小時。 第3圖顯示根據一些實施例之記憶體元件在烘烤前後的重置電流分布圖。透過量測同一晶圓上之多個記憶體元件之重置電流(Ireset )，可得知這些記憶體元件之重置電流的分布情形。在第3圖中，空心圓形點用以顯示烘烤前之重置電流分布，而實心圓形點用以顯示烘烤後之重置電流分布。
如第3圖所示，在烘烤之後，重置電流分布趨於變 大。例如，有超過5%的記憶體元件在烘烤之後，重置電流會高於標準值，例如10-6 A(安培)。高於標準值之重置電流不易與設定電流區別，可造成記憶體之記憶資料發生誤判。記憶體元件之重置電流不穩定使記憶體元件之良率下降。
為了改善上述問題，本揭露書之實施例提出一種記憶體元件的形成方法，可改進記憶體元件之良率。
如第1A圖所示，在一些實施例中，於基底(未顯示)之上形成電極102。基底可包括半導體基底或其他適合基底。在一些實施例中，基底為半導體晶圓，例如矽晶圓。在一些實施例中，電極102之材質包括金屬氮化物。在一些實施例中，電極102之材質包括氮化鈦(TiN)、鉑(Pt)、鋁銅(AlCu)、鈦(Ti)、金(Au)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、銅(Cu)、其他適合的導電材料、或前述之組合。在一些實施例中，可於基底上沉積導電材料以形成電極102。例如，可透過圖案化製程將導電材料圖案化成所需之電極。在一些實施例中，導電材料可藉著物理氣相沉積、電鍍、化學氣相沉積、旋轉塗佈、其他適合的製程、或前述之組合而形成。
接著，如第1A圖所示，在一些實施例中，於電極102上形成電阻轉換層104。電阻轉換層104之材質可包括氧化物、氮化物、其他適合的介電材料、或前述之組合。例如，電阻轉換層104之材質包括氧化鉿、氧化鋯、氧化鈦、氧化鉭、氧化鎢、氧化鋁、氧化鋅、氧化鎳、氧化銅、其他適合的材料、或前述之組合。在一些實施例中，可透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈、噴塗、 其他適合製程、或前述之組合於電極102上沉積介電材料以形成電阻轉換層104。在一些實施例中，電阻轉換層104中可摻雜有其他元素。在一些實施例中，將所沉積之介電材料圖案化使電阻轉換層104具所需圖案。
接著，如第1A圖所示，在一些實施例中，於電阻轉換層104之上形成電極106。電極106之材質包括金屬氮化物。在一些實施例中，電極106之材質包括氮化鈦(TiN)、鉑(Pt)、鋁銅(AlCu)、鈦(Ti)、金(Au)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、銅(Cu)、其他適合的導電材料、或前述之組合。在一些實施例中，可於電阻轉換層104上沉積導電材料以形成電極106。例如，可透過圖案化製程將導電材料圖案化成所需之電極。在一些實施例中，導電材料可藉著物理氣相沉積、電鍍、化學氣相沉積、旋轉塗佈、其他適合的製程、或前述之組合而形成。
本揭露書之實施例可有許多變化。例如，可於電極與電阻轉換層之間形成其他材料層，例如是緩衝層及/或阻障層。
在一些實施例中，需對記憶體元件進行各種處理以活化記憶體元件。第4圖顯示根據一些實施例之記憶體元件的形成方法流程圖。在一些實施例中，方法200開始於步驟S202，對所形成之記憶體元件提供形成電壓。如第1A圖所示，對電極102或106提供形成電壓以於電阻轉換層104中形成導電細絲109，使電阻轉換層104之電阻變小。在一些實施例中，形成電壓可分次施加。例如，先對電極施加低於Vf 之電壓，接著另外 再施加電壓Vf 。分次施加形成電壓有助於提升記憶體元件之效能。例如，記憶體元件之設定電流可更為穩定。
之後，方法200進行至步驟S204，對記憶體元件提供初始重置電壓。在一些實施例中，初始重置電壓及形成電壓互為反向偏壓。如第1B圖所示，對電極102或106提供初始重置電壓，使電阻轉換層104之電阻變大而回到高電阻狀態。之後，方法200進行至步驟S206，對記憶體元件提供設定電壓，使電阻轉換層104之電阻變大而由高電阻狀態轉為低電阻狀態。設定電壓可低於形成電壓。在一些實施例中，設定電壓及形成電壓為同向偏壓，而設定電壓及初始重置電壓互為反向偏壓。之後，方法200進行至步驟S208，對記憶體元件提供重置電壓，使電阻轉換層104之電阻再次變大，而由低電阻狀態轉為高電阻狀態。
有別於先前所述實施例於烘烤前直接進行多次重置，在一些實施例中，先對記憶體元件進行弱設定(weak set)。如第4圖所示，根據一些實施例，方法200進行至步驟S210，對電極102或106提供弱設定電壓，使電阻轉換層104之電阻變小。在一些實施例中，弱設定電壓與設定電壓為同向偏壓，而弱設定電壓與重置電壓互為反向偏壓。弱設定電壓係低於設定電壓。在一些實施例中，弱設定電壓之大小為設定電壓之約30%至約80%之間。在一些其他實施例中，弱設定電壓之大小為設定電壓之約50%至約70%之間。例如，設定電壓可為約3V(伏特)，而弱設定電壓可為約1V至約2V。在一些實施例中，設定電壓比弱設定電壓大了約1V至約2V。在一些實施例中，對電組轉 換層104進行弱設定處理有助於提升記憶體元件之效能。
方法200接著進行至步驟S212，對記憶體元件提供重置電壓，使電阻轉換層104之電阻變大而轉為高電阻狀態。之後，方法200進行至步驟S214，對記憶體元件進行重置驗證(reset verify)。在一些實施例中，連續進行多次重置以確保電阻轉換層104之電性穩定。例如，可進行5次至10次之重置。在重置驗證之後，可獲得晶圓上每一記憶體元件之重置電流。之後，方法200進行至步驟S216，對記憶體元件進行烘烤。烘烤可用以模擬記憶體元件經長時間運作之後的情形。例如，可將具有多個記憶體元件之晶圓於溫度約175℃下烘烤約24小時。接著，方法進行至步驟218，對烘烤後之記憶體元件進行電性測試。例如，可獲得晶圓上每一記憶體元件在烘烤之後之重置電流。本揭露書具有許多變化。在一些實施例中，不對記憶體元件進行烘烤。
第5圖顯示根據一些實施例之記憶體元件在烘烤前後的重置電流分布圖。在第5圖中，不曾施加弱設定電壓(步驟S210)之記憶體元件的重置電流以圓形點表示，其中空心圓形點及實心圓形點分別用以顯示烘烤前及烘烤後之重置電流分布。在第5圖中，曾經歷弱設定處理(即，有進行步驟S210)之記憶體元件的重置電流以三角形點表示，其中空心三角形點及實心三角形點分別用以顯示烘烤前及烘烤後之重置電流分布。
如第5圖所示，在烘烤前，曾經歷弱設定處理之記憶體元件的重置電流，普遍較未經弱設定處理之記憶體元件的 重置電流小。此外，曾經歷弱設定處理之記憶體元件的重置電流分布更為均勻。因此，曾經歷弱設定處理之記憶體元件的重置電流較容易與設定電流區別，易於判讀。
如第5圖所示，在烘烤之後，曾經歷弱設定處理之 記憶體元件的重置電流，亦普遍較未經弱設定處理之記憶體元件的重置電流小。此外，曾經歷弱設定處理之記憶體元件的重置電流在烘烤前後的差異較未經弱設定處理者還小。因此，曾經歷弱設定處理之記憶體元件具有較佳的可靠度。
第6A圖顯示根據一些實施例之記憶體元件於烘烤 前及烘烤後之重置電流關係圖。在第6A圖中，實心圓形點顯示未經弱設定處理之記憶體元件於烘烤前後的重置電流關係，而實心三角形點顯示曾經歷弱設定處理之記憶體元件於烘烤前後的重置電流關係。由第6A圖可看出，曾經歷弱設定處理之記憶體元件的重置電流於烘烤前後之變化較小，具有較佳的可靠度。如第6A圖所示，實心三角形點於烘烤前後大多分布在小於10-6 A的區域。此外，曾經歷弱設定處理之記憶體元件的重置電流於烘烤後，仍大多分布在10-6 A以下，可易與設定電流區別。
第6B圖顯示根據一些實施例之記憶體元件之重置 電流衰退率分布圖。重置電流衰退率係指重置電流在烘烤後的減少比率。在第6B圖中，實心圓形點顯示未經弱設定處理之記憶體元件的重置電流衰退率分布，而實心三角形點顯示曾經歷弱設定處理之記憶體元件的重置電流衰退率分布。如第6B圖所示，可知曾經歷弱設定處理之記憶體元件的重置電流衰退率普 遍較小。
如上述，弱設定處理有助於提升記憶體元件之效 能。弱設定處理有所助益之機制目前尚不清楚。有可能是因為在一連串重置之前，進行弱設定處理可使導電細絲侷限在特定區域。由於導電細絲的範圍受到控制，使得電阻轉換層之電性更為穩定。
如上所述，在一些實施例中，透過額外的弱設定 處理，可增進記憶體元件之可靠度、可使重置電流分布更為均勻、且可使重置電流易於與設定電流區別，方便判讀。
雖然本揭露書已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露書之精神和範圍內，當可作任意之更動與潤飾，因此本揭露書之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧方法
S202、S204、S206、S208、S210、S212、S214、S216、
S218‧‧‧步驟

Claims (10)

  1. 一種記憶體元件的形成方法，包括：於一第一電極上形成一電阻轉換層；於該電阻轉換層上形成一第二電極；對該電阻轉換層提供一形成電壓使該電阻轉換層之電阻變小；在提供該形成電壓之後，對該電阻轉換層提供一初始重置電壓使該電阻轉換層之電阻變大；在提供該初始重置電壓之後，對該電阻轉換層提供一第一設定電壓，使該電阻轉換層之電阻變小；在提供該第一設定電壓之後，對該電阻轉換層提供一第二重置電壓，使該電阻轉換層之電阻變大；以及在提供該第二重置電壓之後，對該電阻轉換層提供一第二設定電壓，使該電阻轉換層之電阻變小，其中該第二設定電壓小於該第一設定電壓。
  2. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中該形成電壓大於該第一設定電壓。
  3. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中該第二設定電壓之大小為該第一設定電壓之約30%至約80%之間。
  4. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中該第一設定電壓大於該第二設定電壓約1伏特至約2伏特。
  5. 如申請專利範圍第1項所述之記憶體元件的形成方法，更包括在提供該第二設定電壓之後，對該電阻轉換層提供一第 三重置電壓。
  6. 如申請專利範圍第1項所述之記憶體元件的形成方法，更包括在提供該第二設定電壓之後，對該電阻轉換層連續提供多次的一第三重置電壓。
  7. 如申請專利範圍第6項所述之記憶體元件的形成方法，更包括烘烤該電阻轉換層。
  8. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中該第一設定電壓及該第二設定電壓為同向。
  9. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中該第二設定電壓及該第二重置電壓互為反向。
  10. 如申請專利範圍第1項所述之記憶體元件的形成方法，其中提供該形成電壓之前，更包括對該電阻轉換層提供一電壓，該電壓小於該形成電壓，且與該形成電壓同向。
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