JP2018064106A - 不揮発性記憶装置 - Google Patents
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- 238000003860 storage Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 230000008859 change Effects 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 230000002950 deficient Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 93
- 238000009792 diffusion process Methods 0.000 description 52
- 238000000034 method Methods 0.000 description 40
- 239000000463 material Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 229910004200 TaSiN Inorganic materials 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910004166 TaN Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910017109 AlON Inorganic materials 0.000 description 3
- 229910004143 HfON Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 3
- 229910010282 TiON Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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Abstract
【課題】選択トランジスタに抵抗変化素子が接続された不揮発性記憶装置において、スイッチ動作時に発生する電圧降下を抑えることができる不揮発性記憶装置を提供する。【解決手段】実施形態によれば、選択トランジスタと、メモリセルと、をそれぞれ有する複数のメモリセルユニットが半導体基板上に配置される不揮発性記憶装置が提供される。前記選択トランジスタは、前記半導体基板上にゲート絶縁膜を介して設けられるゲート電極、および前記ゲート電極を挟んだ前記半導体基板表面の両側に設けられ、第１導電型の不純物が拡散されたソース／ドレイン領域を有する。前記メモリセルは、前記選択トランジスタの前記ドレイン領域に接続される抵抗変化層を含む。複数のメモリセルユニット間は、前記半導体基板同士を絶縁することなく、素子分離絶縁膜によって分離される構造を有する。【選択図】図１
Description
本発明の実施形態は、不揮発性記憶装置に関する。
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子（variable resistive element）の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭとして、たとえば、抵抗変化素子と選択トランジスタとが直列接続されて構成された１トランジスタ・１抵抗変化素子（以下、１Ｔ１Ｒという）型のメモリセルが行列状に多数配置される構造のものが知られている。
１Ｔ１Ｒ型のメモリセルのセット処理では、選択トランジスタに電流を流して抵抗変化素子を低抵抗化し、リセット処理では、基板側に電流を流して抵抗変化素子を高抵抗化する。しかし、このようなスイッチ動作時において電圧降下が発生する。また、集積度を向上させるため、１ＴｎＲ型（ｎは２以上の自然数）にすると、電圧降下が顕著になる場合がある。
本発明の一つの実施形態は、選択トランジスタに抵抗変化素子が接続された不揮発性記憶装置において、スイッチ動作時に発生する電圧降下を抑えることができる不揮発性記憶装置を提供することを目的とする。
本発明の一つの実施形態によれば、選択トランジスタと、メモリセルと、をそれぞれ有する複数のメモリセルユニットが半導体基板上に配置される不揮発性記憶装置が提供される。前記選択トランジスタは、前記半導体基板上にゲート絶縁膜を介して設けられるゲート電極、および前記ゲート電極を挟んだ前記半導体基板表面の両側に設けられ、第１導電型の不純物が拡散されたソース／ドレイン領域を有する。前記メモリセルは、前記選択トランジスタの前記ドレイン領域に接続される抵抗変化層を含む。複数のメモリセルユニット間は、前記半導体基板同士を絶縁することなく、素子分離絶縁膜によって分離される構造を有する。
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下では、不揮発性記憶装置として、ＲｅＲＡＭを例に挙げて説明する。
（第１の実施形態）
図１は、第１の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。１Ｔ１Ｒ型のメモリセル構造は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒが配置されている。
図１は、第１の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。１Ｔ１Ｒ型のメモリセル構造は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒが配置されている。
選択トランジスタＴｒは、半導体基板１のチャネル領域上にゲート絶縁膜１１およびゲート電極１２が積層したゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１３ａ，１３ｂと、を有する。
ゲート絶縁膜１１としては、シリコン酸化膜などを用いることができる。また、ゲート電極１２としては、多結晶シリコン膜またはＴａＮ，ＴｉＮ，Ｐｔ，Ａｕ，Ｒｕ，Ｉｒ，ＴａＳｉＮ，ＷＮ，ＨｆＮなどの導電性材料を用いることができる。
ソース／ドレイン領域１３ａ，１３ｂは、半導体基板１に所定の導電型の不純物が高濃度に添加された拡散層によって構成される。第１の実施形態の選択トランジスタＴｒは、ｎチャネル型トランジスタであり、ソース／ドレイン領域１３ａ，１３ｂはｎ型拡散層によって形成される。ソース／ドレイン領域１３ａ，１３ｂは、たとえばＰまたはＡｓなどのｎ型不純物を１０-19〜１０-21ｃｍ-3程度で添加した拡散層によって構成される。拡散層１３ａはコンタクトなどを介してセンスアンプ、デコーダなどの制御回路に接続されている。
選択トランジスタＴｒのドレイン領域１３ｂには、コンタクト３１を介して抵抗素子（メモリセル）ＭＣが形成される。メモリセルＭＣは、抵抗変化層（variable resistive layer）４１と、上部電極４２と、が積層された構造を有する。抵抗変化層４１としてＴａＯx，ＡｌＯx，ＡｌＯＮ，ＨｆＯx，ＨｆＯＮ，ＴｉＯx，ＴｉＯＮ，ＺｒＯx，ＬａＯx，ＹＯx，ＳｒＴｉＯ3，ＺｎＭｎ2Ｏ4，ＮｉＯ，ＳｒＺｒＯ3，Ｐｒ0.7Ｃａ0.3ＭｎＯ3などの低抵抗状態から高抵抗状態への遷移、高抵抗状態から低抵抗状態への遷移が異なる極性の電圧印加でなされる材料を用いることができる。また、上部電極４２として、ＴａＮ，ＴｉＮ，Ｐｔ，Ａｕ，Ｒｕ，Ｉｒ，ＴａＳｉＮ，ＷＮ，ＨｆＮなどの導電性材料を用いることができる。上部電極４２はセンスアンプ、デコーダなどの制御回路に接続されている。
第１の実施形態による不揮発性記憶装置では、半導体基板１の抵抗率を下げるように、半導体基板１のソース／ドレイン領域１３ａ，１３ｂよりも下の領域に、高濃度に不純物を添加した拡散層２１が形成される。この拡散層２１によってソース／ドレイン領域１３ａ，１３ｂとｐｎ接合が形成されるように、第１の実施形態では、拡散層２１には、たとえばＢなどのｐ型不純物が１０-19〜１０-21ｃｍ-3程度で添加される。
また、ソース／ドレイン領域１３ａ，１３ｂと拡散層２１との間には、ｐ型またはｎ型の不純物を低濃度で添加した低濃度拡散層２２が設けられる。低濃度拡散層２２は、たとえばＢなどのｐ型不純物またはＰもしくはＡｓなどのｎ型不純物を１０-13〜１０-14ｃｍ-3程度で添加した拡散層によって形成される。このように、ソース／ドレイン領域１３ａ，１３ｂと拡散層２１との間に低濃度拡散層２２を設けることで、逆バイアス時において、拡散層１３ａ，１３ｂと半導体基板１（拡散層２１）との間のリーク電流を減らすことができる。
なお、選択トランジスタＴｒとメモリセルＭＣが形成された半導体基板１上には、図示しない層間絶縁膜が形成されている。
つぎに、このような１Ｔ１Ｒ型のメモリセル構造での動作について説明する。図２は、比較例に係る不揮発性記憶装置の構成の一例を模式的に示す断面図である。図１と同一の構成要素には同一の符号を付している。一般的な１Ｔ１Ｒ型のメモリセル構造では、ソース／ドレイン領域１３ａ，１３ｂよりも下の領域には、図１のような拡散層２１と低濃度拡散層２２とは形成されていない。
このようなメモリセルＭＣにおけるセット処理では、選択トランジスタＴｒに電圧が印加され（オン状態とされ）、また選択トランジスタＴｒのソース領域１３ａに対して上部電極４２が正となるように書き込みのための電圧が印加される。このとき、半導体基板１（拡散層２１）には０Ｖを印加することができる。これによって、抵抗変化層４１に電圧が印加され、高抵抗状態の抵抗変化層４１が低抵抗状態に遷移する。セット処理時の電流パスを図中実線で示している。このとき、ソース／ドレイン領域１３ａ，１３ｂと拡散層２１は逆バイアス状態となる。
また、リセット処理では、選択トランジスタＴｒには電圧が印加されず（オフ状態とされ）、上部電極４２に対して半導体基板１側が正となるように電圧が印加される。これによって低抵抗状態の抵抗変化層４１に電流を流し、ジュール加熱によって抵抗を１〜２桁増加させ、低抵抗状態の抵抗変化層４１が高抵抗状態に遷移する。リセット処理時の電流パスを図中点線で示している。
しかし、比較例に係る不揮発性記憶装置では、リセット処理の際に、図２に示されるように、半導体基板１で電圧降下が生じる。その結果、抵抗変化層４１に印加される電位差が小さくなってしまっていた。
一方、第１の実施形態による不揮発性記憶装置では、ソース／ドレイン領域１３ａ，１３ｂよりも下の半導体基板１に拡散層２１を設けたので、リセット処理時における半導体基板１（拡散層２１）での電圧降下を図２の場合に比して低減することができる。その結果、抵抗変化層４１に印加することができる正味の電圧値を図２の場合に比して大きくすることができる。なお、セット処理の動作は図２の場合と同様である。
第１の実施形態では、ｎチャネル型の選択トランジスタＴｒの拡散層の一端にメモリセルＭＣが接続された１Ｔ１Ｒ型のメモリセル構造において、ソース／ドレイン領域１３ａ，１３ｂよりも下の領域にｐ型不純物を高濃度に添加した拡散層２１を設けた。その結果、リセット処理時における半導体基板１部分での電圧降下を低減し、抵抗変化層４１に加わる電位差を大きくすることができる。
また、ソース／ドレイン領域１３ａ，１３ｂと拡散層２１との間に低濃度拡散層２２を設けたので、セット時においてソース／ドレイン領域１３ａ，１３ｂと半導体基板１（拡散層２１）との間に流れるリーク電流を減らすことができる。
（第２の実施形態）
図３は、第２の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。１Ｔ１Ｒ型のメモリセル構造は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒが配置されている。
図３は、第２の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。１Ｔ１Ｒ型のメモリセル構造は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒが配置されている。
選択トランジスタＴｒは、半導体基板１のチャネル領域上にゲート絶縁膜１１およびゲート電極１２が積層したゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１３Ａａ，１３Ａｂと、を有する。
ゲート絶縁膜１１としては、シリコン酸化膜などを用いることができる。また、ゲート電極１２としては、多結晶シリコン膜またはＴａＮ，ＴｉＮ，Ｐｔ，Ａｕ，Ｒｕ，Ｉｒ，ＴａＳｉＮ，ＷＮ，ＨｆＮなどの導電性材料を用いることができる。
また、ソース／ドレイン領域１３Ａａ，１３Ａｂは、フルシリサイドによって構成される。ソース／ドレイン領域１３Ａａ，１３Ａｂは、たとえばＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉなどによって構成される。拡散層１３Ａａはコンタクトなどを介してセンスアンプ、デコーダなどの制御回路に接続されている。
選択トランジスタＴｒのドレイン領域１３Ａｂには、コンタクト３１を介して抵抗素子（メモリセル）ＭＣが形成される。メモリセルＭＣは、抵抗変化層４１と、上部電極４２と、が積層された構造を有する。抵抗変化層４１と上部電極４２とは、第１の実施形態と同様の材料を用いることができる。上部電極４２はデコーダなどの制御回路に接続されている。
なお、選択トランジスタＴｒとメモリセルＭＣが形成された半導体基板１上には、図示しない層間絶縁膜が形成されている。
つぎに、このような１Ｔ１Ｒ型のメモリセル構造での動作について説明する。図４は、比較例に係る不揮発性記憶装置の構成の一例を模式的に示す断面図である。この不揮発性記憶装置の構成は、図２で示したものと同一であるので、その説明を省略する。
このようなメモリセルＭＣにおけるセット処理では、選択トランジスタＴｒに電圧が印加され（オン状態とされ）、また選択トランジスタＴｒのソース領域１３ａに対して上部電極４２が正となるように書き込みのための電圧が印加される。このとき、半導体基板１（拡散層２１）には０Ｖを印加することができる。これによって、抵抗変化層４１に電圧が印加され、高抵抗状態の抵抗変化層４１が低抵抗状態に遷移する。セット処理時の電流パスを図中実線で示している。このとき、ソース／ドレイン領域１３ａ，１３ｂと拡散層２１は逆バイアス状態となる。
しかし、比較例に係る構造の不揮発性記憶装置では、セット処理の際に、図４に示されるように、ソース／ドレイン領域１３ａ，１３ｂで電圧降下が生じる。その結果、抵抗変化層４１に印加される電位差が小さくなってしまっていた。
一方、第２の実施形態による不揮発性記憶装置では、フルシリサイドからなるソース／ドレイン領域１３Ａａ，１３Ａｂを設けたので、セット処理時におけるソース／ドレイン領域１３Ａａ，１３Ａｂでの電圧降下を図４の場合に比して低減することができる。その結果、抵抗変化層４１に印加することができる正味の電圧値が図４の場合に比して大きくなる。なお、リセット処理の動作は図２の場合と同様である。
第２の実施形態では、選択トランジスタＴｒの拡散層の一端にメモリセルＭＣが接続された１Ｔ１Ｒ型のメモリセル構造において、フルシリサイドからなるソース／ドレイン領域１３Ａａ，１３Ａｂを設けた。その結果、セット処理時におけるソース／ドレイン領域１３Ａａ，１３Ａｂ部分での電圧降下を低減し、抵抗変化層４１に加わる電位差を大きくすることができる。
また、フルシリサイドからなるソース／ドレイン領域１３Ａａ，１３Ａｂと半導体基板１との間には、ショットキー障壁が形成され、セット時においてソース／ドレイン領域１３ａ，１３ｂと半導体基板１（拡散層２１）との間に流れるリーク電流を減らすことができる。
（第３の実施形態）
図５は、第３の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。第３の実施形態による不揮発性記憶装置は、第２の実施形態の図３のソース／ドレイン領域１３Ａａ，１３Ａｂを、高濃度に所定の導電型の不純物が添加された高濃度拡散層１３Ｂと、少なくとも高濃度拡散層１３Ｂと半導体基板１との接合面に形成されるフルシリサイド層１３Ｃとからなるソース／ドレイン領域１３ａ，１３ｂで置き換えた構造を有する。フルシリサイド層１３Ｃは、半導体基板１とソース／ドレイン領域１３ａ，１３ｂとの間にショットキー障壁を形成するために設けられる。なお、その他の構造は、第２の実施形態と同じであるのでその説明を省略する。
図５は、第３の実施形態による不揮発性記憶装置の構成の一例を模式的に示す断面図である。第３の実施形態による不揮発性記憶装置は、第２の実施形態の図３のソース／ドレイン領域１３Ａａ，１３Ａｂを、高濃度に所定の導電型の不純物が添加された高濃度拡散層１３Ｂと、少なくとも高濃度拡散層１３Ｂと半導体基板１との接合面に形成されるフルシリサイド層１３Ｃとからなるソース／ドレイン領域１３ａ，１３ｂで置き換えた構造を有する。フルシリサイド層１３Ｃは、半導体基板１とソース／ドレイン領域１３ａ，１３ｂとの間にショットキー障壁を形成するために設けられる。なお、その他の構造は、第２の実施形態と同じであるのでその説明を省略する。
第３の実施形態では、選択トランジスタＴｒの拡散層の一端にメモリセルＭＣが接続された１Ｔ１Ｒ型のメモリセル構造において、高濃度拡散層１３Ｂと、高濃度拡散層１３Ｂと半導体基板１との接合面に形成されるフルシリサイド層１３Ｃと、を有するソース／ドレイン領域１３ａ，１３ｂを設けた。その結果、ソース／ドレイン領域１３ａ，１３ｂと半導体基板１との間にはショットキー障壁が形成され、セット時においてソース／ドレイン領域１３ａ，１３ｂと半導体基板１（拡散層２１）との間に流れるリーク電流を減らすことができる。
（第４の実施形態）
図６は、第４の実施形態による不揮発性記憶装置の構成の一例を模式的に示す図である。図６（ａ）に示されるように、この不揮発性記憶装置は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒと、ｎ個（ｎは自然数）の抵抗変化素子（メモリセル）ＭＣとが、配置される構成を有する。ここで、選択トランジスタＴｒの拡散層に各抵抗変化素子ＭＣが共通に接続されている。すなわち、各抵抗変化素子ＭＣ間は並列に接続されていると言える。
図６は、第４の実施形態による不揮発性記憶装置の構成の一例を模式的に示す図である。図６（ａ）に示されるように、この不揮発性記憶装置は、シリコン基板などの半導体基板１上に、選択トランジスタＴｒと、ｎ個（ｎは自然数）の抵抗変化素子（メモリセル）ＭＣとが、配置される構成を有する。ここで、選択トランジスタＴｒの拡散層に各抵抗変化素子ＭＣが共通に接続されている。すなわち、各抵抗変化素子ＭＣ間は並列に接続されていると言える。
選択トランジスタＴｒは、半導体基板１のチャネル領域上にゲート絶縁膜１１およびゲート電極１２が積層したゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１３ａ，１３ｂと、を有する。
ソース／ドレイン領域１３ａ，１３ｂは、半導体基板１に所定の導電型の不純物が高濃度に添加された拡散層によって構成される。ソース／ドレイン領域１３ａ，１３ｂは、所定の導電型の不純物を１０-19〜１０-21ｃｍ-3程度で添加した拡散層によって形成することができる。また、ドレイン領域１３ｂは、ソース領域１３ａに比してチャネル長方向に伸びた構造を有している。
選択トランジスタＴｒのドレイン領域１３ｂには、ｎ個のメモリセルＭＣが接続される。このように、１つの選択トランジスタＴｒのドレイン領域１３ｂに複数のメモリセルＭＣが並列に接続されたものを、以下では、ＡＡストリングという。
メモリセルＭＣは、抵抗変化層４１と、上部電極４２と、が積層された構造を有する。メモリセルＭＣを半導体基板１のドレイン領域１３ｂ上に直接に設けることで、選択トランジスタＴｒのゲート絶縁膜１１とメモリセルＭＣの抵抗変化層４１の材料を共通化することができ、また、選択トランジスタＴｒのゲート電極１２とメモリセルＭＣの上部電極４２の材料を共通化することができる。
選択トランジスタＴｒとメモリセルＭＣが形成された半導体基板１上には、層間絶縁膜５１が形成される。そして、選択トランジスタＴｒのゲート電極１２および各メモリセルＭＣの上部電極４２には、コンタクト５２が接続される。
ここで、ゲート絶縁膜１１および抵抗変化層４１としてＴａＯx，ＡｌＯx，ＡｌＯＮ，ＨｆＯx，ＨｆＯＮ，ＴｉＯx，ＴｉＯＮ，ＺｒＯx，ＬａＯx，ＹＯx，ＳｒＴｉＯ3，ＺｎＭｎ2Ｏ4，ＮｉＯ，ＳｒＺｒＯ3，Ｐｒ0.7Ｃａ0.3ＭｎＯ3などの低抵抗状態から高抵抗状態への遷移、高抵抗状態から低抵抗状態への遷移が異なる極性の電圧印加でなされる材料を用いることができる。また、ゲート電極１２および上部電極４２として、ＴａＮ，ＴｉＮ，Ｐｔ，Ａｕ，Ｒｕ，Ｉｒ，ＴａＳｉＮ，ＷＮ，ＨｆＮなどの導電性材料を用いることができる。
例えば、抵抗変化材には多結晶若しくはアモルファス状態のＳｉ、または、ＳｉＯ，ＳｉＯＮ，ＳｉＮ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＩｎＡｓＰ，ＧａＮ，ＳｉＣ，ＨｆＳｉＯなどを用いることができる。また、抵抗変化材には上述した材料の積層膜を用いることもできる。また、抵抗変化材料の電極として、例えば、Ａｇ，Ｔｉ，Ｎｉ，Ｃｏ，Ａｌ，Ｆｅ，Ｃｒ，Ｃｕ，Ｗ，Ｈｆ，Ｔａ，Ｐｔ，もしくはＺｒ、またはその窒化物もしくは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。また、抵抗変化材の電極と反対側にＴａＳｉＮのストッパ層を挿入することもできる。
また、半導体基板１の下面（選択トランジスタＴｒとメモリセルＭＣが形成されていない側の面）には、裏面電極６１が設けられており、裏面電極６１には、セット処理時に半導体基板１に電圧を印加する補償回路６２が接続されている。なお、図６（ａ）は一例であり、他の形態とすることもできる。
図６（ｂ）は、第４の実施形態による不揮発性記憶装置の構成の他の例を模式的に示す図である。図６（ａ）の裏面電極６１に代えて、図６（ｂ）のように半導体基板１の表面に表面電極６１ａを形成することもできる。表面電極６１ａは拡散層１３ａに対して素子分離絶縁膜１７を介して配置されたｐ型拡散層６４に配置されている。ｐ型拡散層６４は半導体基板１と電気的に接続されている。
図７は、第４の実施形態による補償回路の動作を説明する図である。上記したように、セット処理時には、選択トランジスタＴｒのゲート電極１２に正電圧を印加してオン状態とし、ソース領域１３ａに対してメモリセルＭＣの上部電極４２が正となるように電圧を印加する。しかし、ゲート電極１２に印加される電圧の揺らぎによって、選択トランジスタＴｒが所望のＩＶ特性を実現できない場合がある。このような場合に、補償回路６２が裏面電極６１を介して、ゲート電極１２に印加される電圧と反対の極性の電圧を印加する。これによって、選択トランジスタＴｒの制御動作が安定化される。
図６に示される不揮発性記憶装置は、１つの選択トランジスタＴｒに対して複数のメモリセルＭＣが接続されているので、選択トランジスタＴｒに接続される複数のメモリセルＭＣに対して同時にセット処理を行ったり、リセット処理を行ったりすることが可能になる。
つぎに、このような構成の不揮発性記憶装置の製造方法について説明する。図８−１〜図８−２は、第４の実施形態による不揮発性記憶装置の製造方法の手順の一例を示す断面図である。
まず、図８−１（ａ）に示されるように、シリコン基板などの半導体基板１を用意する。図８−１（ｂ）に示されるように、半導体基板１の一方の主面（上面）上にマスク膜を形成し、リソグラフィ技術とＲＩＥ（Reactive Ion Etching）法などのエッチング技術とを用いて、ソース／ドレイン領域の形成領域が開口するマスクパターン１０１を形成する。ついで、マスクパターン１０１をマスクとしてイオン注入を行い、ＰまたはＡｓなどのｎ型不純物を高濃度で半導体基板１の上面の表面付近に注入し、熱処理によって活性化させてソース／ドレイン領域１３ａ，１３ｂを形成する。その後、図８−１（ｃ）に示されるように、マスクパターン１０１を除去する。
ついで、図８−１（ｄ）に示されるように、半導体基板１の上面にギャップ埋め込み材１０２を形成する。このギャップ埋め込み材１０２の厚さは、後に形成するゲート絶縁膜１１と抵抗変化層４１の厚さと略同じである。ギャップ埋め込み材１０２として、たとえばシリコン酸化膜などを用いることができる。
その後、図８−１（ｅ）に示されるように、ギャップ埋め込み材１０２上にマスク膜を形成し、リソグラフィ技術とＲＩＥ法などのエッチング技術とを用いて、選択トランジスタＴｒのゲート構造形成位置に設けられる開口部１１１ａと、メモリセルＭＣの形成位置に設けられる開口部１１１ｂと、を有するマスクパターン１０３を形成する。
ついで、図８−２（ａ）に示されるように、マスクパターン１０３をマスクとして、ＲＩＥ法などのエッチング技術を用いてギャップ埋め込み材１０２を加工する。これによって、ギャップ埋め込み材１０２とマスクパターン１０３の積層膜を貫通するように、開口部１１１ａ，１１１ｂが形成される。
エッチングした面を洗浄した後、図８−２（ｂ）に示されるように、選択トランジスタＴｒのゲート絶縁膜となるとともに、メモリセルＭＣの抵抗変化層となる金属酸化膜１０４を半導体基板１上に形成する。金属酸化膜１０４は、開口部１１１ａ，１１１ｂを埋め込むように形成される。金属酸化膜１０４として、ＴａＯx，ＡｌＯx，ＡｌＯＮ，ＨｆＯx，ＨｆＯＮ，ＴｉＯx，ＴｉＯＮ，ＺｒＯx，ＬａＯx，ＹＯx，ＳｒＴｉＯ3，ＺｎＭｎ2Ｏ4，ＮｉＯ，ＳｒＺｒＯ3，Ｐｒ0.7Ｃａ0.3ＭｎＯ3などを用いることができる。
その後、図８−２（ｃ）に示されるように、ＣＭＰ（Chemical Mechanical Polishing）法によって、ギャップ埋め込み材をストッパとして金属酸化膜１０４の上面を平坦化しつつ、研磨する。これによって、選択トランジスタＴｒの形成領域には、金属酸化膜１０４からなるゲート絶縁膜１１が形成され、メモリセルＭＣの形成領域には、金属酸化膜１０４からなる抵抗変化層４１が形成される。
ついで、図８−２（ｄ）に示されるように、ゲート絶縁膜１１上にゲート電極１２を形成し、抵抗変化層４１上に上部電極４２を形成する。このゲート電極１２と上部電極４２の形成は、図８−１（ｄ）〜図８−２（ｃ）に示したゲート絶縁膜１１と抵抗変化層４１の形成と同様の手順によって行うことができる。すなわち、ゲート絶縁膜１１と抵抗変化層４１とギャップ埋め込み材１０２上に、ギャップ埋め込み材１０５を形成し、ゲート電極１２と上部電極４２の形成位置に開口部を形成する。この開口部はゲート絶縁膜１１と抵抗変化層４１の形成位置に対応して設けられる。そして、開口部にＴａＮ，ＴｉＮ，Ｐｔ，Ａｕ，Ｒｕ，Ｉｒ，ＴａＳｉＮ，ＷＮ，ＨｆＮなどの導電性材料を埋め込むことによって、選択トランジスタＴｒの形成領域には、導電性材料からなるゲート電極１２が形成され、メモリセルＭＣの形成領域には、導電性材料からなる上部電極４２が形成される。
その後、図８−２（ｅ）に示されるように、ゲート電極１２上と上部電極４２上にコンタクト５２を形成する。このコンタクト５２の形成も、図８−１（ｄ）〜図８−２（ｃ）に示したゲート絶縁膜１１と抵抗変化層４１の形成と同様の手順によって行うことができる。すなわち、ゲート電極１２と上部電極４２とギャップ埋め込み材１０５上に、ギャップ埋め込み材１０６を形成し、コンタクト５２の形成位置に開口部を形成する。この開口部はゲート電極１２と上部電極４２の形成位置に対応して設けられる。そして、開口部にＷなどの導電性材料を埋め込むことによって、コンタクト５２が形成される。なお、図８−１（ｄ）〜図８−２（ｅ）で形成されたギャップ埋め込み材１０２，１０５，１０６が合わさって層間絶縁膜５１となる。
そして、半導体基板１の裏面に裏面電極６１を形成することによって、図６（ａ）に示される構造の不揮発性記憶装置が形成される。
なお、選択トランジスタＴｒのソース／ドレイン領域１３ａ，１３ｂの構造は、第１〜第３の実施形態で説明したものとしてもよい。
そして、半導体基板１の裏面に裏面電極６１を形成することによって、図６（ａ）に示される構造の不揮発性記憶装置が形成される。
なお、選択トランジスタＴｒのソース／ドレイン領域１３ａ，１３ｂの構造は、第１〜第３の実施形態で説明したものとしてもよい。
第４の実施形態では、半導体基板１の裏面に裏面電極６１を設け、裏面電極６１に補償回路６２を接続するようにしたので、選択トランジスタＴｒを動作させる際の閾値電圧の調整の困難さを補償することができるという効果を有する。
また、１つの選択トランジスタＴｒに対して複数のメモリセルＭＣを並列に接続するようにしたので、一括して複数のメモリセルＭＣに対してリセット処理（消去処理）を行うことができるという効果も有する。
（第５の実施形態）
図９は、第５の実施形態による選択トランジスタのゲート電極とソース／ドレイン領域の配置関係の一例を模式的に示す平面図である。図９で、１つの選択トランジスタＴｒのソース／ドレイン領域に並列に形成されるメモリセルＭＣの配列方向をＸ方向とし、紙面内でＸ方向に垂直な方向をＹ方向とする。
図９は、第５の実施形態による選択トランジスタのゲート電極とソース／ドレイン領域の配置関係の一例を模式的に示す平面図である。図９で、１つの選択トランジスタＴｒのソース／ドレイン領域に並列に形成されるメモリセルＭＣの配列方向をＸ方向とし、紙面内でＸ方向に垂直な方向をＹ方向とする。
図９に示されるように、１つの選択トランジスタＴｒのソース／ドレイン領域に複数のメモリセルＭＣがＸ方向に配置されたＡＡストリング１５が、Ｙ方向に複数所定の間隔で配置されている。また、ＡＡストリング１５の一方の端部付近には、Ｙ方向に延在するゲート電極１２が配置されている。ＡＡストリング１５とゲート電極１２の交点にそれぞれ選択トランジスタＴｒが形成される。ゲート電極１２は、Ｙ方向に配置される選択トランジスタＴｒ間で共通接続されている。それぞれのＡＡストリング上には、メモリセルＭＣが複数個配置されている。その結果、メモリ素子ＭＣの集積度を上げることができる。
このように、選択トランジスタＴｒとＡＡストリングを半導体基板１上に２次元的に配置することで、メモリセルアレイを構成することが可能になる。
このように、選択トランジスタＴｒとＡＡストリングを半導体基板１上に２次元的に配置することで、メモリセルアレイを構成することが可能になる。
図１０は、第５の実施形態による選択トランジスタのゲート電極とソース／ドレイン領域の配置関係の他の例を模式的に示す平面図である。図９に示した例では、選択トランジスタＴｒのチャネル幅（Ｙ方向の幅）がＡＡストリング１５の幅（Ｙ方向の幅）とほぼ等しい。そこで、図１０に示すように、選択トランジスタＴｒのチャネル幅をＡＡストリング１５の幅よりも太くすることができる。その結果、選択トランジスタＴｒを流れる電流を大きくすることができる。
また、このようなゲート電極１２のＹ方向の寸法の増加によるメモリセルアレイの面積の増加をなるべく抑えるために、ＡＡストリング１５を略Ｌ字形状にし、２つのＡＡストリングを１組として点対称で配置している。ここで、１組のＡＡストリング１５のＹ方向における幅はＡＡストリング１５のＬ字形状の太い部分における幅とほぼ等しい。すなわち１組のＡＡストリング１５の両端にはＬ字形状の太い部分が配置されている。また、１のＡＡストリング１５のＬ字形状の細い部分は、他のＡＡストリング１５の太い部分でＸ方向への伸びが止められるように配置されている。ここで、ＡＡストリングのＬ字形状の太い部分に、Ｙ方向に延びるゲート電極１２を配置する。その結果、Ｙ方向において１本おきに選択トランジスタＴｒの配置位置が変わるようになる。たとえば、図１０中の上から１本目，３本目，・・・，２ｎ−１（ｎは自然数）のＡＡストリング１５では、Ｘ方向の右側にＹ方向に延在するゲート電極１２が配置され、このゲート電極１２とＡＡストリング１５のＬ字形状の太い部分との交点に選択トランジスタＴｒが配置されている。また、２本目，４本目，・・・，２ｎのＡＡストリング１５では、Ｘ方向の左側にＹ方向に延在するゲート電極１２が配置され、このゲート電極１２とＡＡストリング１５のＬ字形状の太い部分との交点に選択トランジスタＴｒが配置されている。そして、２ｋ−１本目（ｋは１からｎまでの自然数）のＡＡストリング１５の選択トランジスタＴｒのＹ方向の配置位置と、２ｋ本目のＡＡストリング１５の選択トランジスタＴｒのＹ方向の配置位置とが重なるように配置される。また、２ｋ−１本目のＡＡストリング１５のＹ方向の配置位置と２ｋ本目のＡＡストリング１５のＹ方向の配置位置とは重ならないように配置される。
第５の実施形態では、Ｙ方向に配置されるＡＡストリング１５において、上から２ｋ−１本目ではＡＡストリング１５の一方の端部に選択トランジスタＴｒを配置し、２ｋ本目では他方の端部に選択トランジスタＴｒを配置するとともに、選択トランジスタＴｒのチャネル幅（ゲート幅）をＡＡストリング１５のＹ方向の幅よりも広げた。また、２ｋ−１本目と２ｋ本目のＡＡストリング１５が、選択トランジスタＴｒのチャネル幅の範囲内で重ならないように配置した。これによって、メモリセルＭＣの面積の大幅な増加を伴うことなく、選択トランジスタＴｒのチャネル幅を広げることができ、さらに抵抗変化層に供給できる電流量を増加させることができるという効果を有する。
（第６の実施形態）
図１１は、第６の実施形態による不揮発性記憶装置の構造を模式的に示す断面図である。図１１（ａ）は、第１の実施形態の図１に示される構造の１Ｔ１Ｒ型のメモリセル構造を半導体基板１上にマトリックス状に配置した場合の一例を模式的に示す断面図である。この場合には、１Ｔ１Ｒ型のメモリセル構造間は、素子分離絶縁膜１７で分離されている。素子分離絶縁膜１７の下面の位置は、低濃度拡散層２２の形成位置よりも深い位置にあるが、半導体基板１を厚さ方向に貫通するものではない。つまり、各メモリセル構造間で半導体基板１同士を絶縁することなく共有化した構造を有している。そのため、リセット処理時に半導体基板１に電圧を印加することで、マトリックス状に配置されたメモリセルＭＣに対して一括してリセット動作させることが可能になる。
図１１は、第６の実施形態による不揮発性記憶装置の構造を模式的に示す断面図である。図１１（ａ）は、第１の実施形態の図１に示される構造の１Ｔ１Ｒ型のメモリセル構造を半導体基板１上にマトリックス状に配置した場合の一例を模式的に示す断面図である。この場合には、１Ｔ１Ｒ型のメモリセル構造間は、素子分離絶縁膜１７で分離されている。素子分離絶縁膜１７の下面の位置は、低濃度拡散層２２の形成位置よりも深い位置にあるが、半導体基板１を厚さ方向に貫通するものではない。つまり、各メモリセル構造間で半導体基板１同士を絶縁することなく共有化した構造を有している。そのため、リセット処理時に半導体基板１に電圧を印加することで、マトリックス状に配置されたメモリセルＭＣに対して一括してリセット動作させることが可能になる。
また、図１１（ｂ）は、図１１（ａ）において、各メモリセルＭＣの拡散層（ソース／ドレイン領域１３ａ，１３ｂ）も共有化した構造であり、図６と同様に１つの選択トランジスタＴｒに対して複数のメモリセルＭＣをｎ個（ｎは２以上の自然数）接続している。また、素子分離絶縁膜１７は１ＴｒｎＲ型のメモリセル構造を分離するように配置している。この構造では、図１１（ａ）の構造と同様に半導体基板１上に配置されたメモリセルＭＣ全体に対して一括してリセット動作させることが可能になるともに、図１１（ａ）の１Ｔ１Ｒ型のメモリセル構造を用いたメモリセルアレイに比べて単位体積当たりのビット数を増加させることが可能になる。
なお、図１１（ｂ）のメモリセルＭＣは、図１と同様に、選択トランジスタＴｒのソース／ドレイン領域１３ｂ上にコンタクト３１を介して配置される構造を有しているが、図６のように、選択トランジスタＴｒのソース／ドレイン領域１３ｂ上に直接に（コンタクト３１を介さずに）配置される構造であってもよい。また、拡散層２２は拡散層１３ｂの下に連続して配置されている。
第６の実施形態では、第１の実施形態と同様の効果を有する。また、半導体基板１上にメモリセルＭＣを配置し、各メモリセルＭＣの半導体基板１間を絶縁することなく共有化するようにしたので、一括でリセット（消去）処理することができるという効果を有する。
（第７の実施形態）
図１２は、第７の実施形態による不揮発性記憶装置の構造の一例を模式的に示す図である。この不揮発性記憶装置は、図６（ａ）に示したものと構造的にはほぼ同一である。ただし、第７の実施形態では、選択トランジスタＴｒに接続されるＡＡストリングのメモリセルＭＣのうち、選択トランジスタＴｒに隣接して配置されるメモリセルをダミーのメモリセル（以下、ダミーセルという）ＤＭＣとして使用するようにしている。
なお、図６（ａ）と同一の構成要素には同一の符号を付して、その説明を省略している。
図１２は、第７の実施形態による不揮発性記憶装置の構造の一例を模式的に示す図である。この不揮発性記憶装置は、図６（ａ）に示したものと構造的にはほぼ同一である。ただし、第７の実施形態では、選択トランジスタＴｒに接続されるＡＡストリングのメモリセルＭＣのうち、選択トランジスタＴｒに隣接して配置されるメモリセルをダミーのメモリセル（以下、ダミーセルという）ＤＭＣとして使用するようにしている。
なお、図６（ａ）と同一の構成要素には同一の符号を付して、その説明を省略している。
また、ビット不良等が存在するという理由でＡＡストリングの使用を禁止する場合には、ＡＡストリングのダミーセルＤＭＣは、使用禁止情報記憶領域として使用することができる。具体的には、ＡＡストリングを使用禁止にする場合はダミーセルＤＭＣの抵抗変化層４１を完全に絶縁破壊する。すなわち、使用禁止情報記憶領域は、使用禁止の場合には、抵抗変化層４１が絶縁破壊されて断線状態にあり、使用可能な場合には、所定の閾値以上の電流が流れる状態にある。
制御回路６３は、書き込み動作時に、使用禁止情報記憶領域に所定のバイアス電圧を印加し、所定の閾値以上の電流が流れるかを判定し、電流が流れる場合にはそのＡＡストリングに書き込み処理を行い、電流が流れない場合にはそのＡＡストリングに書き込み処理を行わないように制御を行う。
つぎに、このような不揮発性記憶装置における書き込み処理の一例について説明する。不揮発性記憶装置を製造後に、ＡＡストリングを構成する各メモリセルＭＣのテストを行い、ビット不良等が存在するか判定する。不良ビットが存在する場合には、その不良ビットが存在するＡＡストリングのダミーセルＤＭＣに高い電圧を印加し、抵抗変化層４１を絶縁破壊する。不良ビットが存在しない場合には、ダミーセルＤＭＣの抵抗変化層４１に所定の閾値以上の電流が流れる状態にする。たとえば、ダミーセルＤＭＣの抵抗値を低抵抗状態としておく。以上によって、ダミーセルＤＭＣに使用禁止情報の書き込み処理が行われる。
つぎに、データ書き込み判定方法の一例について説明する。まず、データの書き込み指示があると、制御回路６３は、書き込み先のＡＡストリングのダミーセルＤＭＣから使用禁止情報を読み込む。たとえば、図１２に示されるように、選択トランジスタＴｒのソース領域１３ａに対して、ゲート電極１２に例えば３Ｖの電圧を印加し、またダミーセルＤＭＣの上部電極４２に例えば１Ｖの電圧を印加する。これによって、選択トランジスタＴｒは、オン状態になる。そして、ダミーセルＤＭＣに印加した電圧によって、ダミーセルＤＭＣに所定の閾値以上の電流が流れるかを判定する。例えば、拡散層１３ａにセンスアンプなどが接続されており、このセンスアンプによって閾値以上の電圧が流れたかどうかを判断する。所定の閾値以上の電流が流れる場合には、ダミーセルＤＭＣが配置されているＡＡストリングは使用可能であり、指示されたデータを書き込む。また、所定の閾値以上の電流が流れない場合には、ダミーセルＤＭＣが配置されているＡＡストリングは使用禁止であり、そのＡＡストリングに対してはデータの書き込みを行わない。
なお、選択トランジスタＴｒのソース／ドレイン領域１３ａ，１３ｂの構造は、第１〜第３の実施形態で説明したものとしてもよい。
なお、選択トランジスタＴｒのソース／ドレイン領域１３ａ，１３ｂの構造は、第１〜第３の実施形態で説明したものとしてもよい。
第７の実施形態では、ＡＡストリングに選択トランジスタＴｒが配置される構造の不揮発性記憶装置において、選択トランジスタＴｒに隣接して配置されるメモリセルをダミーセルＤＭＣとして使用するとともに、ＡＡストリングに不良ビットが存在する場合には、ダミーセルＤＭＣの抵抗変化層４１を完全に絶縁破壊するようにした。また、データ書き込み時においては、ダミーセルＤＭＣに電圧を印加し、所定の閾値以上の電流が流れるか否かを判定し、所定値以上の電流が流れない場合には、そのＡＡストリングへのデータの書き込みを行わないようにした。これによって、不良ビットへのデータ書き込みが回避され、メモリデバイスの機能信頼性を高めることができるという効果を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板、１１ ゲート絶縁膜、１２ ゲート電極、１３Ａａ，１３Ａｂ ソース／ドレイン領域、１３Ｂ 高濃度拡散層、１３Ｃ フルシリサイド層、１３ａ，１３ｂ ソース領域／ドレイン領域、１５ ＡＡストリング、１７ 素子分離絶縁膜、２１ 拡散層、２２ 低濃度拡散層、３１，５２ コンタクト、４１ 抵抗変化層、４２ 上部電極、５１ 層間絶縁膜、６１ 裏面電極、６１ａ 表面電極、６２ 補償回路、６３ 制御回路、６４ ｐ型拡散層、１０１，１０３ マスクパターン、１０２，１０５，１０６ ギャップ埋め込み材、１０４ 金属酸化膜、１１１ａ，１１１ｂ 開口部、ＤＭＣ ダミーセル、ＭＣ メモリセル、Ｔｒ 選択トランジスタ。
Claims (8)
- 半導体基板上にゲート絶縁膜を介して設けられるゲート電極、および前記ゲート電極を挟んだ前記半導体基板表面の両側に設けられ、第１導電型の不純物が拡散されたソース／ドレイン領域を有する選択トランジスタと、前記選択トランジスタの前記ドレイン領域に接続される抵抗変化層を含むメモリセルと、をそれぞれ有する複数のメモリセルユニットが前記半導体基板上に配置され、
複数のメモリセルユニット間は、前記半導体基板同士を絶縁することなく、素子分離絶縁膜によって分離される構造を有することを特徴とする不揮発性記憶装置。 - １つの前記選択トランジスタに、１つの前記メモリセルが接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
- １つの前記選択トランジスタに、複数の前記メモリセルが並列に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
- 前記半導体基板に設けられる基板電極と、
前記選択トランジスタの前記ソース領域に対して、前記ゲート電極と前記抵抗変化層に電圧を印加する際に、前記基板電極に前記ゲート電極に印加される電圧とは反対の極性の電圧を印加する補償回路と、
をさらに備えることを特徴とする請求項３に記載の不揮発性記憶装置。 - 前記ドレイン領域での前記メモリセルの配置方向に交差する方向に、所定の間隔で配置される前記選択トランジスタの前記ゲート電極間が共通に接続されることを特徴とする請求項３に記載の不揮発性記憶装置。
- 前記選択トランジスタは、前記ドレイン領域での前記複数のメモリセルが配置される第１方向の第１端部に前記ゲート電極が配置される第１選択トランジスタと、前記ドレイン領域の前記第１方向の第２端部に前記ゲート電極が配置される第２選択トランジスタと、が、前記第１方向に直行する第２方向に交互に配置されるとともに、前記ゲート電極の前記第２方向のチャネル幅が、前記ドレイン領域の前記第２方向の幅よりも大きくなるように形成され、
前記第２方向に配置される複数の前記第１選択トランジスタの前記ゲート電極が共通に接続され、
前記第２方向に配置される複数の前記第２選択トランジスタの前記ゲート電極が共通に接続されることを特徴とする請求項３に記載の不揮発性記憶装置。 - 前記選択トランジスタに隣接して配置される前記メモリセルをダミーセルとし、
前記ダミーセルの前記抵抗変化層は、前記ドレイン領域に配置される前記複数のメモリセルに不良ビットがある場合に、完全に絶縁破壊されることを特徴とする請求項３に記載の不揮発性記憶装置。 - 前記複数のメモリセルへの書き込み前に、前記ダミーセルに電圧を印加し、前記ダミーセルに電流が流れない場合には前記ダミーセルが属する前記複数のメモリセルへの書き込みを行わず、前記ダミーセルに電流が流れる場合には前記ダミーセルが属する前記複数のメモリセルへの書き込みを行う制御回路をさらに備えることを特徴とする請求項７に記載の不揮発性記憶装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361873025P | 2013-09-03 | 2013-09-03 | |
| US61/873,025 | 2013-09-03 | ||
| US14/165,956 US9312306B2 (en) | 2013-09-03 | 2014-01-28 | Nonvolatile memory device and method of manufacturing the same |
| US14/165,956 | 2014-01-28 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014077343A Division JP2015050458A (ja) | 2013-09-03 | 2014-04-03 | 不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018064106A true JP2018064106A (ja) | 2018-04-19 |
Family
ID=52581839
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014077343A Pending JP2015050458A (ja) | 2013-09-03 | 2014-04-03 | 不揮発性記憶装置およびその製造方法 |
| JP2017232626A Pending JP2018064106A (ja) | 2013-09-03 | 2017-12-04 | 不揮発性記憶装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014077343A Pending JP2015050458A (ja) | 2013-09-03 | 2014-04-03 | 不揮発性記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9312306B2 (ja) |
| JP (2) | JP2015050458A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI518957B (zh) * | 2014-01-23 | 2016-01-21 | 林崇榮 | 非揮發性記憶體之電阻性元件與記憶胞及其相關製作方法 |
| JP2017174860A (ja) | 2016-03-18 | 2017-09-28 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| CN109686753B (zh) * | 2017-10-18 | 2022-01-11 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN110635026A (zh) * | 2019-08-15 | 2019-12-31 | 北京大学 | 一种1TnR存算阵列单元的制备方法 |
| CN111312747B (zh) * | 2020-04-07 | 2023-09-05 | 上海集成电路研发中心有限公司 | 一种阻变存储器单元及制备方法 |
| US11309353B2 (en) | 2020-04-30 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer-defined back-end transistor as memory selector |
| US11917836B2 (en) * | 2021-10-28 | 2024-02-27 | United Microelectronics Corp. | Resistive random access memory structure |
| CN115295576A (zh) * | 2022-06-15 | 2022-11-04 | 昕原半导体(杭州)有限公司 | 1TnR阻变随机存储器的结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023569A1 (ja) * | 2005-08-26 | 2007-03-01 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2007251050A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | 半導体記憶装置 |
| JP2013012285A (ja) * | 2011-01-31 | 2013-01-17 | Renesas Electronics Corp | 半導体装置および半導体装置の制御方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW287313B (ja) * | 1995-02-20 | 1996-10-01 | Matsushita Electric Ind Co Ltd | |
| JP4541651B2 (ja) * | 2003-03-13 | 2010-09-08 | シャープ株式会社 | 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 |
| DE10332312B3 (de) * | 2003-07-16 | 2005-01-20 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem elektrisch programmierbaren Schaltelement |
| JP4907847B2 (ja) * | 2004-03-17 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
| WO2006013819A1 (ja) | 2004-08-02 | 2006-02-09 | Matsushita Electric Industrial Co., Ltd. | 抵抗変化素子とそれを用いた抵抗変化型メモリ |
| JP2006127583A (ja) * | 2004-10-26 | 2006-05-18 | Elpida Memory Inc | 不揮発性半導体記憶装置及び相変化メモリ |
| JP5474272B2 (ja) * | 2005-03-15 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | メモリ装置及びその製造方法 |
| JP4592580B2 (ja) * | 2005-12-19 | 2010-12-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7880160B2 (en) * | 2006-05-22 | 2011-02-01 | Qimonda Ag | Memory using tunneling field effect transistors |
| JP5156023B2 (ja) | 2006-11-08 | 2013-03-06 | シメトリックス・コーポレーション | 相関電子メモリ |
| US7778063B2 (en) | 2006-11-08 | 2010-08-17 | Symetrix Corporation | Non-volatile resistance switching memories and methods of making same |
| JP5627166B2 (ja) * | 2007-05-09 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置の製造方法 |
| US7800094B2 (en) | 2007-06-11 | 2010-09-21 | Macronix International Co., Ltd. | Resistance memory with tungsten compound and manufacturing |
| JP2009130139A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2009260052A (ja) * | 2008-04-17 | 2009-11-05 | Panasonic Corp | 不揮発性半導体記憶装置とその製造方法および半導体装置 |
| JP5158197B2 (ja) * | 2008-06-25 | 2013-03-06 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP5549105B2 (ja) * | 2009-04-15 | 2014-07-16 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
| JP2011066337A (ja) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 |
| TWI503949B (zh) * | 2011-11-18 | 2015-10-11 | Chrongjung Lin | 可變且可逆之電阻式記憶儲存單元及記憶儲存模組 |
| US9076730B2 (en) * | 2012-12-12 | 2015-07-07 | Fudan University | Metal silicide thin film, ultra-shallow junctions, semiconductor device and method of making |
-
2014
- 2014-01-28 US US14/165,956 patent/US9312306B2/en not_active Expired - Fee Related
- 2014-04-03 JP JP2014077343A patent/JP2015050458A/ja active Pending
-
2017
- 2017-12-04 JP JP2017232626A patent/JP2018064106A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023569A1 (ja) * | 2005-08-26 | 2007-03-01 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2007251050A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | 半導体記憶装置 |
| JP2013012285A (ja) * | 2011-01-31 | 2013-01-17 | Renesas Electronics Corp | 半導体装置および半導体装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150060749A1 (en) | 2015-03-05 |
| US9312306B2 (en) | 2016-04-12 |
| JP2015050458A (ja) | 2015-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180828 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190305 |