上記一の局面によるメモリにおいて、好ましくは、第1不純物領域上に形成されるとともに、第2不純物領域に対応する領域に設けられた開口部を含む層間絶縁膜と、開口部を介して第2不純物領域に接続される配線とをさらに備え、プラグは、配線を介して第2不純物領域に接続され、開口部は、第2不純物領域の形成時に第1不純物領域に第2導電型の不純物を導入する際にも用いられる。このように構成すれば、第1不純物領域に第2不純物領域を形成するために第2導電型の不純物を導入する際に用いた開口部を、不純物の導入後にそのまま第2不純物領域に配線を接続するための開口部として用いることができる。これにより、第2不純物領域を形成した後に、第2不純物領域に配線を接続するための開口部を別途形成する必要がないので、第2不純物領域に接続される配線を形成する際の製造プロセスを簡略化することができる。
上記選択トランジスタを含む構成において、好ましくは、選択トランジスタのソース/ドレイン領域の他方は、少なくとも第3不純物領域を含み、第1不純物領域は、少なくとも、第3不純物領域の不純物濃度と実質的に同じ不純物濃度を有する第4不純物領域を含む。このように構成すれば、ダイオードの一方電極として機能する第1不純物領域の第4不純物領域を、選択トランジスタの第3不純物領域と同じ工程で形成することができるので、メモリセルを構成するダイオードの製造プロセスを簡略化することができる。
この場合、好ましくは、第1不純物領域は、第4不純物領域よりも深く注入された第5不純物領域をさらに含み、半導体基板の主表面の周辺回路領域に形成され、第4不純物領域および第5不純物領域のいずれか一方と実質的に同じ不純物濃度の第6不純物領域を有する一対のソース/ドレイン領域を含むトランジスタをさらに備える。このように構成すれば、ダイオードの一方電極として機能する第1不純物領域が第4不純物領域と第5不純物領域とを含むように構成する場合に、周辺回路領域に形成されるトランジスタのソース/ドレイン領域の第6不純物領域を第4および第5不純物領域のいずれか一方と同じ工程で形成することができるので、メモリセルを構成するダイオードの製造プロセスをより簡略化することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は、本発明の一実施形態によるマスクROMの構成を示した回路図である。図2は、図1に示した一実施形態によるマスクROMのメモリセルアレイの構成を示した平面レイアウト図である。図3は、図2に示した一実施形態によるマスクROMのメモリセルアレイの100−100線に沿った断面図である。図4は、図2に示した一実施形態によるマスクROMの破線領域Aを拡大して示した拡大平面図である。図1〜図4を参照して、本発明の一実施形態によるマスクROMの構成について説明する。
本実施形態によるマスクROMは、図1に示すように、アドレス入力回路1と、ロウデコーダ2と、カラムデコーダ3と、センスアンプ4と、出力回路5と、メモリセルアレイ6とを備えている。なお、アドレス入力回路1、ロウデコーダ2、カラムデコーダ3、センスアンプ4および出力回路5により、周辺回路が構成されている。アドレス入力回路1は、外部から所定のアドレスが入力されることにより、ロウデコーダ2とカラムデコーダ3とにアドレスデータを出力するように構成されている。また、ロウデコーダ2には、複数のワード線(WL)7が接続されている。ロウデコーダ2は、アドレス入力回路1からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線7を選択するとともに、その選択したワード線7の電位をHレベルに上昇させる。また、カラムデコーダ3には、複数のビット線(BL)8が接続されている。カラムデコーダ3は、アドレス入力回路1からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線8を選択するとともに、その選択したビット線8とセンスアンプ4とを接続する。また、センスアンプ4は、カラムデコーダ3により選択されたビット線8の電位を判別して増幅した後、選択されたビット線8の電位がLレベルの場合にHレベルの信号を出力するとともに、選択されたビット線8の電位がHレベルの場合にLレベルの信号を出力する。また、センスアンプ4は、選択されたビット線8の電位がLレベルでない場合にビット線8の電位をHレベルに上昇させる負荷回路(図示せず)を含んでいる。また、出力回路5は、センスアンプ4の出力が入力されることにより外部へ信号を出力するように構成されている。
また、メモリセルアレイ6には、複数のメモリセル9がマトリクス状に配置されている。各メモリセル9は、1つのダイオード10を含んでいる。また、メモリセルアレイ6には、ビット線8にアノードが接続されたダイオード10を含むメモリセル9と、ビット線8にアノードが接続されていないダイオード10を含むメモリセル9とが設けられている。このビット線8に対するダイオード10のアノードの接続の有無によって、メモリセル9に記憶されたデータが「0」または「1」に区別される。また、ダイオード10のカソードは、nチャネルトランジスタからなる選択トランジスタ11のドレインに接続されている。なお、この選択トランジスタ11は、本発明の「第1トランジスタ」の一例である。また、選択トランジスタ11のソースは、ソース線(GND線)12を介して接地されているとともに、ゲートは、ワード線7に接続されている。
また、メモリセルアレイ6では、図2および図3に示すように、p型シリコン基板13の上面に、n型不純物領域14が所定の間隔を隔てて複数設けられている。なお、このp型シリコン基板13は、本発明の「半導体基板」の一例であり、n型不純物領域14は、本発明の「第1不純物領域」の一例である。また、n型不純物領域14は、図3に示すように、n型の低濃度の不純物領域14aと、不純物領域14aよりも深く形成されたn型の不純物領域14bとによって構成されている。なお、この不純物領域14aは、本発明の「第4不純物領域」の一例であり、不純物領域14bは、本発明の「第5不純物領域」の一例である。また、不純物領域14bは、不純物領域14aよりも少しだけ高い不純物濃度を有している。
ここで、本実施形態では、1つのn型不純物領域14内に複数(8個)のp型不純物領域15が所定の間隔を隔てて形成されている。なお、このp型不純物領域15は、本発明の「第2不純物領域」の一例である。そして、1つのp型不純物領域15とn型不純物領域14とによって、ダイオード10が形成されている。これにより、n型不純物領域14は、複数のダイオード10の共通のカソードとして用いられる。また、p型不純物領域15は、ダイオード10のアノードとして用いられる。また、n型不純物領域14内に複数(8個)のダイオード10が形成されている。つまり、1つのn型不純物領域14は、複数(8個)のダイオード10に対して共通に用いられている。
また、本実施形態では、n型不純物領域14は、選択トランジスタ11のドレイン領域としても用いられている。また、n型不純物領域14の両側には、選択トランジスタ11のソース領域17が所定の間隔を隔てて形成されている。このソース領域17は、n型低濃度不純物領域17aと、n型高濃度不純物領域17bとを含んでいる。なお、n型低濃度不純物領域17aは、本発明の「第3不純物領域」の一例である。また、n型低濃度不純物領域17aは、p型シリコン基板13の表面から比較的浅い領域に形成されている一方、n型高濃度不純物領域17bは、n型低濃度不純物領域17aよりも深い領域まで形成されている。これにより、ソース領域17は、n型低濃度不純物領域17aおよびn型高濃度不純物領域17bからなるLDD(Lightly Doped Drain)構造を有している。また、ソース領域17には、n型低濃度不純物領域17aおよびn型高濃度不純物領域17bにn型コンタクト領域17cが形成されている。このn型コンタクト領域17cは、後述する1層目のプラグ23をソース領域17に接続する際の接触抵抗を低減するために設けられている。
また、本実施形態では、ソース領域17のn型低濃度不純物領域17aと、n型不純物領域14の不純物領域14aとは、同じ不純物濃度を有している。また、ソース領域17のn型高濃度不純物領域17bは、n型不純物領域14の不純物領域14bの不純物濃度よりも高い不純物濃度を有している。また、メモリセルアレイ6では、図2に示すように、隣接するn型不純物領域14は、2つの選択トランジスタ11の共通のソース領域17からそれぞれ所定の間隔を隔てて配置されている。すなわち、n型不純物領域14は、p型シリコン基板13の2つの選択トランジスタ11に対応する領域で分割されている。
また、p型シリコン基板13のn型不純物領域14とソース領域17との間のチャネル領域上には、ゲート絶縁膜18を介してゲート電極19が形成されている。このゲート電極19は、図2に示すように、ポリシリコン膜からなるワード線7と一体的に形成されている。また、ワード線7は、図2に示すように、所定の間隔を隔てて複数設けられている。また、ゲート電極19は、ワード線7の一部が屈曲することによって形成されているとともに、n型不純物領域14の延びる方向に対して斜めに交差している。また、ワード線7のゲート電極19に対応する部分の側面部は、図4に示すように、平面的に見て、n型不純物領域14の延びる方向に対して約45°の角度を有する部分(図4中のB部分)と、約40°の角度を有する部分(図4中のC部分)とによって構成されている。これにより、ワード線7の屈曲部近傍の幅t1は、ゲート電極19の中央部近傍の幅t2よりも小さくなるように構成されている。また、約45°の角度を有する部分(図4中のB部分)は、約40°の角度を有する部分(図4中のC部分)に比べて短くなるように構成されている。上記のように構成することによって、ワード線7の屈曲部が、隣接する他のワード線7と接触するのが抑制されている。また、ワード線7のn型不純物領域14の延びる方向に平行な部分の幅t3は、ゲート電極19の中央部近傍の幅t2よりも小さくなるように構成されている。
また、ゲート電極19の両側には、図3に示すように、絶縁膜からなるサイドウォールスペーサ20が設けられている。また、p型シリコン基板13の上面上には、ゲート電極19(ワード線7)およびサイドウォールスペーサ20を覆うように、1層目の層間絶縁膜21が設けられている。この1層目の層間絶縁膜21のp型不純物領域15およびn型コンタクト領域17cに対応する領域には、コンタクトホール22が設けられている。なお、このコンタクトホール22は、本発明の「開口部」の一例である。また、このコンタクトホール22には、W(タングステン)からなる1層目のプラグ23が埋め込まれている。これにより、p型不純物領域15およびn型コンタクト領域17cにプラグ23が接続されている。
また、図3に示すように、1層目の層間絶縁膜21上には、1層目のプラグ23に接続するように、Alからなるソース線12および1層目の接続層24が設けられている。また、1層目の層間絶縁膜21上には、ソース線12および1層目の接続層24を覆うように2層目の層間絶縁膜25が設けられている。この2層目の層間絶縁膜25の1層目の接続層24に対応する領域には、コンタクトホール26が形成されている。このコンタクトホール26には、Wからなる2層目のプラグ27が埋め込まれている。
また、2層目の層間絶縁膜25上には、2層目のプラグ27に接続するように、Alからなる2層目の接続層28が設けられている。また、2層目の層間絶縁膜25の上には、2層目の接続層28を覆うように3層目の層間絶縁膜29が設けられている。この3層目の層間絶縁膜29には、コンタクトホール30が設けられているとともに、そのコンタクトホール30には、Wからなる3層目のプラグ31が埋め込まれている。この3層目のプラグ31は、2層目の接続層28に接続されている。3層目の層間絶縁膜29上には、Alからなる複数のビット線8が所定の間隔を隔てて設けられている。このビット線8は、3層目のプラグ31に接続されている。なお、3層目のプラグ31は、所定のp型不純物領域15(ダイオード10のアノード)に繋がる2層目の接続層28とビット線31との間に設けられている一方、それ以外のp型不純物領域15(ダイオード10のアノード)に繋がる2層目の接続層28とビット線31との間には設けられていない。これにより、ビット線31にアノードが接続されるダイオード10と、ビット線31にアノードが接続されていないダイオード10とが構成されている。つまり、本実施形態では、3層目の層間絶縁膜29に、コンタクトホール30を設けるか否かにより、データ「0」または「1」が記憶されている。
次に、図1を参照して、本実施形態によるマスクROMの動作について説明する。まず、所定のアドレスがアドレス入力回路1に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路1からロウデコーダ2およびカラムデコーダ3にそれぞれ出力される。そして、ロウデコーダ2によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線7が選択される。そして、その選択されたワード線7の電位がHレベルに上昇される。これにより、その選択されたワード線7にゲートが接続された選択トランジスタ11がオン状態になる。このため、選択トランジスタ11のドレインの電位はGNDレベル(Lレベル)に低下されるので、選択トランジスタ11のドレインと共通に用いられているダイオード10のカソードの電位もGNDレベル(Lレベル)に低下される。なお、この際、選択されていないワード線7の電位は、Lレベルに保持されている。これにより、選択されていないワード線7に繋がる選択トランジスタ11はオフ状態に保持されるので、選択されていないワード線7に繋がるダイオード10のカソードはオープン状態になる。
一方、アドレス入力回路1からアドレスデータが入力されたカラムデコーダ3では、入力されたアドレスデータに対応する所定のビット線8が選択されるとともに、その選択されたビット線8がセンスアンプ4に接続される。そして、選択されたワード線7と、選択されたビット線8とに対応する選択されたメモリセル9のダイオード10のアノードが、ビット線8に繋がっている場合には、ダイオード10を介してビット線8の電位がLレベルに低下される。これにより、ビット線8のLレベルの電位が、センスアンプ4に伝達される。この際、センスアンプ4では、ビット線8の電位を判別して増幅した後、ビット線8のLレベルの電位と逆の極性のHレベルの信号を出力する。そして、出力回路5は、センスアンプ4の出力信号を受けて外部へHレベルの信号を出力する。その一方、選択されたワード線7と、選択されたビット線8とに対応する選択されたメモリセル9のダイオード10のアノードが、ビット線8に繋がっていない場合には、センスアンプ4にLレベルの電位が伝達されない。この場合には、センスアンプ4内に設けられた負荷回路(図示せず)によって、ビット線8の電位がHレベルに上昇される。これにより、センスアンプ4では、ビット線8の電位を判別して増幅した後、ビット線8のHレベルの電位と逆の極性のLレベルの信号を出力する。そして、出力回路5は、センスアンプ4の出力信号を受けて外部へLレベルの信号を出力する。
なお、本実施形態によるマスクROMでは、各メモリセル9にダイオード10を設けることにより、データ読み出し時の電流の回り込みに起因するデータの誤読み出しが抑制されている。具体的には、図5に示すように、選択したメモリセルからデータを読み出す際に矢印Dの経路で電流が流れる場合にも、図5中のEのダイオードによって電流が流れるのが抑制される。一方、メモリセルにダイオードを設けていない場合には、図6に示すように、矢印Fの経路で選択したビット線以外の他のビット線に回り込んで電流が流れる。この場合には、選択したビット線を介して読み出されるデータが、選択したメモリセルのデータであるか否か判別できないので、データの誤読み出しが生じる。これに対して、本実施形態によるマスクROMでは、電流の回り込みが生じないので、選択したメモリセルのデータのみが読み出される。これにより、データの誤読み出しが抑制される。
図7〜図13は、本発明の本実施形態によるマスクROMの製造プロセスを説明するための断面図である。次に、図2、図3および図7〜図13を参照して、本実施形態によるマスクROMの製造プロセスについて説明する。なお、以下の製造プロセスの説明では、p型シリコン基板にウェルおよび素子分離領域(LOCOSやSTIなど)を形成する工程は省略している。
まず、図7に示すように、p型シリコン基板13の上面上にゲート絶縁膜18を介してポリシリコンからなるワード線7(ゲート電極19)を形成する。このワード線7は、図2に示すように、平面的に見て所定の間隔を隔てて複数形成する。
次に、図8に示すように、ゲート電極19をマスクとしてp型シリコン基板13の上面の所定領域にP(リン)を、注入エネルギー:約50keV、ドーズ量(注入量):約3.0×1013cm−2の条件下でイオン注入する。これにより、ゲート電極19に対応する領域で分割されたn型不純物領域14の低濃度の不純物領域14aと、n型低濃度不純物領域17aとが形成される。
次に、図9に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極19の側面上に、絶縁膜からなるサイドウォールスペーサ20を形成する。その後、n型低濃度不純物領域17aを覆うようにレジスト膜32を形成した後、ゲート電極19、サイドウォールスペーサ20およびレジスト膜32をマスクとして、P(リン)をイオン注入する。このときのイオン注入の条件は、注入エネルギー:約100keV、ドーズ量:約3.5×1013cm−2である。これにより、n型の低濃度の不純物領域14aに対応する領域に、不純物領域14aの不純物濃度よりも少し高い不純物濃度を有するn型の不純物領域14bが形成される。この不純物領域14bは、不純物領域14aよりも深い領域まで形成される。なお、不純物領域14aと不純物領域14bとによって、n型不純物領域14が構成される。
次に、図10に示すように、n型不純物領域14を覆うようにレジスト膜33を形成する。その後、ゲート電極19、サイドウォールスペーサ20およびレジスト膜33をマスクとして、Asを、注入エネルギー:約70keV、ドーズ量:約5.0×1015cm−2の条件下でイオン注入する。これにより、n型低濃度不純物領域17aに対応する領域に、n型低濃度不純物領域17aの不純物濃度よりも高い不純物濃度を有するn型高濃度不純物領域17bが形成される。このn型高濃度不純物領域17bは、n型低濃度不純物領域17aよりも深い領域まで形成される。なお、n型低濃度不純物領域17aとn型高濃度不純物領域17bとによって、LDD構造を有するn型ソース領域17が形成される。
次に、図11に示すように、p型シリコン基板13上に、ゲート電極19(ワード線7)およびサイドウォールスペーサ20を覆うように、1層目の層間絶縁膜21を形成する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、1層目の層間絶縁膜21のソース領域17およびn型不純物領域14に対応する領域にコンタクトホール22を形成する。
次に、図12に示すように、1層目の層間絶縁膜21上のn型不純物領域14に対応する領域を覆うようにレジスト膜34を形成する。その後、コンタクトホール22を介してソース領域17にP(リン)を、注入エネルギー:約25keV、ドーズ量:約3.0×1014cm−2の条件下でイオン注入する。これにより、n型コンタクト領域17cが形成される。
次に、図13に示すように、1層目の層間絶縁膜21のソース領域17に対応する領域を覆うようにレジスト膜35を形成する。その後、コンタクトホール22を介してn型不純物領域14にBF2を、注入エネルギー:約40keV、ドーズ量:約2.0×1015cm−2の条件下でイオン注入する。これにより、コンタクトホール22に対応してn型不純物領域14に複数(8個)のp型不純物領域15が形成される。この複数(8個)のp型不純物領域15とn型不純物領域14とによって、複数(8個)のダイオード10がn型不純物領域14内に形成される。なお、p型不純物領域15は、n型不純物領域14の不純物領域14aよりも若干深い領域まで形成される。
次に、図3に示したように、Wからなる1層目のプラグ23をコンタクトホール22を埋め込むように形成する。これにより、1層目のプラグ23がp型不純物領域15とソース領域17のn型コンタクト領域17cとにそれぞれ接続される。そして、1層目の層間絶縁膜21上にAlからなる1層目の接続層24をp型不純物領域15に繋がるプラグ23に接続するように形成するとともに、Alからなるソース線12をソース領域17に繋がるプラグ23に接続するように形成する。そして、1層目の層間絶縁膜21上に1層目の接続層24およびソース線12を覆うように2層目の層間絶縁膜25を形成した後、1層目の接続層24に対応する領域にコンタクトホール26を形成する。そして、そのコンタクトホール26にWからなる2層目のプラグ27を埋め込む。そして、2層目の層間絶縁膜25上に、2層目のプラグ27に接続するようにAlからなる2層目の接続層28を形成する。その後、2層目の層間絶縁膜25上に、2層目の接続層28を覆うように3層目の層間絶縁膜29を形成する。
そして、3層目の層間絶縁膜29の2層目の接続層28に対応する領域にコンタクトホール30を形成するとともに、そのコンタクトホール30にWからなる3層目のプラグ31を埋め込む。この際、p型不純物領域15をビット線8に接続する場合には、コンタクトホール30および3層目のプラグ31を設ける一方、p型不純物領域15をビット線8に接続しない場合には、コンタクトホール30および3層目のプラグ31を設けない。そして、最後に、3層目の層間絶縁膜29上にAlからなるビット線8を形成する。これにより、3層目のプラグ31が設けられた領域では、2層目の接続層28とビット線8とが3層目のプラグ31を介して接続されるので、その2層目の接続層28に繋がるp型不純物領域15がビット線8に接続される。その一方、3層目のプラグ31が設けられていない領域では、2層目の接続層28とビット線8とが接続されないので、p型不純物領域15はビット線8に接続されない。これにより、データ「0」または「1」の一方に対応するビット線8にアノード(p型不純物領域15)が接続されたダイオード10と、データ「0」または「1」の他方に対応するビット線8にアノード(p型不純物領域15)が接続されないダイオード10とが形成される。上記のようにして、図3に示すような本実施形態によるマスクROMのメモリセルアレイ6が形成される。
本実施形態では、上記のように、p型シリコン基板13の上面にn型不純物領域14とp型不純物領域15とからなるダイオード10を形成することによって、1つのメモリセル9は、1つのダイオード10を含むので、1つのメモリセルが1つのトランジスタを含む従来のマスクROM(図28参照)に比べて、メモリセルサイズを小さくすることができる。
また、本実施形態では、n型不純物領域14の表面に複数のp型不純物領域15を形成することにより、1つのn型不純物領域14に複数のダイオード10を形成することができるので、複数のダイオード10に対してn型不純物領域14を共通して用いることができる。これにより、メモリセルアレイ6の構造および製造プロセスを簡略化することができる。
また、本実施形態では、n型不純物領域14にp型不純物領域15を形成するためにBF2をイオン注入する際に用いたコンタクトホール22を、BF2をイオン注入した後にそのままp型不純物領域15にプラグ23を接続するために用いることによって、p型不純物領域15を形成した後に、p型不純物領域15にプラグ23を接続するためのコンタクトホールを別途形成する必要がないので、p型不純物領域15に接続されるプラグを形成する際の製造プロセスを簡略化することができる。
また、本実施形態では、n型不純物領域を、選択トランジスタ11のドレイン領域およびダイオード10のカソードとして共通に用いることによって、選択トランジスタ11のドレイン領域およびダイオード10のカソードを、n型不純物領域14を形成する1回の工程で形成することができるので、製造プロセスを簡略化することができる。
また、本実施形態では、n型不純物領域14を選択トランジスタ11に対応する領域で分割することによって、n型不純物領域14の長さが増大することに起因してn型不純物領域14の抵抗が増大するのを抑制することができるので、n型不純物領域14を介して流れる電流の抵抗損失が増大するのを抑制することができる。
また、本実施形態では、選択トランジスタ11のソース領域17のn型低濃度不純物領域17aをn型不純物領域14の不純物領域14aと同じ不純物濃度を有するように構成することによって、n型不純物領域14の不純物領域14aを選択トランジスタ11のn型低濃度不純物領域17aと同じ工程で形成することができるので、選択トランジスタ11のソース領域17をn型低濃度不純物領域17aとn型高濃度不純物領域17bとからなるLDD構造に構成する場合に、メモリセル9を構成するダイオード10の製造プロセスを簡略化することができる。
図14は、本発明の本実施形態の変形例によるマスクROMの構成を説明するための断面図である。次に、図14を参照して、本実施形態の変形例によるマスクROMの構成について説明する。本実施形態の変形例では、メモリセルアレイの選択トランジスタの製造プロセスと、周辺回路に設けられる低耐圧nチャネルトランジスタ、低耐圧pチャネルトランジスタおよび高耐圧トランジスタの製造プロセスとを一部共通化する場合について説明する。
本実施形態の変形例によるマスクROMは、図14に示すように、選択トランジスタ41に加えて、周辺回路内に所定の耐圧を有する低耐圧トランジスタ42と、低耐圧トランジスタ42の耐圧よりも高い耐圧を有する高耐圧トランジスタ43と、所定の耐圧を有する低耐圧pチャネルトランジスタ44とを備えている。なお、低耐圧トランジスタ42および高耐圧トランジスタ43は、本発明の「トランジスタ」の一例である。
また、選択トランジスタ41のn型ソース/ドレイン領域41aは、上記本実施形態によるn型不純物領域14と同様の構成を有している。なお、選択トランジスタ41のドレイン領域には、p型不純物領域15が形成されている。これにより、選択トランジスタ41のドレイン領域には、n型不純物領域14とp型不純物領域15とからなるダイオードが形成されている。一方、選択トランジスタ41のソース領域には、1層目のプラグ23(図3参照)との接触抵抗を低減するためのn型コンタクト領域41cが形成されている。また、低耐圧nチャネルトランジスタ42のn型ソース/ドレイン領域42aは、P(リン)を含有するn型低濃度不純物領域42bと、Asを含有するn型高濃度不純物領域42cとを有している。なお、このn型低濃度不純物領域42bは、本発明の「第6不純物領域」の一例である。また、n型低濃度不純物領域42bとn型高濃度不純物領域42cとによってLDD構造が形成されている。また、低耐圧nチャネルトランジスタ42のn型ソース/ドレイン領域42aには、1層目のプラグ23(図3参照)との接触抵抗を低減するためのn型コンタクト領域42dが設けられている。
また、高耐圧トランジスタ43のn型ソース/ドレイン領域43aは、P(リン)を含有するn型低濃度不純物領域43bと、Asを含有するn型高濃度不純物領域43cとを有している。なお、このn型低濃度不純物領域43bは、本発明の「第6不純物領域」の一例である。また、n型低濃度不純物領域43bは、n型高濃度不純物領域43cを包囲するように形成されている。これにより、n型高濃度不純物領域43cとp型シリコン基板13との間には、n型低濃度不純物領域43bが介在するので、n型低濃度不純物領域43bによりn型高濃度不純物領域43cとp型シリコン基板13との境界領域の全域にわたって電界集中が緩和される。また、高耐圧トランジスタ43のn型ソース/ドレイン領域43aには、1層目のプラグ(図3参照)との接触抵抗を低減するためのn型コンタクト領域43dが設けられている。
また、低耐圧pチャネルトランジスタ44のp型ソース/ドレイン領域44aは、B(ボロン)を含有している。このp型ソース/ドレイン領域44aには、1層目のプラグ23(図3参照)との接触抵抗を低減するためのp型コンタクト領域44cが設けられている。このp型コンタクト領域44cは、本発明の「コンタクト領域」の一例である。なお、低耐圧pチャネルトランジスタ44は、p型シリコン基板13に形成されたnウェル44d内に形成されている。
ここで、本実施形態の変形例では、高耐圧トランジスタ43のn型低濃度不純物領域43bは、選択トランジスタ41のn型の不純物領域14bの不純物濃度と同じ不純物濃度を有している。また、高耐圧トランジスタ43のn型高濃度不純物領域43cは、低耐圧nチャネルトランジスタ42のn型高濃度不純物領域42cの不純物濃度と同じ不純物濃度を有している。また、低耐圧nチャネルトランジスタ42のn型低濃度不純物領域42bは、選択トランジスタ41のn型の低濃度の不純物領域14aの不純物濃度と同じ不純物濃度を有している。
また、選択トランジスタ41、低耐圧nチャネルトランジスタ42、高耐圧トランジスタ43および低耐圧pチャネルトランジスタ44の形成領域上には、1層目の層間絶縁膜21が形成されている。この1層目の層間絶縁膜21の選択トランジスタ41のp型不純物領域15およびn型コンタクト領域41cと、低耐圧nチャネルトランジスタ42のn型コンタクト領域42dと、高耐圧トランジスタ43のn型コンタクト領域43dと、低耐圧pチャネルトランジスタ44のp型コンタクト領域44cとに対応する領域には、それぞれ、コンタクトホール22、42e、43eおよび44eが設けられている。また、コンタクトホール22、42e、43eおよび44e内には、プラグ23が埋め込まれている。
図15〜図21は、本発明の一実施形態の変形例によるマスクROMの製造プロセスを説明するための断面図である。次に、図14〜図21を参照して、本発明の一実施形態の変形例によるマスクROMの製造プロセスについて説明する。
まず、図15に示すように、p型シリコン基板13の低耐圧pチャネルトランジスタ44の形成領域にnウェル44dを形成する。そして、p型シリコン基板13上にゲート絶縁膜18を介してゲート電極19を形成する。そして、高耐圧トランジスタ43および低耐圧pチャネルトランジスタ44の形成領域を覆うようにレジスト膜45を形成した後、レジスト膜45をマスクとして、P(リン)を、注入エネルギー:約50keV、ドーズ量(注入量):約3.0×1013cm−2の条件下でイオン注入する。これにより、低耐圧nチャネルトランジスタ42のn型低濃度不純物領域42bと、選択トランジスタ41の低濃度の不純物領域14aとが同時に形成される。
次に、図16に示すように、低耐圧nチャネルトランジスタ42および低耐圧pチャネルトランジスタ44の形成領域を覆うとともに、選択トランジスタ41のゲート電極19の幅よりも若干広い領域を覆うように、レジスト膜46を形成した後、レジスト膜46をマスクとして、P(リン)を、注入エネルギー:約100keV、ドーズ量:約3.5×1013cm−2の条件下でイオン注入する。これにより、高耐圧トランジスタ43のn型低濃度不純物領域43bが形成される。このn型低濃度不純物領域43bは、低耐圧nチャネルトランジスタ42のn型低濃度不純物領域42bおよび選択トランジスタ41の低濃度の不純物領域14aよりも深い領域まで形成される。また、選択トランジスタ41の形成領域では、低濃度の不純物領域14aの不純物濃度よりも少し高い不純物濃度を有する不純物領域14bが形成される。これにより、選択トランジスタ41の形成領域では、不純物領域14aおよび不純物領域14bからなるn型ソース/ドレイン領域41aが形成される。
次に、図17に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極19の側面上に、絶縁膜からなるサイドウォールスペーサ20を形成する。
次に、図18に示すように、選択トランジスタ41および低耐圧pチャネルトランジスタ44の形成領域を覆うようにレジスト膜47を形成した後、レジスト膜47をマスクとして、Asを注入エネルギー:約70keV、ドーズ量:約5.0×1015cm−2の条件下でイオン注入する。これにより、低耐圧nチャネルトランジスタ42のn型高濃度不純物領域42cと、高耐圧トランジスタ43のn型高濃度不純物領域43cとが同時に形成される。そして、低耐圧nチャネルトランジスタ42の形成領域では、n型低濃度不純物領域42bおよびn型高濃度不純物領域42cからなるn型ソース/ドレイン領域42aが形成される一方、高耐圧トランジスタ43の形成領域では、n型低濃度不純物領域43bおよびn型高濃度不純物領域43cからなるn型ソース/ドレイン領域43aが形成される。
次に、図19に示すように、選択トランジスタ41、低耐圧nチャネルトランジスタ42および高耐圧トランジスタ43の形成領域を覆うようにレジスト膜48を形成した後、レジスト膜48をマスクとして、BF2を注入エネルギー:約50keV、ドーズ量:約2.0×1015cm−2の条件下でイオン注入する。これにより、低耐圧pチャネルトランジスタ44のp型ソース/ドレイン領域44aが形成される。
次に、図20に示すように、熱処理を行うことによって、低耐圧pチャネルトランジスタ44のp型ソース/ドレイン領域44a中のp型不純物が熱拡散される。これにより、低耐圧pチャネルトランジスタ44のサイドウォールスペーサ20の下方までp型ソース/ドレイン領域44aが形成される。そして、上記本実施形態と同様のプロセスにより、選択トランジスタ41、低耐圧nチャネルトランジスタ42、高耐圧トランジスタ43および低耐圧pチャネルトランジスタ44の各々の形成領域上を覆うように1層目の層間絶縁膜21を形成する。そして、1層目の層間絶縁膜21の選択トランジスタ41のn型ソース/ドレイン領域41a、低耐圧nチャネルトランジスタ42のn型ソース/ドレイン領域42a、高耐圧トランジスタ43のn型ソース/ドレイン領域43aおよび低耐圧pチャネルトランジスタ44のp型ソース/ドレイン領域44aの各々に対応する所定領域に、コンタクトホール22、42e、43eおよび44eをそれぞれ形成する。そして、1層目の層間絶縁膜21の選択トランジスタ41のソース領域と、低耐圧nチャネルトランジスタ42の形成領域と、高耐圧トランジスタ43の形成領域とに対応する領域上を覆うようにレジスト膜49を形成する。その後、レジスト膜49をマスクとして、BF2を注入エネルギー:約40keV、ドーズ量:約2.0×1015cm−2の条件下でイオン注入する。これにより、低耐圧pチャネルトランジスタ44のp型コンタクト領域44cと、p型不純物領域15とが同時に形成される。このp型不純物領域15とn型不純物領域14とによりダイオードが形成される。
最後に、図21に示すように、1層目の層間絶縁膜21の選択トランジスタ41のドレイン領域と、低耐圧pチャネルトランジスタ44の形成領域とに対応する領域上を覆うようにレジスト膜50を形成した後、レジスト膜50をマスクとして、P(リン)を注入エネルギー:約25keV、ドーズ量:約3.0×1014cm−2の条件下でイオン注入する。これにより、選択トランジスタ41のソース領域と、低耐圧nチャネルトランジスタ42のソース/ドレイン領域42aと、高耐圧トランジスタ43のソース/ドレイン領域43aとの各々にn型コンタクト領域41c、42dおよび43dがそれぞれ形成される。この後、コンタクトホール22、42e、43eおよび44e内にプラグ23を埋め込む。上記のようにして、図14に示したような選択トランジスタ41、低耐圧nチャネルトランジスタ42、高耐圧トランジスタ43および低耐圧pチャネルトランジスタ44が形成される。
本発明の一実施形態の変形例による上記以外の製造プロセスは、上記本発明の一実施形態による製造プロセスと同様である。
本発明の一実施形態の変形例では、上記のように、高耐圧トランジスタ43のn型低濃度不純物領域43bを選択トランジスタ41のn型の不純物領域14bの不純物濃度と同じ不純物濃度を有するように構成するとともに、高耐圧トランジスタ43のn型高濃度不純物領域43cを低耐圧nチャネルトランジスタ42のn型高濃度不純物領域42cの不純物濃度と同じ不純物濃度を有するように構成するとともに、低耐圧nチャネルトランジスタ42のn型低濃度不純物領域42bを選択トランジスタ41のn型の不純物領域14aの不純物濃度と同じ不純物濃度を有するように構成することによって、高耐圧トランジスタ43のn型低濃度不純物領域43bを選択トランジスタ41の不純物領域14bと同じ工程で形成することができるとともに、高耐圧トランジスタ43のn型高濃度不純物領域43cを低耐圧nチャネルトランジスタ42のn型高濃度不純物領域42cと同じ工程で形成することができる。また、低耐圧nチャネルトランジスタ42のn型低濃度不純物領域42bを選択トランジスタ41の不純物領域14aと同じ工程で形成することができる。また、ダイオードを構成するp型不純物領域15を低耐圧pチャネルトランジスタ44のp型コンタクト領域44cと同じ工程で形成することができる。これにより、メモリセルアレイに選択トランジスタ41とダイオードとを形成する場合に、周辺回路の低耐圧nチャネルトランジスタ42、高耐圧トランジスタ43および低耐圧pチャネルトランジスタ44と製造プロセスを一部共通化することができるので、選択トランジスタ41およびダイオードを設けたとしてもそれほど製造プロセスが複雑化することがない。なお、本実施形態のさらに別の変形例として、選択トランジスタ41のソース領域を低耐圧nチャネルトランジスタ42のn型ソース/ドレイン領域42aと同様に構成することも可能である。
(参考例)
図22は、参考例によるMRAM(Magnetic Random Access Memory)の構成を示した回路図である。図23および図24は、図22に示した参考例によるMRAMに用いるTMR(Tunneling Magneto Resistance)素子の構成を説明するための模式図である。図25は、図22に示した参考例によるMRAMのメモリセルアレイの構成を示した断面図である。図26は、図25に示した参考例によるMRAMのメモリセルアレイの150−150線に沿った断面図であり、図27は、図25に示した参考例によるMRAMのメモリセルアレイの200−200線に沿った断面図である。図22〜図27を参照して、参考例によるMRAMの構成について説明する。この参考例では、クロスポイント型のMRAMにおいて、選択トランジスタのドレイン領域と、メモリセルに含まれるダイオードのカソードとを共通の不純物領域で形成した例について説明する。
参考例によるMRAMでは、図22に示すように、メモリセルアレイ56に配置された各メモリセル59は、1つのダイオード60と、1つのTMR素子62とを備えている。なお、このTMR素子62は、本発明の「抵抗変化を伴う素子」の一例である。また、TMR素子62の一方電極は、ダイオード50のアノードに接続されているとともに、他方電極は、ビット線(BL)8に接続されている。参考例によるMRAMの上記以外の回路構成は、上記本発明の一実施形態によるマスクROMの回路構成と同様である。
また、TMR素子62は、図23および図24に示すように、薄い酸化膜(アルミナ)からなる非磁性層62aを磁性体からなるピン層62bおよびフリー層62cで挟んだ構成を有している。ピン層62bは、磁気の向きが変化しにくい特性を有する磁性層によって構成されている。また、フリー層62cは、磁気の向きが変化しやすい磁性層によって構成されている。また、TMR素子62は、ピン層62bの磁気の向きとフリー層62cの磁気の向きとが同じ場合と異なる場合とで、TMR素子62を介して流れる電流の大きさが変化するように構成されている。すなわち、ピン層62bの磁気の向きとフリー層62cの磁気の向きとが同じ場合には、TMR素子62の抵抗が小さくなることによりTMR素子62を介して流れる電流I0(図23参照)は大きくなる。一方、ピン層62bの磁気の向きとフリー層62cの磁気の向きとが異なる場合には、TMR素子62の抵抗が大きくなることによりTMR素子62を介して流れる電流I1(図24参照)は小さくなる。
また、参考例によるMRAMのメモリセルアレイ56では、図25および図26に示すように、p型シリコン基板13の上面に、P(リン)を含有するn型不純物領域64が所定の間隔を隔てて複数形成されている。なお、このn型不純物領域64は、本発明の「第1不純物領域」の一例である。また、n型不純物領域64内には、B(ボロン)を含有するp型不純物領域65が形成されている。なお、このp型不純物領域65は、本発明の「第2不純物領域」の一例である。また、p型不純物領域65とn型不純物領域64とによって、ダイオード60が構成されている。また、n型不純物領域64の延びる方向に沿ってn型不純物領域64の両側には、図26に示すように、選択トランジスタ61が設けられている。
ここで、参考例では、n型不純物領域64は、複数(8個)のダイオード60のカソードおよび選択トランジスタ61のドレイン領域66として共通に用いられている。また、選択トランジスタ61のn型ソース領域67が、p型シリコン基板13の上面にn型不純物領域64と所定の間隔を隔てて設けられている。また、n型ソース領域67には、1層目のプラグ23をn型ソース領域67に接続する際の接触抵抗を低減するためのn型コンタクト領域67cが形成されている。また、n型不純物領域64とソース領域67との間のチャネル領域上には、ゲート絶縁膜68を介してポリシリコンからなるゲート電極69が設けられている。
また、ビット線BLの延びる方向に隣接する2つのn型不純物領域64間には、図25に示すように、シリコン酸化膜からなる素子分離絶縁膜70が形成されている。この素子分離絶縁膜70上には、ポリシリコンからなるワード線7が設けられている。なお、上記のゲート電極69は、このワード線7と一体的に形成されている。また、p型シリコン基板13の上面上にワード線7を覆うように設けられた1層目の層間絶縁膜21上には、図25および図27に示すように、Alからなるワード線7の裏打ち配線71がワード線7に対応して設けられている。この裏打ち配線71は、所定の領域において、ワード線7とプラグ(図示せず)を介して接続されている。
また、1層目の層間絶縁膜21上に設けられた2層目の層間絶縁膜25上に、上記した構成を有するTMR素子62が設けられている。このTMR素子62のピン層62bは、1層目のプラグ23、接続層24および2層目のプラグ26を介してp型不純物領域65(ダイオード60のアノード)と接続されている。また、TMR素子62のフリー層62cの上には、Alからなるビット線8が形成されている。このビット線8は、ワード線7の裏打ち配線71の延びる方向と直交する方向に延びるように形成されている。
参考例によるMRAMの上記以外の構成は、上記本発明の一実施形態によるマスクROMの構成と同様である。
次に、図25を参照して、参考例によるMRAMの動作について説明する。
参考例によるMRAMにおいてデータを書き換える際には、ビット線8と、ワード線7の裏打ち配線71とに、互いに直交する電流を流す。これにより、そのビット線8と裏打ち配線71との交点にあるTMR素子62のみのデータを書き換えることが可能である。具体的には、裏打ち配線71と、ビット線8とに流れる各電流が磁界を発生するとともに、その2つの磁界の和(合成磁界)がTMR素子62に働く。この合成磁界によってTMR素子62のフリー層62cの磁気の向きが反転する。これにより、TMR素子62の保持するデータが、たとえば、「1」から「0」に書き換えられる。また、参考例によるMRAMからデータを読み出す際の動作としては、TMR素子62の抵抗変化によって流れる電流の変化に基づいてセンスアンプ4によりデータ「0」または「1」を判別する。これ以外の読み出し動作は、上記本発明の一実施形態によるマスクROMの動作と同様である。
参考例によるMRAMでは、上記のように、ダイオード10上にTMR素子62が設けられたMRAMにおいて、メモリセルサイズを小さくすることができるとともに、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
参考例による上記以外の効果は、上記本発明の一実施形態による効果と同様である。
図28は、参考例の変形例によるMRAMのメモリセルアレイの構成を示した断面図である。図29は、図28に示した参考例の変形例によるMRAMのメモリセルアレイの250−250線に沿った断面図である。図30は、図28に示した参考例の変形例によるMRAMのメモリセルアレイの300−300線に沿った断面図である。図28〜図30を参照して、参考例の変形例によるMRAMの構成について説明する。
参考例の変形例によるMRAMでは、上記参考例によるMRAMと異なり、TMR素子92のピン層92dに直接電流を流すことによりTMR素子92のデータを書き換えるように構成されている。具体的には、図28に示すように、TMR素子92は、2つに分割されたピン層92bおよび92dを有している。一方のピン層92bは、図28および図29に示すように、プラグ23を介してp型不純物領域65(ダイオード60のアノード)に接続されている。他方のピン層92dは、図30に示すように、ビット線8の延びる方向に対して直交する方向に延びるように形成されている。また、ピン層92dは、所定の領域においてワード線7に接続されたプラグ(図示せず)と接続されている。なお、参考例の変形例では、上記参考例と異なり、ワード線7の裏打ち配線71(図25参照)は設けられていない。参考例の変形例によるMRAMの上記以外の構成は、上記参考例によるMRAMの構成と同様である。
次に、参考例の変形例によるMRAMの動作について説明する。参考例の変形例によるMRAMでは、データを書き換える際には、ビット線8と、TMR素子92の一方のピン層92dとに、互いに直交する電流を流す。これにより、ビット線8とピン層92dとに流れる各電流によって磁界が発生するとともに、その2つの磁界の合成磁界によって、フリー層92cの磁気の向きが反転する。これにより、TMR素子92の保持するデータが、たとえば、「1」から「0」に書き換えられる。参考例の変形例によるMRAMの上記以外の動作は、上記参考例によるMRAMの動作と同様である。
参考例の変形例では、上記のように、データを書き換える際にTMR素子92のピン層92dに電流を流すように構成することによって、フリー層92cに近いピン層92dにおいて磁界を発生させることができる。これにより、ピン層92dに流す電流が小さい場合にも、フリー層92cの磁気の向きを十分に反転させることができるので、TMR素子92のデータを小さい電流で効率良く書き換えることができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、クロスポイント型のマスクROMやMRAMに本発明を適用した例について説明したが、本発明はこれに限らず、マスクROMやMRAM以外のクロスポイント型のメモリやクロスポイント型以外のメモリに広く適用可能である。具体的には、上記参考例では、抵抗変化を伴う素子としてTMR素子を用いたMRAMを例にとって説明したが、本発明はこれに限らず、抵抗変化を伴う素子としてTMR素子以外の素子を用いたメモリに本発明を適用してもよい。たとえば、熱によりアモルファス状態と結晶状態とに切り替わるのに伴って抵抗値が変化する素子を用いたOUM(Ovonic Unified Memory)や、電圧パルスを印加することにより抵抗値が大幅に変化するCMR(Colossal Magneto Resistive)素子を用いたRRAM(Resistance Random Access Memory)などに本発明を適用してもよい。
また、上記本発明の一実施形態では、ダイオードのカソードを構成するn型不純物領域14を低濃度の不純物領域14aと不純物領域14aよりも少し高い不純物濃度を有する不純物領域14bとによって構成したが、本発明はこれに限らず、n型不純物領域14の不純物領域14aと不純物領域14bとが実質的に同じ不純物濃度を有するように構成してもよい。また、不純物領域14aのみによりn型不純物領域14を構成するようにしてもよい。その場合、p型不純物領域15が不純物領域14a内に形成されるようにイオン注入条件を設定するのが好ましい。また、上記実施形態および変形例のp型の領域とn型の領域との導電型を入れ替えてメモリを構成することも可能である。