JPH06334139A - 読出し専用メモリとその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 読出し専用メモリの集積度を高くし且つ記憶
内容の決定からメモリの完成までの期間の短縮を図るこ
とができるようにする。 【構成】 第１層目のアルミニウム配線膜５上の第１の
層間絶縁膜６にスルーホール７を形成し、各スルーホー
ル７にダイオードを形成し、第１の層間絶縁膜６上に第
２の層間絶縁膜９を形成し、該第２の層間絶縁膜９に記
憶内容に基づいて形成したスルーホール１０を介して上
記ダイオードと接続される第２層目のアルミニウム配線
膜１１を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、読出し専用メモリ、特
に高集積化が可能で且つ記憶内容の決定からメモリの完
成までの期間の短縮を図ることのできる読出し専用メモ
リと、その製造方法に関する。

【０００２】

【従来の技術】読出し専用メモリとして特開平１−１８
５８９９号に記載されたものがある。この読出し専用メ
モリは、Ｐ型多結晶シリコンと、該Ｐ型多結晶シリコン
と交差するように配置されたＮ型多結晶シリコンとを有
し、前記Ｐ型多結晶シリコンと前記Ｎ型多結晶シリコン
をダイオード結合させるためのコンタクトの有無により
データを記憶するようにしたものである。

【０００３】

【発明が解決しようとする課題】このような読出し専用
メモリによれば、各スルーホールにメモリセルを成すダ
イオードを形成することができるので、高集積化を図る
ことができるが、記憶内容の決定からメモリの完成まで
の期間の短縮を図ることに限界がある。

【０００４】というのは、この技術によれば、記憶内容
の決定後にメモリセルを成すダイオードを形成し、その
後にアルミニウム配線膜その他の金属配線膜を形成する
必要があるからである。特に、ダイオードの形成に必要
な工程数は多く、更にマイクロコンピュータ等に用いら
れるマスクＲＯＭ等においては高集積化の要求が強いの
で、将来においてはダイオード形成後に形成されるアル
ミニウム配線膜が二層あるいは三層必要となってくる。
従って、記憶内容の決定後にダイオードを形成し、多層
のアルミニウム配線膜を形成することは、記憶内容の決
定からメモリの完成までの期間の短縮を図ることを阻む
原因となり、その期間を少しでも多く短縮する必要に迫
られていたのである。

【０００５】本発明はこのような問題点を解決すべく為
されたものであり、読出し専用メモリの記憶内容の決定
からメモリの完成までの期間の短縮を図ることができる
ようにすることを目的とする。

【０００６】

【課題を解決するための手段】請求項１の読出し専用メ
モリは、金属配線膜上の第１の層間絶縁膜に該配線膜を
露出させるスルーホールを形成し、各スルーホール毎に
ダイオードを形成し、第１の層間絶縁膜上に第２の層間
絶縁膜を形成し、記憶内容に基いて該層間絶縁膜にスル
ーホールを形成し、該スルーホールを介して上記ダイオ
ードと接続される金属配線膜を形成してなることを特徴
とする。請求項２の読出し専用メモリは、請求項１の読
出し専用メモリにおいて、ダイオードがスルーホールを
埋める半導体層により形成されたことを特徴とする。

【０００７】請求項３の読出し専用メモリは、請求項１
の読出し専用メモリにおいて、ダイオードがスルーホー
ルを埋める半導体と金属配線膜とによるショットキーダ
イオードからなることを特徴とする。請求項４の読出し
専用メモリの製造方法は、請求項１、２又は３記載の読
出し専用メモリの製造方法において、基板上の配線膜の
表面に層間絶縁膜を形成する工程と、該層間絶縁膜に金
属配線膜の表面を露出させるスルーホールを形成する工
程と、該各スルーホールを埋めダイオードを成す半導体
層を形成する工程と、上記層間絶縁膜上に第２の層間絶
縁膜を形成する工程と、記憶内容に対応したダイオード
を露出させるスルーホールとを上記第２の層間絶縁膜に
形成する工程と、金属配線膜を形成する工程とを少なく
とも有することを特徴とする。

【０００８】

【作用】本発明によれば、基板上の配線膜を覆う層間絶
縁膜のスルーホールにダイオードを形成し、その層間絶
縁膜上に第２の層間絶縁膜を形成し該第２の層間絶縁膜
にダイオードと上層の金属配線膜との間を接続するスル
ーホールを形成することによりビット線とワード線の交
点となるすべての部分にダイオードを形成し、更に第２
の層間絶縁膜を形成した状態で記憶内容の決定を待ち、
記憶内容の決定後、第２の層間絶縁膜の記憶内容に応じ
た交点のみエッチングすることによりスルーホールを形
成し、その後上層の金属配線膜を形成することにより読
出し専用メモリの製造ができる。従って、記憶内容決定
前にダイオードを形成しておくことができるので、記憶
内容の決定からメモリの完成までの期間の短縮を図るこ
とができる。

【０００９】

【実施例】以下、本発明読出し専用メモリとその製造方
法を図示実施例に従って詳細に説明する。図１（Ａ）乃
至（Ｃ）は本発明読出し専用メモリの一つの実施例を示
すもので、（Ａ）は回路図、（Ｂ）は概略構成平面図、
（Ｃ）はメモリアレイの一部とロジック回路の一部を示
す断面図である。本読出し専用メモリは図１（Ａ）に示
すようにビット線とワード線との間の交点にダイオード
を接続したりしなかったりすることにより記憶するよう
にしたものであるが、より具体的には各交点にすべてダ
イオードを設け、ダイオードより上層の層間絶縁膜の交
点にあたる部分に図１（Ｂ）に示すようにスルーホール
を設けたり設けなかったりすることにより記憶をするよ
うにしている。

【００１０】次に、図１（Ｃ）に従って読出し専用メモ
リの具体的な構造を説明する。図面において、１は半導
体基板、２はそのメモリセルアレイ部分、３はロジック
回路部分、４は半導体基板１表面を覆う絶縁膜、５は第
１層目のアルミニウム配線膜（１Ａｌ）で、メモリセル
アレイ部分上にあるものはビット線を成す。尚、暫くは
メモリセルアレイ部分の構造のみを説明する。

【００１１】６は第１層目のアルミニウム配線膜５上に
形成された第１の層間絶縁膜で、第１層目のアルミニウ
ム配線膜５と後で説明ところのワード線を成す第２層目
のアルミニウム配線膜（１１）との交点にあたる箇所に
はすべてアルミニウム配線膜５の表面を露出させるスル
ーホール７、７、…が形成されている。８、８、…は各
スルーホール７、７、…内に設けられた例えばアモルフ
ァスシリコンからなる半導体層、８ｐは該半導体層８の
上半部に形成されたｐ型半導体領域、８ｎは該半導体層
８の下半部に形成されたｎ型半導体領域で、この半導体
領域８ｐと８ｎにより接合型ダイオードが形成されてい
る。

【００１２】９は上記層間絶縁膜６及び半導体層８を覆
う第２の層間絶縁膜で、該層間絶縁膜９の記憶内容に対
応した交点位置にスルーホール１０が形成されている。
従って、第１層目と第２層目のアルミニウム配線膜の交
点位置にあってもスルーホールが形成されないところも
ある。１１は第２層目の金属配線膜でワード線を成し、
スルーホール１０を通して上記接合ダイオードのアノー
ドに接続されている。

【００１３】尚、ロジック回路部３においてはかかる接
合ダイオードがなく、従って第１層目のアルミニウム配
線膜５がビット線を成すわけではなく、また、第２層目
のアルミニウム配線膜１１がワード線をなすわけではな
い。そして、第１層目のアルミニウム配線膜５と第２層
目のアルミニウム配線膜１１との電気的接続は、接合ダ
イオードを介することなくスルーホール１０、７内にて
直接両アルミニウム配線膜５、１１をコンタクトさせる
ことにより行われる。尚、ロジック回路は半導体基板１
に形成される図示しないトランジスタ等によっても構成
されることはいうまでもない。

【００１４】次に図１に示した読出し専用メモリの製造
方法について説明する。図２（Ａ）乃至（Ｅ）及び図３
（Ａ）、（Ｂ）はその製造方法を工程順に示す断面図で
あり、図２（Ａ）乃至（Ｅ）は読出し専用メモリの製造
方法の記憶内容決定待ちまでの工程を工程順に示し、図
３（Ａ）、（Ｂ）は記憶内容決定後の工程を工程順に示
す。 （Ａ）半導体基板１の絶縁膜４上に第１層目のアルミニ
ウム配線膜５をアルミニウムのスパッタリング、選択的
エッチングにより形成し、次に、層間絶縁膜６を例えば
ＣＶＤにより形成し、その後、該層間絶縁膜６に対して
選択的エッチング処理を施すことによりダイオードを形
成すべきスルーホール７を形成する。このスルーホール
７はビット線とワード線の交点となるすべてのところに
形成するのであって、交点のうち特定のものを選択して
そこに形成するというものではない。図２（Ａ）はスル
ーホール７形成後の状態を示す。

【００１５】（Ｂ）次に、例えばプラズマＣＶＤによ
り、図２（Ｂ）に示すように、アモルファスシリコン層
８を形成する。このようにアモルファスのシリコン層８
を形成するのは、プラズマＣＶＤによりアルミニウム配
線膜５に悪い影響を与えない低い温度で形成することが
できるからである。勿論、配線膜として耐熱性の強いも
のを用いれば、ポリシリコン層を形成することもでき
る。 （Ｃ）次に、図２（Ｃ）に示すように、シリコン層８の
スルーホール７以外に存在する部分を除去する。この除
去は例えばフォトレジスト膜をマスクとする選択的エッ
チングにより行う。

【００１６】（Ｄ）次に、不純物のイオン打込みによ
り、図２（Ｄ）に示すように、アモルファスシリコン層
８の上半分をｐ型領域８ｐに、下半部をｎ型領域８ｎに
する。即ち、エネルギーと導電型を変えた不純物のイオ
ン打込みによりシリコン層８の上半部にはｐ型不純物を
打込み、下半部にはｎ型不純物を打込む。これにより各
スルーホール７、７、…に接合ダイオードが形成され
る。 （Ｅ）次に、図２（Ｅ）に示すように層間絶縁膜６及び
接合ダイオード上に第２の層間絶縁膜９を形成する。そ
して、この状態で記憶内容の決定を待つのである。

【００１７】次に、記憶内容の決定後の工程について図
３（Ａ）、（Ｂ）に従って説明する。 （Ａ）第２の層間絶縁膜９に対して選択的エッチングを
施すことにより図３（Ａ）に示すように、記憶内容に応
じた交点の位置にスルーホール１０を形成して、その交
点に位置するダイオードのｐ型領域８ｐを露出させる。
同時に、ロジック回路部分の必要箇所、即ち第１層アル
ミニウム配線膜５と第２層アルミニウム配線膜１１とを
導通させるべき箇所にもスルーホール１０、７を形成す
る。

【００１８】従って、すべてダイオードがｐ型領域８ｐ
を露出せしめられるわけではなく、記憶内容に応じてワ
ード線とビット線との間に導通が必要となった交点のダ
イオードのみがｐ型領域８ｐを露出せしめられることに
なる。 （Ｂ）その後、図３（Ｂ）に示すようにビット線を成す
第２層目のアルミニウム配線膜１１をアルミニウムのス
パッタリング、選択的エッチングにより形成する。

【００１９】このように、本読出し専用メモリによれ
ば、ビット線を成すアルミニウム配線膜５とワード線を
成すアルミニウム配線膜１１の交点となる全箇所にダイ
オードを形成し、そのダイオードの形成後に第２の層間
絶縁膜９を形成し、この層間絶縁膜９にスルーホール１
０を形成してビット線１１とダイオードとを接続した
り、スルーホール１０を形成せずビット１１とダイオー
ドとの間とを非接続とすることにより記憶をするので、
記憶内容決定前までにダイオードを形成し、更に第２の
層間絶縁膜８を形成しておくことができる。

【００２０】そして、記憶内容決定後に層間絶縁膜９に
その記憶内容に従ってスルーホール１０を形成し、その
後第２層目のアルミニウム配線膜１１を形成すれば読出
し専用メモリが出来上る。従って、記憶内容決定後読出
し専用メモリを完成させるに要する期間（ＴＡＴ）を特
開平１−１８５８９９号により紹介された技術に比較し
て著しく短縮することができる。

【００２１】図４（Ａ）、（Ｂ）は本発明読出し専用メ
モリの各別の変形例を示す断面図で、（Ａ）は第１の層
間絶縁膜６のスルーホール７よりも第２の層間絶縁膜９
のスルーホール１０の方を小径にした変形例を示し、
（Ｂ）は半導体層８を、その上部がスルーホール７の上
側及び外側に食み出すように形成した変形例を示す。

【００２２】図５は本発明読出し専用メモリの別の実施
例を示す断面図である。本実施例はダイオードとして接
合ダイオードではなくショットキーダイオードを形成し
たものである。即ち、ビット線を成すアルミニウム配線
膜５とスルーホール７内を埋めるアモルファスあるいは
多結晶のｎ型のシリコン層８ｎとの間に形成されるショ
ットキーバリアを利用したショットキーダイオードをワ
ード線とビット線との間を接続するダイオードとして用
いている。８ｏはシリコン層８ｎの上部に形成されたオ
ーミックコンタクト層で、例えばｎ型不純物濃度を高く
することにより形成される。勿論、ショットキーバリア
が半導体層８と配線膜１１との間に形成され、オーミッ
クコンタクトが半導体８と配線膜５との間に形成される
ようにしても良い。このように、本発明は種々の態様で
実施することができる。

【００２３】

【発明の効果】以上に述べたように、本発明によれば、
ワード線とビット線との交点となるすべての部分にダイ
オードを形成し、更にそれより上層の層間絶縁膜を形成
した状態で記憶内容の決定を待ち、記憶内容の決定後、
該層間絶縁膜の記憶内容に応じた交点のみエッチングす
ることによりスルーホールを形成し、その後金属配線膜
を形成することにより読出し専用メモリの製造ができ
る。従って、記憶内容決定前にダイオードを形成してお
くことができ、記憶内容の決定からメモリの完成までの
期間の短縮を図ることができる。

【図面の簡単な説明】

【図１】（Ａ）乃至（Ｃ）は本発明読出し専用メモリと
その製造方法の一つの実施例を示すもので、（Ａ）は回
路図、（Ｂ）は概略構成平面図、（Ｃ）は断面図であ
る。

【図２】（Ａ）乃至（Ｅ）は図１に示す読出し専用メモ
リの製造方法の記憶内容決定待ちまでの工程を順に示す
断面図である。

【図３】（Ａ）、（Ｂ）は図１に示す読出し専用メモリ
の製造方法の記憶内容決定後の工程を順に示す断面図で
ある。

【図４】（Ａ）、（Ｂ）は読出し専用メモリの各別の変
形例を示す断面図である。

【図５】本発明読出し専用メモリの別の実施例を示す断
面図である。

【符号の説明】

１ 基板 ５ 配線膜 ６ 第１の層間絶縁膜 ７ ダイオードが形成されたスルーホール ８ 半導体層 ９ 第２の層間絶縁膜 １０ 記憶内容に応じて形成されたスルーホール １１ 金属配線膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板上に配線膜が多数並設され、 上記配線膜上に第１の層間絶縁膜が形成され、 上記第１の層間絶縁膜に上記配線膜表面を露出させるス
   ルーホールが各配線膜毎に多数所定間隔をおいて形成さ
   れ、 上記各スルーホール毎にダイオードが形成され、 上記第１の層間絶縁膜上に第２の層間絶縁膜が形成さ
   れ、 上記第２の層間絶縁膜に記憶すべき内容に応じて選択さ
   れたダイオードを露出させるスルーホールが形成され、 上記第２の層間絶縁膜上に、上から視て上記配線膜と交
   差し上記ダイオードを介して該配線膜と接続される金属
   配線膜が多数形成されてなることを特徴とする読出し専
   用メモリ
2. 【請求項２】 各ダイオードが、第１の層間絶縁膜のス
   ルーホール内の半導体層にｐｎ接合を形成することによ
   り構成されていることを特徴とする請求項１記載の読出
   し専用メモリ
3. 【請求項３】 各ダイオードが、第１の層間絶縁膜のス
   ルーホール内の半導体層と、該第１層間絶縁膜の下側の
   又は第２の層間絶縁膜の上側の配線膜との間に形成され
   たショットキーバリアダイオードからなることを特徴と
   する請求項１記載の読出し専用メモリ
4. 【請求項４】 基板上に配線膜を形成する工程と、 上記配線膜の表面に第１の層間絶縁膜を形成する工程
   と、 上記第１の層間絶縁膜に上記配線膜の表面を露出させる
   スルーホールを形成する工程と、 ＣＶＤにより上記各スルーホールを埋めダイオードを成
   す半導体層を形成する工程と、 上記第１の層間絶縁膜上に第２の層間絶縁膜を形成する
   工程と、 上記第２の層間絶縁膜に記憶内容に対応したダイオード
   を露出させるスルーホールを形成する工程と、 上記第２の層間絶縁膜上に上記配線膜と上から視て交差
   し上記ダイオードを介して接続される金属配線膜を形成
   する工程と、 を少なくとも有することを特徴とする請求項１、２又は
   ３記載の読出し専用メモリを製造する読出し専用メモリ
   の製造方法