JPH10189914A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10189914A
JPH10189914A JP9316240A JP31624097A JPH10189914A JP H10189914 A JPH10189914 A JP H10189914A JP 9316240 A JP9316240 A JP 9316240A JP 31624097 A JP31624097 A JP 31624097A JP H10189914 A JPH10189914 A JP H10189914A
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film
type
semiconductor device
polycrystalline silicon
insulating film
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JP9316240A
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Shoichi Iwasa
昇一 岩佐
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Nippon Steel Corp
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Abstract

(57)【要約】 【課題】 ポリサイド層を形成した後に、当該ポリサイ
ド層や拡散防止膜に悪影響を及ぼすことなく諸工程にお
ける高温熱処理を可能とする。 【解決手段】 多結晶シリコン膜３２とシリサイド膜３
３からなるポリサイド配線層１３をＤＲＡＭのビット線
として用い、この多結晶シリコン膜３２によりｎ型不純
物拡散層５をもつメモリセル領域とｐ型不純物拡散層６
をもつ周辺回路領域とを電気的に接続する際に、多結晶
シリコン膜３２の下地膜として、ＴｉＳｉＮやＷＳｉＮ
からなる拡散防止膜３１を形成する。この拡散防止膜３
１により、ｎ型及びｐ型不純物拡散層５，６の相互拡散
が防止されると共に、拡散防止膜３１形成後の工程で９
００℃以上の耐熱性が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、互いに反対の導電型の不純物
拡散層と接続される配線層として、多結晶シリコン膜及
びシリサイド膜を有するポリサイド配線層が設けられて
なる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近時においては、ＶＬＳＩメモリ等の半
導体素子に対して更なる高集積化及び高速動作化が要求
されており、多結晶シリコン膜と、シリコン（Ｓｉ）と
タングステン（Ｗ）等の高融点金属との化合物であるシ
リサイド膜との２層構造をもつポリサイド配線層を形成
する技術が案出されている。
【０００３】
【発明が解決しようとする課題】例えば、ＷＳｉ等の高
融点金属のシリサイド膜をもつポリサイド配線層を用い
て、ＣＭＯＳインバータ等の互いに反対の導電型の不純
物拡散層を有する半導体素子のＮ型拡散層とＰ型拡散層
とを電気的に接続する手法が、特開平４−２７７６２２
号公報に開示されている。この手法は、このポリサイド
配線層の多結晶シリコン膜にｐ型及びｎ型の不純物をフ
ォトマスクを用いて順次イオン注入し、この多結晶シリ
コン膜に熱処理を施して不純物を活性化させて、ｐ型及
びｎ型の不純物拡散層とｐ型及びｎ型とされた部分で接
続されてなるポリサイド配線層を形成するものである。
この手法は、ステップカバレッジの緩和や製造工程の削
減を実現することを可能とする点で優れている。ところ
がこの場合、以下に示すような問題が生じる。
【０００４】即ち、ｐ型の不純物拡散層とｎ型の不純物
拡散層とを接続するポリサイド配線層を形成した後、諸
工程における８００℃以上の熱処理を行うと、導電型の
異なる２つの多結晶シリコン膜に含まれる拡散係数の高
いｐ型不純物又はｎ型不純物がシリサイド膜中を移動
し、不純物がそれと逆導電型の多結晶シリコン膜に達し
てｐｎ接合が形成される。これにより、ポリサイド配線
層の高抵抗化や多結晶シリコン膜−シリサイド膜間のオ
ーミック接触不良が引き起こされる。
【０００５】上述の問題に対処するために、例えば特開
平３−１６９０２２号公報や特開平３−１０１２５３号
公報に開示されているように、多結晶シリコン膜を、ｐ
型の不純物拡散層と接続されるｐ型多結晶シリコン膜を
有するｐ型ポリサイド配線層と、ｎ型の不純物拡散層と
接続されるｎ型多結晶シリコン膜を有するｎ型ポリサイ
ド配線層とを並列させる構造とし、ｐ型ポリサイド配線
層とｎ型ポリサイド配線層とを直接接続せずに両ポリサ
イド配線層をＴｉＮからなる低抵抗の拡散防止膜を介し
て電気的に接続する方法が提案されている。この方法に
よれば、金属的な性質をもつ拡散防止膜によって両ポリ
サイド配線層間が導通すると共に、この拡散防止膜によ
り上述の両ポリサイド配線層の各多結晶シリコン膜間の
不純物拡散が防止されることになる。
【０００６】しかしながら、ＴｉＮの拡散防止膜は、９
００℃以上の高温熱処理を受けると、その結晶性に変化
が生じてバリヤ性を失い、不純物の拡散防止機能が損な
われるという問題がある。そのため、この拡散防止膜を
形成した後の熱処理条件には制限が設けられる。従っ
て、この方法を例えばＤＲＡＭの製造に適用し、ポリサ
イド配線層をＤＲＡＭのビット線として用いたＣＯＢ
（Capacitor Over Bitline）構造のメモリセルを有する
ＤＲＡＭを製造する場合、上層の層間絶縁膜や誘電体膜
等の形成時には９００℃以上の高温熱処理が必要である
ため、下層配線層にＴｉＮの拡散防止膜を用いることは
できない。そのため、例えばｎ型の不純物拡散層側のみ
にポリサイド配線層（ｎ型ポリサイド配線層）を形成し
たり、敢えてｐ型及びｎ型ポリサイド配線層の両者を形
成する場合には、上述の特開平３−１６９０２２号公報
に示されるように、各ポリサイド配線層と、各ポリサイ
ド配線層に接続されるタングステンプラグとの間に拡散
防止膜を形成する。この場合、ＴｉＮと多結晶シリコン
膜との界面における反応で、ＴｉＳｉＮは形成されず
に、ＴｉＮの結晶性に変化が生じてバリヤ性が失われる
ことになる。
【０００７】ところが、特開平３−１６９０２２号公報
に示されるように拡散防止膜を形成する場合、この拡散
防止膜はメモリキャパシタ等を形成した後に成膜するた
め、メモリキャパシタやこれを覆う層間絶縁膜を形成す
る際の高温熱処理は問題ないが、この拡散防止膜の形成
後にも更に上層の層間絶縁膜を形成する必要があり、や
はり高温熱処理の問題を避けることはできない。
【０００８】そこで、本発明の目的は、ポリサイド層を
形成した後に、当該ポリサイド層や拡散防止膜に悪影響
を及ぼすことなく諸工程における高温熱処理が可能であ
り、信頼性の高い半導体装置及びその製造方法を提供す
ることである。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板にｐ型ウェル及びｎ型ウェルが形成され、前
記ｐ型ウェルにはｎ型不純物拡散層を有するｎチャネル
トランジスタが、前記ｎ型ウェルにはｐ型不純物拡散層
を有するｐチャネルトランジスタがそれぞれ形成されて
なる半導体装置であって、前記半導体基板上に堆積形成
され、前記ｎ型及びｐ型不純物拡散層の各表面部位を露
出させる各開孔が形成された層間絶縁膜と、前記各開孔
内を含む前記層間絶縁膜の表面を覆うように形成されて
おり、ｎ型及びｐ型不純物の相互拡散を防止する、シリ
コンを含有する高融点且つ導電性の拡散防止膜と、前記
拡散防止膜を介して前記各開孔内を充填して前記拡散防
止膜上に堆積形成された多結晶シリコン膜と、前記多結
晶シリコン膜上に堆積形成されたシリサイド膜とから構
成されており、前記ｎ型不純物拡散層と前記ｐ型不純物
拡散層とを電気的に接続するポリサイド配線層とを含
む。
【００１０】本発明の半導体装置の一態様例において
は、前記半導体基板の前記ｐ型或いはｎ型ウェルに、一
対の前記ｎ型或いはｐ型不純物拡散層とこれらｎ型或い
はｐ型不純物拡散層が両側に存するように前記半導体基
板上にゲート絶縁膜を介してパターン形成されて前記層
間絶縁膜内に埋設されるゲート電極とから構成されるア
クセストランジスタと、前記ポリサイド配線層上に絶縁
膜を介し、下部電極及び上部電極が誘電体層を挟んでパ
ターン形成されてなるメモリキャパシタとを含む。
【００１１】本発明の半導体装置の一態様例において
は、前記ｐ型及びｎ型ウェルの各素子活性領域におい
て、前記各ゲート電極と絶縁膜を介して隣接する多結晶
シリコン電極がパターン形成され、前記ｐ型ウェル上の
多結晶シリコン電極にはｎ型不純物が、前記ｎ型ウェル
上の多結晶シリコン電極にはｐ型不純物がそれぞれ導入
されて前記ｎ型及びｐ型不純物拡散層が形成されてお
り、前記拡散防止膜が前記開孔内で前記各多結晶シリコ
ン電極の表面部位と電気的に接続されている。
【００１２】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【００１３】本発明の半導体装置の一態様例において
は、前記ゲート電極及び前記メモリキャパシタの前記上
部電極と逆導電型の一対の不純物拡散層を有しており、
一方の前記不純物拡散層が前記上部電極と電気的に接続
されて前記上部電極を所定電位に固定する出力トランジ
スタを更に含み、一方の前記不純物拡散層と前記上部電
極とを接続する配線層の上面又は下面に、シリコンを含
有する高融点且つ導電性の他の拡散防止膜が形成されて
いる。
【００１４】本発明の半導体装置の一態様例において
は、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを
材料として形成されている。
【００１５】本発明の半導体装置の一態様例において
は、前記配線層が多結晶シリコン膜及びシリサイド膜の
２層構造とされたポリサイド配線層である。
【００１６】本発明の半導体装置の一態様例において
は、少なくとも前記ポリサイド配線層を覆う耐熱絶縁膜
を含む。
【００１７】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００１８】本発明の半導体装置は、半導体基板にｐ型
ウェル及びｎ型ウェルが形成され、前記ｐ型ウェルには
ｎ型不純物拡散層を有するｎチャネルトランジスタが、
前記ｎ型ウェルにはｐ型不純物拡散層を有するｐチャネ
ルトランジスタがそれぞれ形成されてなる半導体装置で
あって、前記半導体基板上に堆積形成され、前記ｎ型及
びｐ型不純物拡散層の各表面部位を露出させる各第１の
開孔が形成された第１の層間絶縁膜と、前記ｎ型不純物
拡散層の表面部位を露出させる前記第１の開孔内を充填
して前記第１の層間絶縁膜上にパターン形成されたｎ型
の導電型を有する第１の多結晶シリコン膜と、この第１
の多結晶シリコン膜上に当該第１の多結晶シリコン膜と
共にパターン形成された第１のシリサイド膜とから構成
される第１のポリサイド配線層と、前記ｐ型不純物拡散
層の表面部位を露出させる前記第１の開孔内を充填して
前記第１の層間絶縁膜上にパターン形成されたｎ型の導
電型を有する第２の多結晶シリコン膜と、この第２の多
結晶シリコン膜上に当該第２の多結晶シリコン膜と共に
パターン形成された第２のシリサイド膜とから構成さ
れ、前記第１の層間絶縁膜上で前記第１のポリサイド配
線層と電気的に分離されてなる第２のポリサイド配線層
と、前記第１及び第２のポリサイド配線層上に堆積形成
され、前記第１及び第２のシリサイド膜の各表面部位を
露出させる各第２の開孔が形成された第２の層間絶縁膜
と、少なくとも前記各第２の開孔の内壁面を被覆し、ｎ
型及びｐ型不純物の相互拡散を防止する、シリコンを含
有する高融点且つ導電性の拡散防止膜と、前記拡散防止
膜を介して前記各第２の開孔を充填して前記第２の層間
絶縁膜上に堆積形成され、前記拡散防止膜と前記第１及
び第２のポリサイド配線層とを介して前記ｎ型及びｐ型
不純物拡散層と電気的に接続された上部配線層とを含
む。
【００１９】本発明の半導体装置の一態様例において
は、前記半導体基板の前記ｐ型或いはｎ型ウェルに、一
対の前記ｎ型或いはｐ型不純物拡散層とこれらｎ型或い
はｐ型不純物拡散層が両側に存するように前記半導体基
板上にゲート絶縁膜を介してパターン形成されて前記第
１の層間絶縁膜内に埋設されるゲート電極とから構成さ
れるアクセストランジスタと、前記第１或いは第２のポ
リサイド配線層上に絶縁膜を介し、下部電極及び上部電
極が誘電体層を挟んでパターン形成されてなるメモリキ
ャパシタとを含む。
【００２０】本発明の半導体装置の一態様例において
は、前記ｐ型及びｎ型ウェルの各素子活性領域上に多結
晶シリコン電極がパターン形成され、前記ｐ型ウェル上
の多結晶シリコン電極にはｎ型不純物が、前記ｎ型ウェ
ル上の多結晶シリコン電極にはｐ型不純物がそれぞれ導
入されて前記ｎ型及びｐ型不純物拡散層が形成されてお
り、前記第２の開孔内の前記拡散防止膜が前記各多結晶
シリコン電極と前記第１或いは第２のポリサイド配線層
を介して電気的に接続されている。
【００２１】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【００２２】本発明の半導体装置の一態様例において
は、前記ゲート電極及び前記メモリキャパシタの前記上
部電極と逆導電型の一対の不純物拡散層を有しており、
一方の前記不純物拡散層が前記上部電極と電気的に接続
されて前記上部電極を所定電位に固定する出力トランジ
スタを更に含み、一方の前記不純物拡散層と前記上部電
極とを接続する配線層の上面又は下面に、シリコンを含
有する高融点且つ導電性の他の拡散防止膜が形成されて
いる。
【００２３】本発明の半導体装置の一態様例において
は、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを
材料として形成されている。
【００２４】本発明の半導体装置の一態様例において
は、前記配線層が多結晶シリコン膜及びシリサイド膜の
２層構造とされたポリサイド配線層である。
【００２５】本発明の半導体装置の一態様例において
は、少なくとも前記第１及び第２のポリサイド配線層を
覆う耐熱絶縁膜を含む。
【００２６】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００２７】本発明の半導体装置は、第１の導電型とさ
れた第１の領域と、前記第１の導電型と逆導電型である
第２の導電型とされた第２の領域とを備えるとともに、
前記第１の領域の素子活性領域に前記第２の導電型の不
純物が、前記第２の領域の素子活性領域に前記第１の導
電型の不純物がそれぞれ導入されて形成された第１及び
第２の不純物拡散層を備えた半導体基板を有する半導体
装置であって、導電膜及び高融点金属のシリサイド膜を
有する配線層と、前記第１及び第２の導電型の各不純物
の相互拡散を防止する、シリコンを含有する高融点且つ
導電性の拡散防止膜とを含み、前記拡散防止膜を介して
前記配線層が前記第１及び第２の不純物拡散層と電気的
に接続されている。
【００２８】本発明の半導体装置の一態様例において
は、前記導電膜が多結晶シリコン膜であり、前記配線層
がポリサイド配線層とされている。
【００２９】本発明の半導体装置の一態様例において
は、前記半導体基板の前記第１の領域に、一対の前記第
１の不純物拡散層とこれら第１の不純物拡散層が両側に
存するように前記半導体基板上にゲート絶縁膜を介して
パターン形成されて層間絶縁膜内に埋設されるゲート電
極とから構成されるアクセストランジスタと、前記配線
層上に絶縁膜を介し、下部電極及び上部電極が誘電体層
を挟んでパターン形成されてなるメモリキャパシタとを
含む。
【００３０】本発明の半導体装置の一態様例において
は、前記第１及び第２の領域の各素子活性領域上に多結
晶シリコン電極がパターン形成され、これら多結晶シリ
コン電極に前記第１及び第２の導電型の不純物が導入さ
れて前記第１及び第２の不純物拡散層が形成されてお
り、前記拡散防止膜が前記多結晶シリコン電極の表面部
位と電気的に接続されている。
【００３１】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【００３２】本発明の半導体装置の一態様例において
は、前記ゲート電極及び前記メモリキャパシタの前記上
部電極と逆導電型の一対の第３の不純物拡散層を有して
おり、一方の第３の前記不純物拡散層が前記上部電極と
電気的に接続されて前記上部電極を所定電位に固定する
出力トランジスタを更に含み、一方の前記第３の不純物
拡散層と前記上部電極とを接続する配線層の上面又は下
面に、シリコンを含有する高融点且つ導電性の他の拡散
防止膜が形成されている。
【００３３】本発明の半導体装置の一態様例において
は、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを
材料として形成されている。
【００３４】本発明の半導体装置の一態様例において
は、前記配線層が多結晶シリコン膜及びシリサイド膜の
２層構造とされたポリサイド配線層である。
【００３５】本発明の半導体装置の一態様例において
は、少なくとも前記配線層を覆う耐熱絶縁膜を含む。
【００３６】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００３７】本発明の半導体装置は、第１の導電型とさ
れた第１の領域と、前記第１の導電型と逆導電型である
第２の導電型とされた第２の領域とを備えるとともに、
前記第１の領域の素子活性領域に前記第２の導電型の不
純物が、前記第２の領域の素子活性領域に前記第１の導
電型の不純物がそれぞれ導入されて形成された第１及び
第２の不純物拡散層を備えた半導体基板を有する半導体
装置であって、前記半導体基板上に堆積形成され、前記
第１及び第２の不純物拡散層の各表面部位を露出させる
各第１の開孔が形成された第１の層間絶縁膜と、前記第
１の不純物拡散層の表面部位を露出させる前記第１の開
孔内を充填して前記第１の層間絶縁膜上にパターン形成
された第２の導電型を有する第１の導電膜と、この第１
の導電膜上に当該第１の導電膜と共にパターン形成され
た第１のシリサイド膜とから構成される第１の配線層
と、前記第２の不純物拡散層の表面部位を露出させる前
記第１の開孔内を充填して前記第１の層間絶縁膜上にパ
ターン形成された第１の導電型を有する第２の導電膜
と、この第２の導電膜上に当該第２の導電膜と共にパタ
ーン形成された第２のシリサイド膜とから構成され、前
記第１の層間絶縁膜上で前記第１の配線層と電気的に分
離されてなる第２の配線層と、前記第１及び第２の配線
層上に堆積形成され、前記第１及び第２のシリサイド膜
の各表面部位を露出させる各第２の開孔が形成された第
２の層間絶縁膜と、少なくとも前記各第２の開孔の内壁
面を被覆し、前記第１及び第２の導電型の不純物の相互
拡散を防止する、シリコンを含有する高融点且つ導電性
の拡散防止膜と、前記拡散防止膜を介して前記各第２の
開孔を充填して前記第２の層間絶縁膜上に堆積形成さ
れ、前記拡散防止膜と前記第１及び第２の配線層とを介
して前記第１及び第２の不純物拡散層と電気的に接続さ
れた上部配線層とを含む。
【００３８】本発明の半導体装置の一態様例において
は、前記第１及び第２の導電膜が多結晶シリコン膜であ
り、前記第１及び第２の配線層がポリサイド配線層とさ
れている。
【００３９】本発明の半導体装置の一態様例において
は、前記半導体基板の前記第１の領域に、一対の前記第
１の不純物拡散層とこれら第１の不純物拡散層が両側に
存するように前記半導体基板上にゲート絶縁膜を介して
パターン形成されて前記第１の層間絶縁膜内に埋設され
るゲート電極とから構成されるアクセストランジスタ
と、前記第１の配線層上に絶縁膜を介し、下部電極及び
上部電極が誘電体層を挟んでパターン形成されてなるメ
モリキャパシタとを含む。
【００４０】本発明の半導体装置の一態様例において
は、前記第１及び第２の領域の各素子活性領域上に多結
晶シリコン電極がパターン形成され、これら多結晶シリ
コン電極に前記第１及び第２の導電型の不純物が導入さ
れて前記第１及び第２の不純物拡散層が形成されてお
り、前記第２の開孔内の前記拡散防止膜が前記多結晶シ
リコン電極と前記第１或いは第２の配線層を介して電気
的に接続されている。
【００４１】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【００４２】本発明の半導体装置の一態様例において
は、前記ゲート電極及び前記メモリキャパシタの前記上
部電極と逆導電型の一対の第３の不純物拡散層を有して
おり、一方の前記第３の不純物拡散層が前記上部電極と
電気的に接続されて前記上部電極を所定電位に固定する
出力トランジスタを更に含み、一方の前記第３の不純物
拡散層と前記上部電極とを接続する第３の配線層の上面
又は下面に、シリコンを含有する高融点且つ導電性の他
の拡散防止膜が形成されている。
【００４３】本発明の半導体装置の一態様例において
は、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを
材料として形成されている。
【００４４】本発明の半導体装置の一態様例において
は、前記第３の配線層が多結晶シリコン膜及びシリサイ
ド膜の２層構造とされたポリサイド配線層である。
【００４５】本発明の半導体装置の一態様例において
は、少なくとも前記第１及び第２の配線層を覆う耐熱絶
縁膜を含む。
【００４６】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００４７】本発明の半導体装置は、半導体基板にｐ型
ウェル及びｎ型ウェルが形成され、前記ｐ型ウェルには
第１のゲート電極構造及びその両側に一対のｎ型不純物
拡散層を有するｎチャネルトランジスタが、前記ｎ型ウ
ェルには第２のゲート電極構造及びその両側に一対のｐ
型不純物拡散層を有するｐチャネルトランジスタがそれ
ぞれ形成されてなる半導体装置であって、前記第１のゲ
ート電極構造は、ｎ型の導電型を有する第１の多結晶シ
リコン膜と、この第１の多結晶シリコン膜上に当該第１
の多結晶シリコン膜と共にパターン形成された第１のシ
リサイド膜とからポリサイド層として構成されており、
前記第２のゲート電極構造は、ｐ型の導電型を有する第
２の多結晶シリコン膜と、この第２の多結晶シリコン膜
上に当該第２の多結晶シリコン膜と共にパターン形成さ
れた第２のシリサイド膜とからポリサイド層として構成
されており、前記第１のシリサイド膜上から前記第２の
シリサイド膜上にかけて、ｐ型及びｎ型の各不純物の相
互拡散を防止する、シリコンを含有する高融点且つ導電
性の拡散防止膜が一体形成されており、前記拡散防止膜
を介して前記第１のゲート電極構造と前記第２のゲート
電極構造とが電気的に接続されている。
【００４８】本発明の半導体装置の一態様例において
は、前記第１のゲート電極構造と前記第２のゲート電極
構造とは、各々の一端部にて対向している。
【００４９】本発明の半導体装置の一態様例において
は、一方の前記ｎ型不純物拡散層と一方の前記ｐ型不純
物拡散層とを電気的に接続し、他方の前記ｎ型不純物拡
散層と他方の前記ｐ型不純物拡散層とを電気的に接続す
る、シリコンを含有する高融点且つ導電性の他の拡散防
止膜をそれぞれ含む。
【００５０】本発明の半導体装置の一態様例において
は、前記拡散防止膜及び前記他の拡散防止膜が、ＴｉＳ
ｉＮ又はＷＳｉＮを材料として形成されている。
【００５１】本発明の半導体装置の一態様例において
は、少なくとも前記拡散防止膜を覆う耐熱絶縁膜を含
む。
【００５２】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００５３】本発明の半導体装置は、第１の導電型とさ
れた第１の領域と、前記第１の導電型と逆導電型である
第２の導電型とされた第２の領域とを備えるとともに、
前記第１の領域には第１のゲート電極構造及びその両側
に前記第２の導電型の一対の第１の不純物拡散層を有す
る第１のトランジスタが、前記第２の領域には第２のゲ
ート電極構造及びその両側に前記第１の導電型の一対の
第２の不純物拡散層を有する第２のトランジスタがそれ
ぞれ形成されてなる半導体装置であって、前記第１のゲ
ート電極構造は、前記第２の導電型を有する第１の導電
膜と、この第１の導電膜上に当該第１の導電膜と共にパ
ターン形成された第１のシリサイド膜とから構成されて
おり、前記第２のゲート電極構造は、前記第１の導電型
を有する第２の導電膜と、この第２の導電膜上に当該第
２の導電膜と共にパターン形成された第２のシリサイド
膜とから構成されており、前記第１のシリサイド膜上か
ら前記第２のシリサイド膜上にかけて、前記第１及び第
２の導電型の各不純物の相互拡散を防止する、シリコン
を含有する高融点且つ導電性の拡散防止膜が一体形成さ
れており、前記拡散防止膜を介して前記第１のゲート電
極構造と前記第２のゲート電極構造とが電気的に接続さ
れている。
【００５４】本発明の半導体装置の一態様例において
は、前記第１及び第２の導電膜が多結晶シリコン膜であ
り、前記第１及び第２のゲート電極構造がポリサイド配
線層とされている。
【００５５】本発明の半導体装置の一態様例において
は、前記第１のゲート電極構造と前記第２のゲート電極
構造とは、各々の一端部にて対向している。
【００５６】本発明の半導体装置の一態様例において
は、一方の前記第１の不純物拡散層と一方の前記第２の
不純物拡散層とを電気的に接続し、他方の前記第１の不
純物拡散層と他方の前記第２の不純物拡散層とを電気的
に接続する、シリコンを含有する高融点且つ導電性の他
の拡散防止膜をそれぞれ含む。
【００５７】本発明の半導体装置の一態様例において
は、前記拡散防止膜及び前記他の拡散防止膜が、ＴｉＳ
ｉＮ又はＷＳｉＮを材料として形成されている。
【００５８】本発明の半導体装置の一態様例において
は、少なくとも前記拡散防止膜を覆う耐熱絶縁膜を含
む。
【００５９】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００６０】本発明の半導体装置は、第１のゲート電極
及び一対の第１の不純物拡散層を有してなるアクセスト
ランジスタと、一方の前記第１の不純物拡散層と接続さ
れた下部電極及び当該下部電極と誘電体膜を介して対向
する上部電極を有してなるメモリキャパシタとを備えた
複数のメモリセルと、第２のゲート電極及び前記メモリ
キャパシタの前記上部電極と逆導電型の一対の第２の不
純物拡散層を有してなる出力トランジスタと、前記上部
電極と前記出力トランジスタの一方の前記第２の不純物
拡散層とを電気的に接続する配線層であり、導電膜とシ
リサイド膜との２層構造とされた配線層と、前記配線層
の上面又は下面に形成されており、互いに逆導電型の各
不純物の相互拡散を防止する、シリコンを含有する高融
点且つ導電性の拡散防止膜とを含み、前記出力トランジ
スタにより、前記上部電極が所定電位に固定される。
【００６１】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【００６２】本発明の半導体装置の一態様例において
は、前記導電膜が多結晶シリコン膜であり、前記配線層
がポリサイド配線層とされている。
【００６３】本発明の半導体装置の一態様例において
は、少なくとも前記拡散防止膜を覆う耐熱絶縁膜を含
む。
【００６４】本発明の半導体装置の一態様例において
は、前記耐熱絶縁膜がＢＰＳＧ膜である。
【００６５】本発明の半導体装置の製造方法は、半導体
基板の表面領域に、ｐ型ウェル及びｎ型ウェルを形成す
る第１の工程と、前記ｐ型ウェルの素子活性領域にｎ型
の導電型の不純物を、前記ｎ型ウェルの素子活性領域に
ｐ型の導電型の不純物をそれぞれ導入して、前記ｐ型ウ
ェルの素子活性領域にｎ型不純物拡散層を、前記ｎ型ウ
ェルの素子活性領域にｐ型不純物拡散層をそれぞれ形成
する第２の工程と、前記半導体基板上に層間絶縁膜を堆
積形成する第３の工程と、前記ｎ型及びｐ型不純物拡散
層の各表面部位を露出させる各開孔を形成する第４の工
程と、前記各開孔内を含む前記層間絶縁膜の表面を覆う
ようにシリコンを含有する高融点且つ導電性の拡散防止
膜を形成する第５の工程と、前記拡散防止膜を介して前
記各開孔内を充填して前記拡散防止膜上に多結晶シリコ
ン膜を形成する第６の工程と、前記多結晶シリコン膜上
にシリサイド膜を形成して、前記拡散防止膜を介して前
記ｎ型及びｐ型不純物拡散層と電気的に接続された前記
多結晶シリコン膜及び前記シリサイド膜から構成される
ポリサイド配線層を形成する第７の工程とを含む。
【００６６】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記第１の工程
の後に、前記半導体基板上に多結晶シリコン膜を堆積さ
せ、この多結晶シリコン膜をパターニングして前記ｐ型
及びｎ型ウェルの各素子活性領域上にそれぞれ多結晶シ
リコン電極を形成し、前記ｐ型ウェル上では前記多結晶
シリコン電極にｎ型不純物を、前記ｎ型ウェル上では前
記多結晶シリコン電極にｐ型不純物をそれぞれ導入し、
前記半導体基板に熱処理を施すことにより前記各多結晶
シリコン電極から前記ｎ型及びｐ型不純物を拡散させて
前記ｎ型及びｐ型不純物拡散層を形成する。
【００６７】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、前記ｐ型ウェル上
にゲート絶縁膜を介してゲート電極をパターン形成し、
このゲート電極と前記ｎ型不純物拡散層とからアクセス
トランジスタを構成するとともに、前記第７の工程の後
に、前記ポリサイド配線層上に絶縁膜を介して下部電極
層、誘電体層及び上部電極層を積層してパターン形成
し、メモリキャパシタを構成する第８の工程を更に含
む。
【００６８】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【００６９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、アクセストランジ
スタとともに、前記ゲート電極及び前記メモリキャパシ
タの前記上部電極と逆導電型の一対の不純物拡散層を有
しており、一方の前記不純物拡散層が前記上部電極と電
気的に接続されて前記上部電極を所定電位に固定する出
力トランジスタを形成し、前記第５の工程において、前
記拡散防止膜と共に、前記出力トランジスタの一方の前
記不純物拡散層と接続するように、シリコンを含有する
高融点且つ導電性の他の拡散防止膜を形成し、前記第６
の工程において、前記多結晶シリコン膜と共に、前記他
の拡散防止膜上に他の多結晶シリコン膜を形成し、前記
第７の工程において、前記シリサイド膜と共に、前記他
の多結晶シリコン膜上に他のシリサイド膜を形成し、前
記第８の工程において、前記下部電極を形成する前に、
当該下部電極の第１の接続孔と共に、前記他の拡散防止
膜上に第２の接続孔を形成し、前記上部電極を形成する
際に、前記第２の接続孔を介して当該上部電極と前記他
のシリサイド膜とを接続する。
【００７０】本発明の半導体装置の製造方法の一態様例
においては、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷ
ＳｉＮを材料として形成されている。
【００７１】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程の後に、全面を覆うように
耐熱性絶縁膜を形成する第９の工程を更に含む。
【００７２】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程において、前記耐熱性絶縁
膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【００７３】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【００７４】本発明の半導体装置の製造方法は、半導体
基板の表面領域に、第１の不純物が導入された第１の領
域及び前記第１の不純物と逆導電型の第２の不純物が導
入された第２の領域をそれぞれ形成する第１の工程と、
前記第１の領域の素子活性領域に前記第２の導電型の不
純物を、前記第２の領域の素子活性領域に前記第１の導
電型の不純物をそれぞれ導入して、前記第１の領域の素
子活性領域に第１の不純物拡散層を、前記第２の領域の
素子活性領域に第２の不純物拡散層をそれぞれ形成する
第２の工程と、前記半導体基板上に層間絶縁膜を堆積形
成する第３の工程と、前記第１及び第２の不純物拡散層
の各表面部位を露出させる各開孔を形成する第４の工程
と、前記各開孔内を含む前記層間絶縁膜の表面を覆うよ
うにシリコンを含有する導電性の拡散防止膜を形成する
第５の工程と、前記拡散防止膜を介して前記各開孔内を
充填して前記拡散防止膜上に導電膜を形成する第６の工
程と、前記導電膜上にシリサイド膜を形成して、前記拡
散防止膜を介して前記第１及び第２の不純物拡散層と電
気的に接続された前記導電膜及び前記シリサイド膜から
構成される配線層を形成する第７の工程とを含む。
【００７５】本発明の半導体装置の製造方法の一態様例
においては、前記導電膜が多結晶シリコン膜であり、前
記配線層がポリサイド配線層とされる。
【００７６】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記第１の工程
の後に、前記半導体基板上に多結晶シリコン膜を堆積さ
せ、この多結晶シリコン膜をパターニングして前記第１
及び第２の領域の各素子活性領域上にそれぞれ多結晶シ
リコン電極を形成し、前記第１の領域上では前記多結晶
シリコン電極に前記第２の不純物を、前記第２の領域上
では前記多結晶シリコン電極に前記第１の不純物をそれ
ぞれ導入し、前記半導体基板に熱処理を施すことにより
前記各多結晶シリコン電極から前記第２及び第１の不純
物を拡散させて前記第１及び第２の不純物拡散層を形成
する。
【００７７】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、前記第１の領域上
にゲート絶縁膜を介してゲート電極をパターン形成し、
このゲート電極と前記第１の不純物拡散層とからアクセ
ストランジスタを構成するとともに、前記第７の工程の
後に、前記配線層上に絶縁膜を介して下部電極、誘電体
層及び上部電極を積層しパターン形成し、メモリキャパ
シタを構成する第８の工程を更に含む。
【００７８】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【００７９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、アクセストランジ
スタとともに、前記ゲート電極及び前記メモリキャパシ
タの前記上部電極と逆導電型の一対の第３の不純物拡散
層を有しており、一方の前記第３の不純物拡散層が前記
上部電極と電気的に接続されて前記上部電極を所定電位
に固定する出力トランジスタを形成し、前記第５の工程
において、前記拡散防止膜と共に、前記出力トランジス
タの一方の前記第３の不純物拡散層と接続するように、
シリコンを含有する高融点且つ導電性の他の拡散防止膜
を形成し、前記第６の工程において、前記導電膜と共
に、前記他の拡散防止膜上に他の導電膜を形成し、前記
第７の工程において、前記シリサイド膜と共に、前記他
の導電膜上に他のシリサイド膜を形成し、前記第８の工
程において、前記下部電極を形成する前に、当該下部電
極の第１の接続孔と共に、前記他の拡散防止膜上に第２
の接続孔を同時に形成し、前記上部電極を形成する際
に、前記第２の接続孔を介して当該上部電極と前記他の
シリサイド膜とを接続する。
【００８０】本発明の半導体装置の製造方法の一態様例
においては、前記他の拡散防止膜が、ＴｉＳｉＮ又はＷ
ＳｉＮを材料として形成されている。
【００８１】本発明の半導体装置の製造方法の一態様例
においては、前記他の導電膜が多結晶シリコン膜であ
り、当該多結晶シリコン膜と前記他のシリサイド膜とで
ポリサイド配線層が構成される。
【００８２】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程の後に、全面を覆うように
耐熱性絶縁膜を形成する第９の工程を更に含む。
【００８３】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程において、前記耐熱性絶縁
膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【００８４】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【００８５】本発明の半導体装置の製造方法は、半導体
基板の表面領域に、ｐ型ウェル及びｎ型ウェルを形成す
る第１の工程と、前記半導体基板上に第１の層間絶縁膜
を堆積形成する第２の工程と、前記半導体基板の前記ｐ
型及びｎ型ウェルの各表面部位をそれぞれ露出させる各
第１の開孔を形成する第３の工程と、前記第１の層間絶
縁膜上に多結晶シリコン膜を堆積させて前記各第１の開
孔を充填させる第４の工程と、前記ｐ型ウェル側の前記
多結晶シリコン膜にｎ型不純物を導入し、前記ｎ型ウェ
ル側の前記多結晶シリコン膜にｐ型不純物を導入して、
前記半導体基板の前記ｐ型ウェルにｎ型不純物拡散層
を、前記ｎ型ウェルにｐ型不純物拡散層をそれぞれ形成
する第５の工程と、前記多結晶シリコン膜を覆うように
シリサイド膜を形成する第６の工程と、前記多結晶シリ
コン膜及び前記シリサイド膜をパターニングし、前記第
１の層間絶縁膜上で前記ｐ型ウェルと前記ｎ型ウェルと
で互いに電気的に分離し、前記ｎ型不純物拡散層と電気
的に接続される第１のポリサイド配線層及び前記ｐ型不
純物拡散層と電気的に接続される第２のポリサイド配線
層をそれぞれ形成する第７の工程と、前記第１及び第２
のポリサイド配線層上に第２の層間絶縁膜を堆積形成す
る第８の工程と、前記第２の層間絶縁膜に、前記第１及
び第２のポリサイド配線層の前記シリサイド膜の各表面
部位を露出させる各第２の開孔を形成する第９の工程
と、少なくとも前記各第２の開孔の内壁面を被覆するよ
うにシリコンを含有する高融点且つ導電性の拡散防止膜
を形成する第１０の工程と、前記拡散防止膜を介して前
記第２の層間絶縁膜上に前記各第２の開孔を充填する上
部配線層を形成する第１１の工程とを含む。
【００８６】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記第１の工程
の後に、前記半導体基板上に多結晶シリコン膜を堆積さ
せ、この多結晶シリコン膜をパターニングして前記ｐ型
及びｎ型ウェルの各素子活性領域上にそれぞれ多結晶シ
リコン電極を形成し、前記第５の工程において、前記ｐ
型ウェル上では前記多結晶シリコン電極にｎ型不純物
を、前記ｎ型ウェル上では前記多結晶シリコン電極にｐ
型不純物をそれぞれ導入し、前記半導体基板に熱処理を
施すことにより前記各多結晶シリコン電極から前記ｎ型
及びｐ型不純物を拡散させて前記ｎ型及びｐ型不純物拡
散層を形成する。
【００８７】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、前記ｐ型ウェル上
にゲート絶縁膜を介してゲート電極をパターン形成し、
このゲート電極と前記ｎ型不純物拡散層とからアクセス
トランジスタを構成するとともに、前記第８の工程にお
いて第２の層間絶縁膜を堆積形成する前に、前記第１の
ポリサイド配線層上に絶縁膜を介して下部電極層、誘電
体層及び上部電極層を積層しパターン形成し、メモリキ
ャパシタを構成する。
【００８８】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【００８９】本発明の半導体装置の製造方法の一態様例
においては、前記第１２の工程の後に、全面を覆うよう
に耐熱性絶縁膜を形成する第１２の工程を更に含む。
【００９０】本発明の半導体装置の製造方法の一態様例
においては、前記第１２の工程において、前記耐熱性絶
縁膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【００９１】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【００９２】本発明の半導体装置の製造方法は、第１の
導電型とされた第１の領域と、前記第１の導電型と逆導
電型である第２の導電型とされた第２の領域とを備える
とともに、前記第１の領域の素子活性領域に前記第２の
導電型の不純物が、前記第２の領域の素子活性領域に前
記第１の導電型の不純物がそれぞれ導入されて形成され
た第１及び第２の不純物拡散層を備えた半導体基板を有
する半導体装置の製造方法であって、導電膜及び高融点
金属のシリサイド膜を有する配線層をパターン形成する
とともに、前記第１及び第２の導電型の各不純物の相互
拡散を防止するシリコンを含有する高融点且つ導電性の
拡散防止膜を形成し、前記拡散防止膜を介して前記配線
層を前記第１及び第２の不純物拡散層と電気的に接続す
る。
【００９３】本発明の半導体装置の製造方法の一態様例
においては、前記導電膜が多結晶シリコン膜であり、前
記配線層がポリサイド配線層とされる。
【００９４】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【００９５】本発明の半導体装置の製造方法の一態様例
においては、少なくとも前記拡散防止膜を覆うように耐
熱性絶縁膜を形成する。
【００９６】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜を９００℃以上の所定温
度条件下でリフロー処理する。
【００９７】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【００９８】本発明の半導体装置の製造方法は、半導体
基板に、第１の導電型とされた第１の領域と、前記第１
の導電型と逆導電型である第２の導電型とされた第２の
領域とを形成する第１の工程と、前記半導体基板上に第
１の層間絶縁膜を堆積形成する第２の工程と、前記半導
体基板の前記第１及び第２の領域の各表面部位をそれぞ
れ露出させる各第１の開孔を形成する第３の工程と、前
記第１の層間絶縁膜上に導電性となり得る薄膜を堆積さ
せて前記各第１の開孔を充填させる第４の工程と、前記
第１の領域側の前記導電性となり得る薄膜に第２の導電
型の不純物を導入し、前記第２の領域側の前記導電性と
なり得る薄膜に第１の導電型の不純物を導入して、前記
第２及び第１の導電型の導電膜を形成するとともに第１
及び第２の不純物拡散層を形成する第５の工程と、前記
導電膜を覆うようにシリサイド膜を形成する第６の工程
と、前記導電膜及び前記シリサイド膜をパターニング
し、前記第１の層間絶縁膜上で前記第１の領域と前記第
２の領域とで互いに電気的に分離してそれぞれ前記第１
及び第２の不純物拡散層と電気的に接続される第１及び
第２の配線層を形成する第７の工程と、前記第１及び第
２の配線層上に第２の層間絶縁膜を堆積形成する第８の
工程と、前記第２の層間絶縁膜に、前記第１及び第２の
配線層の前記シリサイド膜の各表面部位を露出させる各
第２の開孔を形成する第９の工程と、少なくとも前記各
第２の開孔の内壁面を被覆するようにシリコンを含有す
る高融点且つ導電性の拡散防止膜を形成する第１０の工
程と、前記拡散防止膜を介して前記第２の層間絶縁膜上
に前記各第２の開孔を充填する上部配線層を形成する第
１１の工程とを含む。
【００９９】本発明の半導体装置の製造方法の一態様例
においては、前記導電性となり得る薄膜が多結晶シリコ
ン膜であり、前記第１及び第２の配線層がポリサイド配
線層とされる。
【０１００】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記第１の工程
の後に、前記半導体基板上に多結晶シリコン膜を堆積さ
せ、この多結晶シリコン膜をパターニングして前記第１
及び第２の領域の各素子活性領域上にそれぞれ多結晶シ
リコン電極を形成し、前記第５の工程において、前記多
結晶シリコン電極を介して前記第２及び第１の導電型の
不純物を導入して前記第１及び第２の不純物拡散層を形
成する。
【０１０１】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【０１０２】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後に、前記第１の領域の
半導体基板上にゲート絶縁膜を介してゲート電極をパタ
ーン形成し、このゲート電極と前記第１の不純物拡散層
とからアクセストランジスタを構成するとともに、前記
第８の工程において第２の層間絶縁膜を堆積形成する前
に、前記第１の配線層上に絶縁膜を介して下部電極、誘
電体層及び上部電極を積層しパターン形成し、メモリキ
ャパシタを構成する。
【０１０３】本発明の半導体装置の製造方法の一態様例
においては、前記第１１の工程の後に、全面を覆うよう
に耐熱性絶縁膜を形成する第１２の工程を更に含む。
【０１０４】本発明の半導体装置の製造方法の一態様例
においては、前記第１２の工程において、前記耐熱性絶
縁膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【０１０５】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【０１０６】本発明の半導体装置の製造方法は、半導体
基板の表面領域に、ｐ型ウェル及びｎ型ウェルを形成す
る第１の工程と、前記半導体基板上に、ゲート絶縁膜及
び多結晶シリコン膜を順次形成する第２の工程と、前記
多結晶シリコン膜の前記ｐ型ウェル側にｎ型不純物を、
ｎ型ウェル側にｐ型不純物をそれぞれ導入する第３の工
程と、前記多結晶シリコン膜上にシリサイド膜を形成す
る第４の工程と、前記シリサイド膜、前記多結晶シリコ
ン膜及び前記ゲート絶縁膜をパターニングし、前記ｐ型
ウェル上にはｎ型の前記多結晶シリコン膜及びシリサイ
ド膜からなる第１のゲート電極構造を、前記ｎ型ウェル
上にはｐ型の前記多結晶シリコン膜及びシリサイド膜か
らなる第２のゲート電極構造をそれぞれ形成する第５の
工程と、前記第１のゲート電極構造の両側における前記
ｐ型ウェルの表面領域にｎ型不純物を、前記第２のゲー
ト電極構造の両側における前記ｎ型ウェルの表面領域に
ｐ型不純物をそれぞれ導入し、前記ｐ型ウェルにはｎ型
不純物拡散層を、前記ｎ型ウェルにはｐ型不純物拡散層
をそれぞれ形成する第６の工程と、前記第１及び第２の
ゲート電極構造を埋め込むように層間絶縁膜を形成する
第７の工程と、前記第１及び第２のゲート電極構造の表
面が露出するまで前記層間絶縁膜の表層を除去して平坦
化する第８の工程と、前記層間絶縁膜上にシリコンを含
有する高融点且つ導電性の拡散防止膜を形成し、前記拡
散防止膜を介して前記第１のゲート電極構造と前記第２
のゲート電極構造とを電気的に接続する第９の工程とを
含む。
【０１０７】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記ｐ型ウェルと前記ｎ型ウェルとの境界部位上
に、素子活性領域を画定する素子分離構造を形成する１
０の工程を更に含み、前記第５の工程において、前記第
１のゲート電極構造と前記第２のゲート電極構造とを前
記素子分離構造上で分離する。
【０１０８】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【０１０９】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程の後に、全面を覆うように
耐熱性絶縁膜を形成する第１１の工程を更に含む。
【０１１０】本発明の半導体装置の製造方法の一態様例
においては、前記第１１の工程において、前記耐熱性絶
縁膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【０１１１】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【０１１２】本発明の半導体装置の製造方法は、半導体
基板の表面領域に、第１の導電型とされた第１の領域
と、前記第１の導電型と逆導電型である第２の導電型と
された第２の領域とを形成する第１の工程と、前記半導
体基板上に、ゲート絶縁膜及び導電性となり得る薄膜を
順次形成する第２の工程と、前記導電性となり得る薄膜
の前記第１の領域側に第２の導電型の不純物を、第２の
領域側に第１の導電型の不純物をそれぞれ導入し、前記
第２及び第１の導電型の導電膜を形成する第３の工程
と、前記導電膜上にシリサイド膜を形成する第４の工程
と、前記シリサイド膜、前記導電膜及び前記ゲート絶縁
膜をパターニングし、前記第１の領域上には前記第２の
導電型の前記導電膜及びシリサイド膜からなる第１のゲ
ート電極構造を、前記第２の領域上には前記第１の導電
型の前記導電膜及びシリサイド膜からなる第２のゲート
電極構造をそれぞれ形成する第５の工程と、前記第１の
ゲート電極構造の両側における前記第１の領域の表面領
域に前記第２の導電型の不純物を、前記第２のゲート電
極構造の両側における前記第２の領域の表面領域に前記
第１の導電型の不純物をそれぞれ導入し、前記第１の領
域には第１の不純物拡散層を、前記第２の領域には第２
の不純物拡散層をそれぞれ形成する第６の工程と、前記
第１及び第２のゲート電極構造を埋め込むように層間絶
縁膜を形成する第７の工程と、前記第１及び第２のゲー
ト電極構造の表面が露出するまで前記層間絶縁膜の表層
を除去して平坦化する第８の工程と、前記層間絶縁膜上
にシリコンを含有する高融点且つ導電性の拡散防止膜を
形成し、前記拡散防止膜を介して前記第１のゲート電極
構造と前記第２のゲート電極構造とを電気的に接続する
第９の工程とを含む。
【０１１３】本発明の半導体装置の製造方法の一態様例
においては、前記導電性となり得る薄膜が多結晶シリコ
ン膜であり、前記第１及び第２のゲート電極構造がポリ
サイド配線層となる。
【０１１４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記第１の領域と前記第２の領域との境界部位上
に、素子活性領域を画定する素子分離構造を形成する１
０の工程を更に含み、前記第５の工程において、前記第
１のゲート電極構造と前記第２のゲート電極構造とを前
記素子分離構造上で分離する。
【０１１５】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【０１１６】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程の後に、全面を覆うように
耐熱性絶縁膜を形成する第１０の工程を更に含む。
【０１１７】本発明の半導体装置の製造方法の一態様例
においては、前記第１０の工程において、前記耐熱性絶
縁膜を９００℃以上の所定温度条件下でリフロー処理す
る。
【０１１８】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【０１１９】本発明の半導体装置の製造方法は、第１の
ゲート電極及び一対の第１の不純物拡散層を備えたアク
セストランジスタと、一方の前記第１の不純物拡散層と
接続された下部電極及び当該下部電極と誘電体膜を介し
て対向して容量結合する上部電極とを備えたメモリキャ
パシタとを含みメモリセルが構成されてなる半導体装置
の製造方法であって、前記アクセストランジスタを形成
する際に、第２のゲート電極及び一対の第２の不純物拡
散層を備えた出力トランジスタを共に形成する工程と、
前記出力トランジスタの一方の前記第２の不純物拡散層
と接続するように、シリコンを含有する高融点且つ導電
性の拡散防止膜を形成する工程と、前記拡散防止膜上に
前記上部電極と同一導電型の導電膜を形成する工程と、
前記導電膜上にシリサイド膜を形成する工程と、前記メ
モリキャパシタの前記下部電極を形成する前に、当該下
部電極の第１の接続孔と共に、前記拡散防止膜上に第２
の接続孔を同時に形成し、前記上部電極を形成する際
に、前記第２の接続孔を介して当該上部電極と前記シリ
サイド膜とを接続する工程とを含む。
【０１２０】本発明の半導体装置の製造方法の一態様例
においては、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉ
Ｎを材料として形成されている。
【０１２１】本発明の半導体装置の製造方法の一態様例
においては、前記導電膜が多結晶シリコン膜であり、当
該多結晶シリコン膜と前記シリサイド膜とでポリサイド
配線層が構成される。
【０１２２】本発明の半導体装置の製造方法の一態様例
においては、前記メモリキャパシタを覆うように、耐熱
性絶縁膜を形成する第１０の工程を更に含む。
【０１２３】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜を９００℃以上の所定温
度条件下でリフロー処理する。
【０１２４】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜がＢＰＳＧ膜である。
【０１２５】本発明の半導体装置は、ｎ型不純物を含有
する第１の半導体層と、ｐ型不純物を含有する第２の半
導体層と、前記第１の半導体層と前記第２の半導体層と
を結線する第３の半導体層とを含み、前記第３の半導体
層が、少なくともｎ型及びｐ型の不純物の相互拡散を防
止する、シリコンを含有する高融点且つ導電性の拡散防
止膜を有する。
【０１２６】本発明の半導体装置の一態様例において
は、前記第１の半導体層が、半導体基板に形成されたｎ
型不純物拡散層であり、前記第２の半導体層が、前記ｎ
型不純物拡散層とは別の領域の前記半導体基板に形成さ
れたｐ型不純物拡散層である。
【０１２７】本発明の半導体装置の一態様例において
は、前記第１の半導体層が、半導体基板上に形成された
ｎ型ゲート配線であり、前記第２の半導体層が、前記ｎ
型ゲート配線とは別の領域の前記半導体基板に形成され
たｐ型ゲート配線である。
【０１２８】本発明の半導体装置の一態様例において
は、前記第１の半導体層が、半導体基板上に形成された
ｎ型電極であり、前記第２の半導体層が、前記ｎ型電極
とは別の領域の前記半導体基板に形成されたｐ型電極で
ある。
【０１２９】本発明の半導体装置の一態様例において
は、前記第１，第２の半導体層の一方の半導体層が、キ
ャパシタの電極として機能し、前記第１，第２の半導体
層の他方の半導体層が、半導体基板に形成された不純物
拡散層である。
【０１３０】本発明の半導体装置の一態様例において
は、前記拡散防止膜が、ＴｉＳｉＮ又はＷＳｉＮを材料
として形成されている。
【０１３１】本発明の半導体装置の一態様例において
は、前記第３の半導体層上を覆うように形成された絶縁
層を更に含む。
【０１３２】本発明の半導体装置の一態様例において
は、前記絶縁層が、少なくとも熱処理を施すことが必要
な絶縁膜を含む絶縁層である。
【０１３３】本発明の半導体装置の一態様例において
は、前記絶縁層が、ＢＰＳＧ膜である。
【０１３４】
【作用】本発明の半導体装置においては、前記第１の導
電型（ｐ型）及び第２の導電型（ｎ型）の各不純物の相
互拡散を防止する拡散防止膜として、シリコンを含有す
る高融点且つ導電性の拡散防止膜が設けられ、この拡散
防止膜を介してポリサイド等の配線層が第１及び第２の
導電型の不純物拡散層と電気的に接続される。この拡散
防止膜は、耐熱性に優れており、高温熱処理が施されて
も剥離や接合リークを起こすことがない。従って、例え
ばポリサイド配線層をビット線として用いてＣＯＢ構造
のＤＲＡＭを製造する場合等のように、ポリサイド配線
層と拡散防止膜を形成した後に高温熱処理が必要な半導
体素子を作成する場合でも、反対導電型の不純物拡散層
の非オーミック接触や拡散防止膜のバリヤ性の破壊、高
抵抗化等の高温熱処理に起因する不都合の発生が抑止さ
れることになる。
【０１３５】本発明によれば、ポリサイド層を形成した
後に、当該ポリサイド層や拡散防止膜に悪影響を及ぼす
ことなく諸工程における高温熱処理が可能となって信頼
性の高い半導体装置を提供することができる。
【０１３６】
【発明の実施の形態】以下、本発明を適用したいくつか
の具体的な実施形態について、図面を参照しながら詳細
に説明する。
【０１３７】（第１の実施形態）先ず、第１の実施形態
について説明する。この第１の実施形態においては、ア
クセストランジスタであるＭＯＳトランジスタとメモリ
キャパシタとからなるＤＲＡＭ及びその製造方法を例示
する。
【０１３８】図１は、第１の実施形態によるＤＲＡＭの
メモリセル領域の主要部及び周辺回路領域の一部を示す
概略断面図である。このＤＲＡＭは、メモリセル領域に
おいて実質的にビット線の上部にメモリキャパシタが形
成されてなる、いわゆるＣＯＢ（Capacitor Over Bitli
ne）構造のものである。このＤＲＡＭは、そのメモリセ
ル領域にアクセストランジスタ及びこのアクセストラン
ジスタの一方の不純物拡散層と電気的に接続されたメモ
リキャパシタを有し、さらにその周辺回路領域にアクセ
ストランジスタの不純物拡散層と反対導電型の一対の不
純物拡散層をもつＭＯＳトランジスタを有して構成され
ている。
【０１３９】メモリセル領域のアクセストランジスタ
は、ｐ型のシリコン半導体基板１に設けられたｐ型ウェ
ル１１上に形成されたｎＭＯＳトランジスタであり、ｐ
型ウェル１１上においてフィールドシールド素子分離構
造２により画定された素子活性領域に形成されている。
【０１４０】一方、周辺回路領域のＭＯＳトランジスタ
は、シリコン半導体基板１に設けられたｎ型ウェル１２
上に形成されたｐＭＯＳトランジスタであり、ｎ型ウェ
ル１２上においてフィールドシールド素子分離構造２に
より画定された素子活性領域（図示は省略する。）に形
成されている。
【０１４１】フィールドシールド素子分離構造２は、シ
リコン半導体基板１に熱酸化が施されて形成されたシー
ルドゲート酸化膜２１ａ上に多結晶シリコン膜よりなる
シールドプレート電極２２がパターン形成され、その上
面にシリコン酸化膜よりなるキャップ絶縁膜２１ｂが、
その側面にシリコン酸化膜よりなる側壁保護膜２１ｃが
形成され、シリコン酸化膜内にシールドプレート電極２
２が埋設形成されてなる素子分離構造である。このフィ
ールドシールド素子分離構造２は、シールドプレート電
極２２の電位を固定することにより各素子活性領域を他
の素子活性領域からそれぞれ電気的に分離する機能を有
している。なお、素子活性領域を画定する素子分離構造
としては、フィールドシールド素子分離構造２の代わり
に、いわゆるＬＯＣＯＳ法によりフィールド酸化膜を形
成してもよい。
【０１４２】メモリセル領域においては、シリコン半導
体基板１のｐ型ウェル１１上及びｎ型ウェル１２上の各
素子活性領域にゲート酸化膜３が形成され、ゲート酸化
膜３の上に多結晶シリコンを材料とする所定パターンの
ゲート電極４が形成されている。さらに、ゲート電極４
の上面にはキャップ絶縁膜２３が、側面には絶縁膜であ
る側壁保護膜２４がそれぞれ形成され、ゲート電極４が
キャップ絶縁膜２３及び側壁保護膜２４に覆われたかた
ちとされている。
【０１４３】なお、周辺回路領域においても、メモリセ
ル領域と同様にゲート酸化膜３上にゲート電極４がパタ
ーン形成されているが、ここでは図示を省略する。
【０１４４】そして、ｐ型ウェル１１上に形成された各
ゲート電極４の両側のシリコン半導体基板１の表面領域
にソース／ドレイン拡散層となるｎ型不純物拡散層５が
形成されているとともに、ｎ型ウェル１２上に形成され
た各ゲート電極４の両側のシリコン半導体基板１の表面
領域にソース／ドレイン拡散層となるｐ型不純物拡散層
６が形成されて、ゲート電極４及び一対のｎ型不純物拡
散層５によりｎＭＯＳトランジスタであるメモリセル領
域のアクセストランジスタが、ゲート電極４及び一対の
ｐ型不純物拡散層６によりｐＭＯＳトランジスタである
周辺回路領域のＭＯＳトランジスタがそれぞれ構成され
ている。
【０１４５】更に、不純物拡散層５，６に対してコンタ
クト孔を形成する際の位置精度を緩和するために不純物
拡散層５，６が形成される部位のシリコン半導体基板１
の表面にコンタクト引き出し用のｎ型及びｐ型のパッド
多結晶シリコン膜７，８がパターン形成されている。即
ち、メモリセル領域において、ノンドープのパッド多結
晶シリコン膜を介してシリコン半導体基板１にｎ型の不
純物が、周辺回路領域において、パッド多結晶シリコン
膜を介してシリコン半導体基板１にｐ型の不純物がそれ
ぞれ導入されて、ｎ型及びｐ型のパッド多結晶シリコン
膜７，８が形成されるとともにｎ型及びｐ型の不純物拡
散層５，６が形成される。これらパッド多結晶シリコン
膜７，８は、各ゲート電極４を覆うキャップ絶縁膜２３
及び側壁保護膜２４の上からフィールドシールド素子分
離構造２の上、或いはフィールドシールド素子分離構造
２の間にかけて延在しており、その各々がキャップ絶縁
膜２３及び側壁保護膜２４の上或いはフィールドシール
ド素子分離構造２の上で分離されている。
【０１４６】更に、メモリセル領域及び周辺回路領域の
全面にＢＰＳＧ膜（ボロン・リン・シリケート膜）であ
る層間絶縁膜９が形成され、この層間絶縁膜９内にパッ
ド多結晶シリコン膜７が埋設される。この層間絶縁膜９
には、メモリセル領域については一対のｎ型不純物拡散
層５のうちの一方の上に形成されたｎ型パッド多結晶シ
リコン膜７の表面の一部が、周辺回路領域については一
対のｐ型不純物拡散層６のうちの一方の上に形成された
ｐ型パッド多結晶シリコン膜８の表面の一部がそれぞれ
露出するように層間絶縁膜９を穿つビットコンタクトと
なる各コンタクト孔１０が形成され、このコンタクト孔
１０内を充填するとともに層間絶縁膜９上に配設されて
ビット線となるポリサイド配線層１３がパターン形成さ
れている。
【０１４７】ポリサイド配線層１３は、ｎ型（ｐ型でも
よい）の多結晶シリコン膜３２の上に高融点金属のシリ
サイド膜３３が積層された２層構造を有しており、下地
膜である高融点且つ導電性の拡散防止膜３１を介して層
間絶縁膜９上に形成されている。
【０１４８】拡散防止膜３１は、シリコンを含有するＴ
ｉＳｉＮやＷＳｉＮからなる下地膜であり、層間絶縁膜
９の表面及びコンタクト孔１０の内壁面（即ち、側壁面
である層間絶縁膜９の露出面及び底面であるパッド多結
晶シリコン膜７，８の露出面）を被覆している。この拡
散防止膜３１の上にポリサイド配線層１３が堆積形成さ
れており、この拡散防止膜３１により、メモリセル領域
におけるｎ型不純物拡散層５（及びこのｎ型不純物拡散
層５と接続されたｎ型パッド多結晶シリコン膜７）のｎ
型不純物と周辺回路領域におけるｐ型不純物拡散層６
（及びこのｐ型不純物拡散層６と接続されたｐ型パッド
多結晶シリコン膜８）のｐ型不純物との相互拡散が防止
される。そして、ポリサイド配線層１３が、拡散防止膜
３１及びパッド多結晶シリコン膜７，８を介してメモリ
セル領域における前記一方の不純物拡散層５及び周辺回
路領域における前記一方の不純物拡散層６と電気的に接
続されてビット線として機能することになる。
【０１４９】そして、ポリサイド配線層１３を覆うよう
にキャップ絶縁膜１４が堆積形成されており、このキャ
ップ絶縁膜１４及びその下層の層間絶縁膜９にはメモリ
セル領域においてポリサイド配線層１３と接続されてい
ない他方のｎ型不純物拡散層５の上に形成されたｎ型パ
ッド多結晶シリコン膜７の表面の一部を露出させるスト
レージコンタクトとなるコンタクト孔３４が開孔形成さ
れている。そして、このキャップ絶縁膜１４の上にメモ
リセル領域のメモリキャパシタが設けられている。
【０１５０】メモリキャパシタは、多結晶シリコンから
なるストレージノード電極３５、例えばＯＮＯ複合膜か
らなる誘電体膜３６及び多結晶シリコンからなるセルプ
レート電極３７が順次積層され、これらが所定形状にパ
ターニングされて構成されている。ここで、ストレージ
ノード電極３５は、コンタクト孔３４を充填し、ｎ型パ
ッド多結晶シリコン膜７を介して前記他方のｎ型不純物
拡散層５と電気的に接続されている。
【０１５１】そして、メモリキャパシタを覆うように当
該メモリキャパシタ上及びキャップ絶縁膜１４上にＢＰ
ＳＧ膜である層間絶縁膜１５が堆積形成されており、こ
の層間絶縁膜１５及びその下層のキャップ絶縁膜１４に
は、ポリサイド配線層１３のシリサイド膜３３の表面の
一部を露出させるコンタクト孔３８が開孔形成されてい
る。
【０１５２】コンタクト孔３８の内壁面（即ち、側壁面
である層間絶縁膜１５の露出面及び底面であるシリサイ
ド膜３３の露出面）には、ＴｉＮからなる下地保護膜３
９が被覆形成され、更にこの下地保護膜３９を介してコ
ンタクト孔３８内を充填するタングステンプラグ（Ｗプ
ラグ）４０が形成されている。なお、下地保護膜３９の
材料としては、ＴｉＮの代わりに、ＴｉＳｉＮやＷＳｉ
Ｎを用いてもよい。上層に更なる配線層を形成する場合
には、ＴｉＳｉＮやＷＳｉＮを用いる方がより好適であ
る。
【０１５３】更に、Ｗプラグ４０の露出した上面を含む
層間絶縁膜１５の全面にアルミニウム合金等からなるア
ルミ配線層１６がパターン形成されており、このアルミ
配線層１６がＷプラグ４０を介して下層のポリサイド配
線層１３と電気的に接続されている。
【０１５４】そして、アルミ配線層１６を覆うようにＢ
ＰＳＧ膜である層間絶縁膜等が形成されて、ＤＲＡＭが
構成されている。
【０１５５】なお、第１の実施形態においては、不純物
拡散層５，６の上にパッド多結晶シリコン膜７，８をパ
ターン形成したＤＲＡＭを例示したが、本発明はこれに
限定されることなく、例えば図２に示すように、コンタ
クト孔１０をシリコン半導体基板１の表面の不純物拡散
層５，６の形成部位を露出させるように形成し、コンタ
クト孔１０内の拡散防止膜３１を介してポリサイド配線
層１３を不純物拡散層５，６と接続するとともに、スト
レージノード電極３５をコンタクト孔３４を介して不純
物拡散層５と接続するように、ＤＲＡＭのメモリセル領
域を構成してもよい。
【０１５６】上述のように、第１の実施形態のＤＲＡＭ
においては、ｎ型及びｐ型の不純物拡散層５，６のｎ型
及びｐ型不純物の相互拡散を防止する拡散防止膜とし
て、シリコンを含有する高融点且つ導電性の拡散防止膜
３１が設けられ、この拡散防止膜３１を介してポリサイ
ド配線層１３が不純物拡散層５，６と電気的に接続され
る。この拡散防止膜３１は、耐熱性に優れており、高温
熱処理が施されても剥離や接合リークを起こすことがな
い。従って、本例のようにポリサイド配線層１３をビッ
ト線として用いてＣＯＢ構造のＤＲＡＭを構成する場合
等のように、ポリサイド配線層１３と拡散防止膜３１を
形成した後に高温熱処理が必要な半導体素子を作成する
場合でも、反対導電型の不純物拡散層５，６の非オーミ
ック接触や拡散防止膜のバリヤ性の破壊、高抵抗化等の
高温熱処理に起因する不都合の発生が抑止されることに
なる。
【０１５７】続いて、第１の実施形態のＤＲＡＭの製造
方法について説明する。図３〜図５は、このＤＲＡＭの
製造方法を工程順に示した概略断面図である。なお、図
３〜図５の各図に記した符号は、図１に記した符号に対
応して記載されている。
【０１５８】先ず、図３（ａ）に示すように、ｐ型のシ
リコン半導体基板１の表面領域にｎ型の不純物を導入し
て島状のｎ型ウェル１２を形成する。このとき、シリコ
ン半導体基板１のｎ型ウェル１２以外の領域がｐ型ウェ
ル１１となり、ｎ型ウェル１２上に周辺回路領域が、ｐ
型ウェル１１上にメモリセル領域が形成されることにな
る。
【０１５９】続いて、シリコン半導体基板１の表面にフ
ィールドシールド素子分離構造２を形成し、これらフィ
ールドシールド素子分離構造２によりメモリセル領域及
び周辺回路領域の素子活性領域をそれぞれ画定する。
【０１６０】即ち、先ず、メモリセル領域及び周辺回路
領域のシリコン半導体基板１の表面に熱酸化を施してシ
ールドゲート酸化膜２１ａを形成した後、多結晶シリコ
ン膜２２及びシリコン酸化膜２１ｂを順次形成する。
【０１６１】その後、これらシールドゲート酸化膜２１
ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを
フォトリソグラフィー及びそれに続くドライエッチング
等によりパターニングし、それぞれ選択的に除去して素
子活性領域を画定する。
【０１６２】しかる後、残存したシールドゲート酸化膜
２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１
ｂを覆うように全面にシリコン酸化膜を成膜した後に、
当該シリコン酸化膜の全面をＲＩＥ等により異方性ドラ
イエッチングしてシールドゲート酸化膜２１ａ、多結晶
シリコン膜２２及びシリコン酸化膜２１ｂの側面にシリ
コン酸化物を残し、側壁保護膜２１ｃを形成する。
【０１６３】これにより、メモリセル領域及び周辺回路
領域において、シリコン酸化膜により囲まれた多結晶シ
リコン膜からなるシールドプレート電極２２を備えたフ
ィールドシールド素子分離構造２が形成される。
【０１６４】次いで、メモリセル領域及び周辺回路領域
の素子活性領域において、シリコン半導体基板１の表面
に熱酸化を施して、或いはＣＶＤ法等によりゲート酸化
膜３を形成する。さらに、ゲート酸化膜３の全面にＣＶ
Ｄ法等により多結晶シリコン膜を堆積形成した後、これ
をフォトリソグラフィー及びそれに続くドライエッチン
グ等によりパターニングして、ゲート酸化膜３の上にゲ
ート電極４を形成する。
【０１６５】次いで、ゲート電極４を覆うようにＣＶＤ
法等により全面にシリコン酸化膜を堆積形成し、続いて
当該シリコン酸化膜の全面をＲＩＥ等により異方性ドラ
イエッチングして、ゲート電極４の上面及び側面にのみ
前記シリコン酸化膜を残してゲート電極４を覆うキャッ
プ絶縁膜２３及び側壁保護膜２４を形成するとともに、
各ゲート電極４間、各フィールドシールド素子分離構造
１２間及びゲート電極４とフィールドシールド素子分離
構造２との間におけるゲート酸化膜３を除去し、これら
の部位のシリコン半導体基板１の表面を露出させる。
【０１６６】続いて、ＣＶＤ法により全面にノンドープ
の多結晶シリコン膜を堆積形成し、これをフォトリソグ
ラフィー及びそれに続くドライエッチング等によりパタ
ーニングして、キャップ絶縁膜２３上及びフィールドシ
ールド素子分離構造２上の前記多結晶シリコン膜を除去
する。このとき、各ゲート電極４間、各フィールドシー
ルド素子分離構造１２間及びゲート電極４とフィールド
シールド素子分離構造２との間におけるシリコン半導体
基板１の表面と電気的に接続され、各々がキャップ絶縁
膜２３上或いはフィールドシールド素子分離構造２上で
電気的に分離された各パッド多結晶シリコン膜が形成さ
れる。
【０１６７】続いて、図３（ｂ）に示すように、メモリ
セル領域側、即ちｐ型ウェル１１の上部にフォトレジス
トを塗布してレジストマスク４１を形成し、このレジス
トマスク４１をマスクとして、周辺回路領域側（ｎ型ウ
ェル１２側）のパッド多結晶シリコン膜に対してホウ素
等のｐ型不純物をイオン注入してｐ型パッド多結晶シリ
コン膜８を形成する。
【０１６８】続いて、レジストマスク４１を灰化処理等
の手法を用いて除去した後、図４（ａ）に示すように、
周辺回路領域、即ちｎ型ウェル１２の上部にフォトレジ
ストを塗布してレジストマスク４２を形成し、このレジ
ストマスク４２をマスクとして、メモリセル領域側のパ
ッド多結晶シリコン膜に対して燐や砒素等のｎ型不純物
をイオン注入してｎ型パッド多結晶シリコン膜７を形成
する。
【０１６９】そして、レジストマスク４２を灰化処理等
の手法を用いて除去した後、９００℃〜９５０℃のアニ
ール処理を施して各パッド多結晶シリコン膜７，８に導
入されたｎ型及びｐ型不純物をシリコン半導体基板１の
表面領域に外方拡散させ、ｎ型及びｐ型不純物拡散層
５，６を形成する。
【０１７０】続いて、図４（ｂ）に示すように、メモリ
セル領域及び周辺回路領域の全面に常圧ＣＶＤ法により
ＢＰＳＧ膜を堆積させて層間絶縁膜９を堆積形成し、こ
の層間絶縁膜９に９００℃以上の所定温度で熱処理を施
してリフローさせ、層間絶縁膜９の表面を平坦化させ
る。
【０１７１】続いて、層間絶縁膜９にフォトリソグラフ
ィー及びそれに続くドライエッチング等を施して、メモ
リセル領域については一対のｎ型不純物拡散層５のうち
の一方の上に形成されたｎ型パッド多結晶シリコン膜７
の表面の一部を、周辺回路領域については一対のｐ型不
純物拡散層６のうちの一方の上に形成されたｐ型パッド
多結晶シリコン膜８の表面の一部をそれぞれ露出させる
ビットコンタクトとなる各コンタクト孔１０を開孔形成
する。
【０１７２】続いて、シリコンを含有するＴｉＳｉＮや
ＷＳｉＮを材料として、スパッタ法により、層間絶縁膜
９の表面及びコンタクト孔１０の内壁面を被覆するよう
に下地膜を堆積形成する。
【０１７３】次いで、低圧ＣＶＤ法により、下地膜を介
してコンタクト孔１０内を充填するｎ型（ｐ型でもよ
い）の多結晶シリコン膜を下地膜上に堆積形成し、続い
てスパッタ法により、この多結晶シリコン膜上に高融点
金属のシリサイド膜を堆積形成する。
【０１７４】そして、成膜されたシリサイド膜、多結晶
シリコン膜及び下地膜にフォトリソグラフィー及びそれ
に続くドライエッチング等を施して所定形状にパターニ
ングし、下地膜がパターニングされてなる拡散防止膜３
１と、この拡散防止膜３１の上にシリサイド膜３３と多
結晶シリコン膜３２との２層構造とされてなるポリサイ
ド配線層１３とを形成する。
【０１７５】続いて、図５（ａ）に示すように、ＳｉＯ
2 等を材料として、ＣＶＤ法等によりポリサイド配線層
１３を覆うようにキャップ絶縁膜１４を堆積形成し、こ
のキャップ絶縁膜１４の上にメモリキャパシタを以下に
示すようにして形成する。
【０１７６】先ず、フォトリソグラフィー及びそれに続
くドライエッチング等を施して、キャップ絶縁膜１４及
びその下層の層間絶縁膜９にメモリセル領域においてポ
リサイド配線層１３と接続されていない他方のｎ型不純
物拡散層５の上に形成されたｎ型パッド多結晶シリコン
膜７の表面の一部を露出させるストレージコンタクトと
なるコンタクト孔３４を開孔形成する。
【０１７７】次いで、コンタクト孔３４内を含むキャッ
プ絶縁膜１４の上にＣＶＤ法等により多結晶シリコン膜
を堆積形成し、フォトリソグラフィー及びそれに続くド
ライエッチング等を施して所定形状のストレージノード
電極３５をパターン形成する。
【０１７８】次いで、ストレージノード電極３５を覆う
ようにＯＮＯ複合膜を形成し、ヒーリング酸化させる。
その後、フォトリソグラフィー及びそれに続くドライエ
ッチング等を施して所定形状の誘電体膜３６をパターン
形成する。
【０１７９】しかる後、ＣＶＤ法等により、誘電体膜３
６を覆うように多結晶シリコン膜を堆積形成し、フォト
リソグラフィー及びそれに続くドライエッチング等を施
して所定形状のセルプレート電極３７を形成して、スト
レージノード電極３５、誘電体膜３６及びセルプレート
電極３７から構成されるメモリキャパシタを完成させ
る。
【０１８０】続いて、図５（ｂ）に示すように、メモリ
キャパシタを覆うように、メモリセル領域及び周辺回路
領域の全面に常圧ＣＶＤ法によりＢＰＳＧ膜を堆積させ
て層間絶縁膜１５を形成し、この層間絶縁膜１５に９０
０℃以上の所定温度で熱処理を施してリフローさせ、層
間絶縁膜１５の表面を平坦化させる。
【０１８１】続いて、層間絶縁膜１５及びその下層のキ
ャップ絶縁膜１４にフォトリソグラフィー及びそれに続
くドライエッチング等を施して、ポリサイド配線層１３
のシリサイド膜３３の表面の一部を露出させるコンタク
ト孔３８を開孔形成する。
【０１８２】次いで、ＴｉＮを材料として、スパッタ法
によりコンタクト孔３８の内壁面を被覆するようにＴｉ
Ｎ膜を形成し、続いてタングステンを材料として、低圧
ＣＶＤ法によりＴｉＮ膜を介してコンタクト孔３８を充
填するタングステン膜を形成する。そして、フッ化硫黄
系のエッチングガスを用いてタングステン膜及びＴｉＮ
膜をエッチングして、ＴｉＮ膜がコンタクト孔３８内に
残存してなる下地保護膜３９及びコンタクト孔３８内を
下地保護膜３９を介して充填してなるＷプラグ４０を形
成する。
【０１８３】続いて、スパッタ法により、Ｗプラグ４０
及び下地保護膜３９の露出した上面を含む層間絶縁膜１
５の全面にアルミニウム合金膜を堆積形成し、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチング等を施して、Ｗプラグ４０及び下地保
護膜３９と電気的に接続されてなるアルミ配線層１６を
パターン形成する。
【０１８４】しかる後、アルミ配線層１６を覆うように
ＢＰＳＧ膜である層間絶縁膜等を形成して、ＤＲＡＭを
完成させる。
【０１８５】上述のように、第１の実施形態のＤＲＡＭ
の製造方法においては、ｎ型及びｐ型の不純物拡散層
５，６のｎ型及びｐ型不純物の相互拡散を防止する拡散
防止膜として、シリコンを含有する高融点且つ導電性の
拡散防止膜３１を設け、この拡散防止膜３１を介してポ
リサイド配線層１３を不純物拡散層５，６と電気的に接
続する。この拡散防止膜３１は、耐熱性に優れており、
高温熱処理が施されても剥離や接合リークを起こすこと
がない。従って、本例のようにポリサイド配線層１３を
ビット線として用いてＣＯＢ構造のＤＲＡＭを製造する
場合等のように、ポリサイド配線層１３と拡散防止膜３
１を形成した後に例えば９００℃以上の高温熱処理が必
要な半導体素子を作成する場合でも、反対導電型の不純
物拡散層５，６の非オーミック接触や拡散防止膜のバリ
ヤ性の破壊、高抵抗化等の高温熱処理に起因する不都合
の発生を抑止することができる。
【０１８６】更に、ビット線として機能するポリサイド
配線層１３を分離することなく拡散防止膜３１により相
反する両不純物の相互拡散を防止することができるた
め、ポリサイド配線層１３を分離するフォトリソグラフ
ィー等の工程が不要となって製造工程数の削減化が実現
する。
【０１８７】（第２の実施形態）次に、第２の実施形態
について説明する。この第２の実施形態においては、第
１の実施形態と同様にＤＲＡＭ及びその製造方法につい
て例示する。この第２の実施形態のＤＲＡＭは、第１の
実施形態のそれとほぼ同様の構成を有するが、ビット線
として機能するポリサイド配線層の形状及びその下地膜
である拡散防止膜の形成部位等が異なる。
【０１８８】図６は、第２の実施形態によるＤＲＡＭの
メモリセル領域の主要部及び周辺回路領域の一部を示す
概略断面図である。このＤＲＡＭは、メモリセル領域に
おいて実質的にビット線の上部にメモリキャパシタが形
成されてなるＣＯＢ構造のものである。ここで、図１と
対応する部材等については同符号を記して説明を省略す
る。
【０１８９】このＤＲＡＭは、第１の実施形態によるＤ
ＲＡＭと同様に、シリコン半導体基板１に島状のｎ型ウ
ェル１２が形成され、シリコン半導体基板１の他の部位
がｐ型ウェル１１とされており、ｐ型ウェル１１上にメ
モリセル領域の構成要素（アクセストランジスタ及びメ
モリキャパシタ）が、ｎ型ウェル１２上に周辺回路領域
の構成要素（ｐＭＯＳトランジスタ等）がそれぞれ形成
されている。
【０１９０】そして、ｎ型及びｐ型のパッド多結晶シリ
コン膜７，８がパターン形成され、シリコン半導体基板
１のｎ型パッド多結晶シリコン膜７との接続部位にはｎ
型不純物拡散層５が、ｐ型パッド多結晶シリコン膜８と
の接続部位にはｐ型不純物拡散層６がそれぞれ形成され
ており、これらパッド多結晶シリコン膜７，８を覆う層
間絶縁膜９には、メモリセル領域については一対のｎ型
不純物拡散層５のうちの一方の上に形成されたｎ型パッ
ド多結晶シリコン膜７の表面の一部を、周辺回路領域に
ついては一対のｐ型不純物拡散層６のうちの一方の上に
形成されたｐ型パッド多結晶シリコン膜８の表面の一部
をそれぞれ露出させるコンタクト孔１０が形成されてい
る。
【０１９１】第２の実施形態のＤＲＡＭにおいては、コ
ンタクト孔１０内を充填するとともに層間絶縁膜９上に
配設されてビット線となるポリサイド配線層が、ｎ型ポ
リサイド配線層５１及びｐ型ポリサイド配線層５２から
なり、メモリセル領域にｎ型ポリサイド配線層５１が、
周辺回路領域にｐ型ポリサイド配線層５２が配されてメ
モリセル領域側と周辺回路領域側とでｎ型及びｐ型ポリ
サイド配線層５１，５２が分離されている。
【０１９２】ｎ型ポリサイド配線層５１は、ｎ型多結晶
シリコン膜６１の上に高融点金属のシリサイド膜６２が
積層された２層構造を有しており、ｎ型多結晶シリコン
膜６１がメモリセル領域側のコンタクト孔１０を充填し
て前記一方のｎ型不純物拡散層５と接続されている。ま
た、ｐ型ポリサイド配線層５２は、ｐ型多結晶シリコン
膜６３の上に高融点金属のシリサイド膜６４が積層され
た２層構造を有しており、ｐ型多結晶シリコン膜６３が
周辺回路領域側のコンタクト孔１０を充填して前記一方
のｐ型不純物拡散層６と接続されている。そして、ｎ型
ポリサイド配線層５１とｐ型ポリサイド配線層５２と
が、層間絶縁膜９上で互いに分離されている。
【０１９３】そして、ｎ型及びｐ型ポリサイド配線層５
１，５２を覆うようにキャップ絶縁膜１４が堆積形成さ
れており、このキャップ絶縁膜１４及びその下層の層間
絶縁膜９にはメモリセル領域においてｎ型ポリサイド配
線層５１と接続されていない他方のｎ型不純物拡散層５
の上に形成されたｎ型パッド多結晶シリコン膜７の表面
の一部を露出させるストレージコンタクトとなるコンタ
クト孔３４が開孔形成されている。そして、第１の実施
形態の場合と同様に、このキャップ絶縁膜１４の上にメ
モリセル領域のメモリキャパシタが設けられている。
【０１９４】そして、メモリキャパシタを覆うように当
該メモリキャパシタ上及びキャップ絶縁膜１４上にＢＰ
ＳＧ膜である層間絶縁膜１５が堆積形成されており、こ
の層間絶縁膜１５及びその下層のキャップ絶縁膜１４に
は、ｎ型及びｐ型ポリサイド配線層５１，５２の各シリ
サイド膜６２，６４の表面の一部をそれぞれ露出させる
コンタクト孔３８ａ，３８ｂが開孔形成されている。
【０１９５】コンタクト孔３８ａ，３８ｂの内壁面（即
ち、側壁面である層間絶縁膜１５の露出面及び底面であ
る各シリサイド膜６２，６４の露出面）には、それぞれ
下地膜である高融点且つ導電性の拡散防止膜５３が被覆
形成され、更にこの拡散防止膜５３を介して各コンタク
ト孔３８ａ，３８ｂ内を充填するタングステンプラグ
（Ｗプラグ）４０がそれぞれ形成されている。
【０１９６】拡散防止膜５３は、シリコンを含有するＴ
ｉＳｉＮやＷＳｉＮからなる下地膜である。この拡散防
止膜５３により、後述のアルミ配線層１６によりｎ型及
びｐ型ポリサイド配線層５１，５２を電気的に接続した
際に、メモリセル領域におけるｎ型不純物拡散層５（及
びこのｎ型不純物拡散層５と接続されたｎ型パッド多結
晶シリコン膜７）のｎ型不純物と周辺回路領域における
ｐ型不純物拡散層６（及びこのｐ型不純物拡散層６と接
続されたｐ型パッド多結晶シリコン膜８）のｐ型不純物
との相互拡散が防止される。
【０１９７】更に、Ｗプラグ４０の露出した上面を含む
層間絶縁膜１５の全面にアルミニウム合金等からなるア
ルミ配線層１６がパターン形成されており、このアルミ
配線層１６がＷプラグ４０及び拡散防止膜５３を介して
下層のｎ型及びｐ型ポリサイド配線層５１，５２と電気
的に接続されている。
【０１９８】そして、アルミ配線層１６を覆うようにＢ
ＰＳＧ膜である層間絶縁膜等が形成されて、ＤＲＡＭが
構成されている。
【０１９９】上述のように、第２の実施形態のＤＲＡＭ
においては、ｎ型及びｐ型の不純物拡散層５，６のｎ型
及びｐ型不純物の相互拡散を防止する拡散防止膜とし
て、シリコンを含有する高融点且つ導電性の拡散防止膜
５３が設けられ、この拡散防止膜５３を介して不純物拡
散層５，６と接続されたｎ型及びｐ型ポリサイド配線層
５１，５２がアルミ配線層１６と電気的に接続される。
この拡散防止膜５３は、耐熱性に優れており、高温熱処
理が施されても剥離や接合リークを起こすことがない。
従って、本例のようにｎ型及びｐ型ポリサイド配線層５
１，５２（及び拡散防止膜５３）をビット線として用い
てＣＯＢ構造のＤＲＡＭを構成する場合等のように、ｎ
型及びｐ型ポリサイド配線層５１，５２と拡散防止膜５
３を形成した後に高温熱処理が必要な半導体素子を作成
する場合でも、反対導電型の不純物拡散層５，６の非オ
ーミック接触や拡散防止膜のバリヤ性の破壊、高抵抗化
等の高温熱処理に起因する不都合の発生が抑止されるこ
とになる。
【０２００】次に、第２の実施形態のＤＲＡＭの製造方
法について説明する。図７〜図１０は、このＤＲＡＭの
製造方法を工程順に示した概略断面図である。なお、図
７〜図１０の各図に記した符号は、図６に記した符号に
対応して記載されている。
【０２０１】先ず、図７（ａ）に示すように、ｐ型のシ
リコン半導体基板１の表面領域にｎ型の不純物を導入し
て島状のｎ型ウェル１２を形成し、シリコン半導体基板
１のｎ型ウェル１２以外の領域をｐ型ウェル１１とす
る。続いて、シリコン半導体基板１の表面にフィールド
シールド素子分離構造２を形成してメモリセル領域及び
周辺回路領域の素子活性領域をそれぞれ画定し、ゲート
酸化膜３及びゲート電極４、当該ゲート電極４を囲むキ
ャップ絶縁膜２３及び側壁保護膜２４を形成する。
【０２０２】続いて、ＣＶＤ法により全面にノンドープ
の多結晶シリコン膜を堆積形成し、これをフォトリソグ
ラフィー及びそれに続くドライエッチング等によりパタ
ーニングして、キャップ絶縁膜２３上及びフィールドシ
ールド素子分離構造２上の前記多結晶シリコン膜を除去
する。このとき、各ゲート電極４間、各フィールドシー
ルド素子分離構造１２間及びゲート電極４とフィールド
シールド素子分離構造２との間におけるシリコン半導体
基板１の表面と電気的に接続され、各々がキャップ絶縁
膜２３上或いはフィールドシールド素子分離構造２上で
電気的に分離された各パッド多結晶シリコン膜が形成さ
れる。
【０２０３】続いて、図７（ｂ）に示すように、メモリ
セル領域及び周辺回路領域の全面に常圧ＣＶＤ法により
ＢＰＳＧ膜を堆積させて層間絶縁膜９を形成し、この層
間絶縁膜９に９００℃以上の所定温度で熱処理を施して
リフローさせ、層間絶縁膜９の表面を平坦化させる。
【０２０４】続いて、層間絶縁膜９にフォトリソグラフ
ィー及びそれに続くドライエッチング等を施して、メモ
リセル領域及び周辺回路領域について、それぞれ所定の
パッド多結晶シリコン膜の表面の一部を露出させるビッ
トコンタクトとなる各コンタクト孔１０を開孔形成す
る。
【０２０５】次いで、低圧ＣＶＤ法により、コンタクト
孔１０内を充填するノンドープ多結晶シリコン膜４５を
層間絶縁膜９上に堆積形成する。
【０２０６】続いて、図８（ａ）に示すように、メモリ
セル領域側、即ちｐ型ウェル１１上のノンドープ多結晶
シリコン膜４５にフォトレジストを塗布してレジストマ
スク４３を形成し、このレジストマスク４３をマスクと
して、周辺回路領域側のノンドープ多結晶シリコン膜４
５に対してホウ素等のｐ型不純物をイオン注入する。こ
のとき、多結晶シリコン膜４５にｐ型領域が形成される
とともに、ｐ型パッド多結晶シリコン膜８が形成され
る。
【０２０７】続いて、レジストマスク４３を灰化処理等
の手法を用いて除去した後、図８（ｂ）に示すように、
周辺回路領域、即ちｎ型ウェル１２上のノンドープ多結
晶シリコン膜４５にフォトレジストを塗布してレジスト
マスク４４を形成し、このレジストマスク４４をマスク
として、メモリセル領域側のノンドープ多結晶シリコン
膜に対して燐や砒素等のｎ型不純物をイオン注入する。
このとき、多結晶シリコン膜４５にｎ型領域が形成され
るとともに、ｎ型パッド多結晶シリコン膜７が形成され
る。
【０２０８】そして、レジストマスク４４を灰化処理等
の手法を用いて除去した後、９００℃〜９５０℃のアニ
ール処理を施して各パッド多結晶シリコン膜７，８に導
入されたｎ型及びｐ型不純物をシリコン半導体基板１の
表面領域に外方拡散させ、ｎ型及びｐ型不純物拡散層
５，６を形成し、メモリセル領域の素子活性領域にｎ型
のＭＯＳトランジスタであるアクセストランジスタを、
周辺回路領域の素子活性領域にｐ型のＭＯＳトランジス
タをそれぞれ完成させる。
【０２０９】次いで、図９（ａ）に示すように、スパッ
タ法により、上述の如くイオン注入された多結晶シリコ
ン膜４５上に高融点金属のシリサイド膜４６を堆積形成
する。
【０２１０】そして、図９（ｂ）に示すように、シリサ
イド膜４６及び多結晶シリコン膜４５にフォトリソグラ
フィー及びそれに続くドライエッチング等を施してｎ型
の不純物が導入された側とｐ型の不純物が導入された側
とに分断し、多結晶シリコン膜６１及びシリサイド膜６
２からなるｎ型ポリサイド配線層５１と、多結晶シリコ
ン膜６３及びシリサイド膜６４からなるｐ型ポリサイド
配線層５２とをパターン形成する。
【０２１１】続いて、図１０に示すように、ＳｉＯ2 等
を材料として、ＣＶＤ法等によりｎ型及びｐ型ポリサイ
ド配線層５１，５２を覆うようにキャップ絶縁膜１４を
堆積形成し、このキャップ絶縁膜１４の上に、コンタク
ト孔３４を充填するストレージノード電極３５と、誘電
体膜３６と、セルプレート電極３７とからなるメモリキ
ャパシタをパターン形成する。
【０２１２】続いて、メモリキャパシタを覆うように、
メモリセル領域及び周辺回路領域の全面に常圧ＣＶＤ法
によりＢＰＳＧ膜を堆積させて層間絶縁膜１５を形成
し、この層間絶縁膜１５に９００℃以上の所定温度で熱
処理を施してリフローさせ、層間絶縁膜１５の表面を平
坦化させる。
【０２１３】続いて、層間絶縁膜１５及びその下層のキ
ャップ絶縁膜１４にフォトリソグラフィー及びそれに続
くドライエッチング等を施して、ｎ型及びｐ型ポリサイ
ド配線層５１，５２のシリサイド膜６２，６４の表面の
一部をそれぞれ露出させるコンタクト孔３８ａ，３８ｂ
を開孔形成する。
【０２１４】次いで、シリコンを含有するＴｉＳｉＮや
ＷＳｉＮを材料として、スパッタ法によりコンタクト孔
３８ａ，３８ｂの内壁面（即ち、側壁面である層間絶縁
膜１５の露出面及び底面である各シリサイド膜６２，６
４の露出面）を被覆するように下地膜４７を形成し、続
いてタングステンを材料として、低圧ＣＶＤ法により下
地膜４７を介してコンタクト孔３８ａ，３８ｂを充填す
るタングステン膜４８を形成する。
【０２１５】そして、フッ化硫黄系のエッチングガスを
用いてタングステン膜４８及び下地膜４７をエッチング
して、下地膜４７がコンタクト孔３８ａ，３８ｂ内に残
存してなる拡散防止膜５３及びコンタクト孔３８ａ，３
８ｂ内を拡散防止膜５３を介して充填してなるＷプラグ
４０を形成する。
【０２１６】続いて、スパッタ法により、Ｗプラグ４０
及び拡散防止膜５３の露出した上面を含む層間絶縁膜１
５の全面にアルミニウム合金膜を堆積形成し、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチング等を施して、Ｗプラグ４０及び拡散防
止膜５３と電気的に接続されてなるアルミ配線層１６を
パターン形成する。
【０２１７】しかる後、アルミ配線層１６を覆うように
ＢＰＳＧ膜である層間絶縁膜を形成し、各種配線等を形
成して、ＤＲＡＭを完成させる。
【０２１８】上述のように、第２の実施形態のＤＲＡＭ
の製造方法においては、ｎ型及びｐ型の不純物拡散層
５，６のｎ型及びｐ型不純物の相互拡散を防止する拡散
防止膜として、シリコンを含有する高融点且つ導電性の
拡散防止膜５３を設け、この拡散防止膜５３を介して不
純物拡散層５，６と接続されたｎ型及びｐ型ポリサイド
配線層５１，５２をアルミ配線１６と電気的に接続す
る。この拡散防止膜５３は、耐熱性に優れており、高温
熱処理が施されても剥離や接合リークを起こすことがな
い。従って、本例のようにｎ型及びｐ型ポリサイド配線
層５１，５２（及び拡散防止膜５３）をビット線として
用いてＣＯＢ構造のＤＲＡＭを製造する場合等のよう
に、ｎ型及びｐ型ポリサイド配線層５１，５２と拡散防
止膜５３を形成した後に例えば９００℃以上の高温熱処
理が必要な半導体素子を作成する場合でも、反対導電型
の不純物拡散層５，６の非オーミック接触や拡散防止膜
のバリヤ性の破壊、高抵抗化等の高温熱処理に起因する
不都合の発生を抑止することができる。
【０２１９】（第３の実施形態）次に、第３の実施形態
について説明する。この第３の実施形態においては、い
わゆるデュアルゲートのＣＭＯＳインバータ及びその製
造方法について例示する。図１１は第３の実施形態によ
るＣＭＯＳインバータの概略斜視図であり、図１２は図
１１中の一点鎖線Ａ−Ａ’に沿った概略断面図、図１３
は図１１中の一点鎖線Ｂ−Ｂ’に沿った概略断面図であ
る。
【０２２０】このＣＭＯＳインバータは、シリコン半導
体基板７１にｎ型及びｐ型ウェル７２，７３が形成さ
れ、フィールドシールド素子分離構造７４により各素子
活性領域が画定されており、ｎ型ウェル７２上の素子活
性領域にｐＭＯＳトランジスタを、ｐ型ウェル７３上の
素子活性領域にｎＭＯＳトランジスタが形成されて構成
されている。なお、フィールドシールド素子分離構造７
４は、第１の実施形態で例示したＤＲＡＭのフィールド
シールド素子分離構造２と同様に、シールドゲート酸化
膜７４ｂ上にシールドプレート電極７４ａ及びそのキャ
ップ絶縁膜７４ｃがパターン形成され、シールドゲート
酸化膜７４ｂ、シールドプレート電極７４ａ及びキャッ
プ絶縁膜７４ｃの側面に側壁保護膜７４ｄが形成され、
シールドプレート電極７４ａがシリコン酸化膜内に埋設
されて構成されている。
【０２２１】ｐＭＯＳトランジスタは、シリコン半導体
基板７１のｎ型ウェル７２上にゲート酸化膜７５を介し
てパターン形成されたｐ型ポリサイド層８１と、このｐ
型ポリサイド層８１の両側のシリコン半導体基板７１の
表面領域にｐ型の不純物が導入されて形成された一対の
ｐ型不純物拡散層８２とを有して構成されている。ここ
で、ｐ型ポリサイド層８１は、ｐ型ゲート電極８５及び
ＷＳｉ等の高融点金属のシリサイド膜８７が積層されて
共にゲート電極形状にパターン形成されてなるものであ
る。
【０２２２】ｎＭＯＳトランジスタは、シリコン半導体
基板７１のｐ型ウェル７３上にゲート酸化膜７５を介し
てパターン形成されたｎ型ポリサイド層８３と、このｎ
型ポリサイド層８３の両側のシリコン半導体基板７１の
表面領域にｎ型の不純物が導入されて形成された一対の
ｎ型不純物拡散層８４とを有して構成されている。ここ
で、ｎ型ポリサイド層８３は、ｎ型ゲート電極８６及び
ＷＳｉ等の高融点金属のシリサイド膜８８が積層されて
共にゲート電極形状にパターン形成されてなるものであ
る。
【０２２３】ここで、ｐ型ゲート電極８５は、ノンドー
プの多結晶シリコン膜にｐ型の不純物が導入されて形成
されるものであり、ｎ型ゲート電極８６は、ノンドープ
の多結晶シリコン膜にｎ型の不純物が導入されて形成さ
れるものであって、これらｐ型及びｎ型ゲート電極８
５，８６を含むｐ型及びｎ型ポリサイド層８１，８３
は、図１３に示すように、フィールドシールド素子分離
構造７４上で各一端部が近接して対向配置されている。
【０２２４】そして、フィールドシールド素子分離構造
７４及びｐ型及びｎ型ポリサイド層８１，８３の側部を
覆うようにＢＰＳＧ膜等からなる層間絶縁膜９０が形成
され、ｐ型及びｎ型ポリサイド層８１，８３のシリサイ
ド膜８７，８８の表面と層間絶縁膜９０の表面が略同一
面とされるとともに、層間絶縁膜９０に各ｐ型不純物拡
散層８２及び各ｎ型不純物拡散層８４の表面の一部を露
出させるコンタクト孔９１がそれぞれ形成されている。
【０２２５】そして、露出したシリサイド膜８７，８８
上及びコンタクト孔９１上にシリコンを含有する高融点
且つ導電性のＴｉＳｉＮやＷＳｉＮからなる拡散防止膜
８９ａ，８９ｂ，８９ｃがそれぞれ形成されている。こ
こで、拡散防止膜８９ａがシリサイド膜８７，８８を電
気的に接続するように略Ｃ字形状に形成されており、、
この拡散防止膜８９ａによりｐ型ポリサイド層８１とｎ
型ポリサイド層８３とが電気的に接続されている。ま
た、拡散防止膜８９ｂがフィールドシールド素子分離構
造７４を挟んで隣接するドレインとなるｐ型不純物拡散
層８２とｎ型不純物拡散層８４とを各コンタクト孔９１
内を介して電気的に接続するように、各拡散防止膜８９
ｃが各コンタクト孔９１内を介してソースとなるｐ型不
純物拡散層８２及びｎ型不純物拡散層８４とそれぞれ電
気的に接続するように形成されている。
【０２２６】そして、各拡散防止膜８９ａ〜８９ｃを覆
うようにＢＰＳＧ膜からなる層間絶縁膜が形成され、更
に、コンタクト孔や各種配線層（共に図示を省略す
る。）が形成され、ＣＭＯＳインバータが構成されてい
る。
【０２２７】このように、第３の実施形態のＣＭＯＳイ
ンバータにおいては、ｐ型及びｎ型不純物拡散層８２，
８４のｐ型及びｎ型不純物の相互拡散を防止する拡散防
止膜として、シリコンを含有する高融点且つ導電性の拡
散防止膜８９ｂ及び８９ｃが設けられ、拡散防止膜８９
ａを介してｐ型ポリサイド層８１とｎ型ポリサイド層８
３とが電気的に接続される。拡散防止膜８９ａ〜８９ｃ
は、耐熱性に優れており、高温熱処理が施されても剥離
や接合リークを起こすことがない。従って、本例のよう
に各々ポリサイド層とされた反対導電型のゲート電極を
設けたデュアルゲート構造のＣＭＯＳインバータを構成
する場合等のように、ポリサイド層と拡散防止膜８９ａ
〜８９ｃを形成した後に高温熱処理が必要な半導体素子
を作成する場合でも、反対導電型の不純物拡散層８２，
８４の非オーミック接触や拡散防止膜のバリヤ性の破
壊、高抵抗化等の高温熱処理に起因する不都合の発生が
抑止されることになる。
【０２２８】次に、第３の実施形態のＣＭＯＳインバー
タの製造方法について説明する。図１４〜図１６はＣＭ
ＯＳインバータの製造方法を工程順に示す概略斜視図で
あり、図１７は図１４中の一点鎖線Ａ−Ａ’に沿った概
略断面図、図１８は図１５中の一点鎖線Ａ−Ａ’に沿っ
た概略断面図、図１９は図１６中の一点鎖線Ａ−Ａ’に
沿った概略断面図である。
【０２２９】先ず、図１４及び図１７に示すように、シ
リコン半導体基板７１の表面領域にｎ型及びｐ型の不純
物を順次導入してｎ型及びｐ型ウェル７２，７３を形成
し、続いてシリコン半導体基板７１上にフィールドシー
ルド素子分離構造７４をパターン形成して各素子活性領
域を画定する。
【０２３０】次いで、シリコン半導体基板７１の全面に
ゲート酸化膜７５を形成する。続いて、ＣＶＤ法等によ
り、ゲート酸化膜７５上にノンドープの多結晶シリコン
膜を堆積形成する。
【０２３１】続いて、以下に示すように多結晶シリコン
膜にｐ型及びｎ型不純物を順次導入する。
【０２３２】先ず、ｎ型ウェル７２の上部にフォトレジ
ストを塗布し、フォトリソグラフィーによりレジストマ
スクを形成する。このレジストマスクでｎ型ウェル７２
上を覆った状態で、ｐ型ウェル７３側の多結晶シリコン
膜の表面領域に燐や砒素等のｎ型不純物をイオン注入
し、多結晶シリコン膜にｎ型の領域を形成する。
【０２３３】続いて、レジストマスクを灰化処理等の手
法を用いて除去した後、ｐ型ウェル７３の上部にフォト
レジストを塗布し、フォトリソグラフィーによりレジス
トマスクを形成する。このレジストマスクでｐ型ウェル
７３を覆った状態で、ｎ型ウェル７２側の多結晶シリコ
ン膜の表面領域にホウ素等のｐ型不純物をイオン注入
し、多結晶シリコン膜にｐ型の領域を形成する。
【０２３４】続いて、レジストマスクを灰化処理等の手
法を用いて除去した後、スパッタ法により、多結晶シリ
コン膜上にＷＳｉ等の高融点金属からなるシリサイド膜
を順次堆積形成する。
【０２３５】続いて、シリサイド膜、多結晶シリコン膜
及びゲート酸化膜７５にフォトリソグラフィー及びそれ
に続くドライエッチング等を施して、ｎ型ウェル７２の
素子活性領域に、ゲート酸化膜７５と、ｐ型ゲート電極
８５及びシリサイド膜８７からなるｐ型ポリサイド層８
１とを、ｐ型ウェル７３の素子活性領域に、ゲート酸化
膜７５と、ｎ型ゲート電極８６及びシリサイド膜８８か
らなるｎ型ポリサイド層８３とをそれぞれ形成する。こ
こで、ｐ型ポリサイド層８１及びｎ型ポリサイド層８３
を両者がフィールドシールド素子分離構造７４上で分断
するように形成する。
【０２３６】続いて、ｎ型ウェル７２側にレジストマス
クを形成し、このレジストマスクでｎ型ウェル７２上を
覆った状態で、ｎ型ポリサイド層８３をマスクとしてｎ
型ポリサイド層８３の両側におけるｐ型ウェル７３の表
面領域に燐や砒素等のｎ型不純物をイオン注入する。
【０２３７】続いて、ｐ型ウェル７３側にレジストマス
クを形成し、このレジストマスクでｐ型ウェル７３上を
覆った状態で、ｐ型ポリサイド層８１をマスクとしてｐ
型ポリサイド層８１の両側におけるｎ型ウェル７２の表
面領域にホウ素等のｐ型不純物をイオン注入する。
【０２３８】続いて、シリコン半導体基板７１に所定の
熱処理を施すことにより、ｎ型ウェル７２上には一対の
ｐ型不純物拡散層８２を、ｐ型ウェル７３上には一対の
ｎ型不純物拡散層８４をそれぞれ形成する。
【０２３９】次いで、図１５及び図１８に示すように、
ＣＶＤ法等により、全面にＢＰＳＧ膜よりなる層間絶縁
膜９０を堆積形成し、この層間絶縁膜９０の表面をいわ
ゆる化学−機械研磨法（ＣＭＰ法）によりｐ型ポリサイ
ド層８１及びｎ型ポリサイド層８３の各シリサイド膜８
７，８８の表面が露出するように研磨する。
【０２４０】続いて、層間絶縁膜９０にフォトリソグラ
フィー及びそれに続くドライエッチングを施して、各ｐ
型不純物拡散層８２及びｎ型不純物拡散層８４の表面の
一部を露出させる各コンタクト孔９１を開孔形成する。
【０２４１】次いで、図１６及び図１９に示すように、
全面にシリコンを含有する高融点且つ導電性のＴｉＳｉ
Ｎを材料として、スパッタ法等によりＴｉＳｉＮ膜８９
を順次堆積形成する。なお、ＴｉＳｉＮの代わりにＷＳ
ｉＮを材料として用いてもよい。
【０２４２】続いて、このＴｉＳｉＮ膜８９にフォトリ
ソグラフィー及びそれに続くドライエッチングを施し
て、シリサイド膜８７，８８上に一体形成されてｐ型ポ
リサイド層８１とｎ型ポリサイド層８３とを電気的に接
続する拡散防止膜８９ａ、フィールドシールド素子分離
構造７４を挟んで隣接するドレインとなるｐ型不純物拡
散層８２とｎ型不純物拡散層８４とを各コンタクト孔９
１内を介して電気的に接続する拡散防止膜８９ｂ、各コ
ンタクト孔９１内を介してソースとなるｐ型不純物拡散
層８２及びｎ型不純物拡散層８４とそれぞれ電気的に接
続する各拡散防止膜８９ｃをそれぞれ形成する。
【０２４３】続いて、ＣＶＤ法等により、全面にＢＰＳ
Ｇ膜からなる層間絶縁膜（図示を省略する。）を堆積形
成し、この層間絶縁膜に９００℃以上の所定温度で熱処
理を施してリフローさせ、層間絶縁膜の表面を平坦化さ
せる。
【０２４４】しかる後、所定のコンタクト孔や各種配線
層（共に図示を省略する。）を形成し、ＣＭＯＳインバ
ータを完成させる。
【０２４５】このように、第３の実施形態のＣＭＯＳイ
ンバータの製造方法においては、ｐ型及びｎ型不純物拡
散層８２，８４のｐ型及びｎ型不純物の相互拡散を防止
する拡散防止膜として、シリコンを含有する高融点且つ
導電性の拡散防止膜８９ｂ及び８９ｃが設けられ、拡散
防止膜８９ａを介してｐ型ポリサイド層８１とｎ型ポリ
サイド層８３とが電気的に接続される。拡散防止膜８９
ａ〜８９ｃは、耐熱性に優れており、高温熱処理が施さ
れても剥離や接合リークを起こすことがない。従って、
本例のように各々ポリサイド層とされた反対導電型のゲ
ート電極を設けたデュアルゲート構造のＣＭＯＳインバ
ータを製造する場合等のように、ポリサイド層と拡散防
止膜８９ａ〜８９ｃを形成した後に高温熱処理が必要な
半導体素子を作成する場合でも、反対導電型の不純物拡
散層８２，８４の非オーミック接触や拡散防止膜のバリ
ヤ性の破壊、高抵抗化等の高温熱処理に起因する不都合
の発生が抑止されることになる。
【０２４６】（第４の実施形態）次いで、第４の実施形
態について説明する。この第４の実施形態においては、
アクセストランジスタであるＭＯＳトランジスタとメモ
リキャパシタとからなるメモリセルと、メモリキャパシ
タのセルプレート電極の電位を所定値に固定するための
出力トランジスタとを備えたＤＲＡＭ及びその製造方法
を例示する。ここで、メモリセルとしては、第１の実施
形態で示したメモリセルを例示する。なお、第１の実施
形態のＤＲＡＭに対応する構成部材等については同一の
符号を記す。
【０２４７】図２０は、第４の実施形態によるＤＲＡＭ
のメモリセル領域の主要部及び周辺回路領域の一部並び
に出力トランジスタの主要部を示す概略断面図である。
このＤＲＡＭは、メモリセル領域において実質的にビッ
ト線の上部にメモリキャパシタが形成されてなる、いわ
ゆるＣＯＢ（Capacitor Over Bitline）構造のものであ
る。このＤＲＡＭは、そのメモリセル領域にアクセスト
ランジスタ及びこのアクセストランジスタの一方の不純
物拡散層と電気的に接続されたメモリキャパシタを有
し、その周辺回路領域にアクセストランジスタの不純物
拡散層と反対導電型の一対の不純物拡散層をもつＭＯＳ
トランジスタを有し、更にメモリキャパシタのセルプレ
ート電極と接続されてなる出力トランジスタを有して構
成されている。
【０２４８】メモリセル領域のアクセストランジスタ
は、ｐ型のシリコン半導体基板１に設けられたｐ型ウェ
ル１１上に形成されたｎＭＯＳトランジスタであり、ｐ
型ウェル１１上においてフィールドシールド素子分離構
造２により画定された素子活性領域に形成されている。
【０２４９】一方、周辺回路領域のＭＯＳトランジスタ
は、シリコン半導体基板１に設けられたｎ型ウェル１２
上に形成されたｐＭＯＳトランジスタであり、ｎ型ウェ
ル１２上においてフィールドシールド素子分離構造２に
より画定された素子活性領域（図示は省略する。）に形
成されている。
【０２５０】フィールドシールド素子分離構造２は、シ
リコン半導体基板１に熱酸化が施されて形成されたシー
ルドゲート酸化膜２１ａ上に多結晶シリコン膜よりなる
シールドプレート電極２２がパターン形成され、その上
面にシリコン酸化膜よりなるキャップ絶縁膜２１ｂが、
その側面にシリコン酸化膜よりなる側壁保護膜２１ｃが
形成され、シリコン酸化膜内にシールドプレート電極２
２が埋設形成されてなる素子分離構造である。このフィ
ールドシールド素子分離構造２は、シールドプレート電
極２２の電位を固定することにより各素子活性領域を他
の素子活性領域からそれぞれ電気的に分離する機能を有
している。なお、素子活性領域を画定する素子分離構造
としては、フィールドシールド素子分離構造２の代わり
に、いわゆるＬＯＣＯＳ法によりフィールド酸化膜を形
成してもよい。
【０２５１】メモリセル領域においては、シリコン半導
体基板１のｐ型ウェル１１上及びｎ型ウェル１２上の各
素子活性領域にゲート酸化膜３が形成され、ゲート酸化
膜３の上に多結晶シリコンを材料とする所定パターンの
ゲート電極４が形成されている。さらに、ゲート電極４
の上面にはキャップ絶縁膜２３が、側面には絶縁膜であ
る側壁保護膜２４がそれぞれ形成され、ゲート電極４が
キャップ絶縁膜２３及び側壁保護膜２４に覆われたかた
ちとされている。
【０２５２】なお、周辺回路領域においても、メモリセ
ル領域と同様にゲート酸化膜３上にゲート電極４がパタ
ーン形成されているが、ここでは図示を省略する。
【０２５３】そして、ｐ型ウェル１１上に形成された各
ゲート電極４の両側のシリコン半導体基板１の表面領域
にソース／ドレイン拡散層となるｎ型不純物拡散層５が
形成されているとともに、ｎ型ウェル１２上に形成され
た各ゲート電極４の両側のシリコン半導体基板１の表面
領域にソース／ドレイン拡散層となるｐ型不純物拡散層
６が形成されて、ゲート電極４及び一対のｎ型不純物拡
散層５によりｎＭＯＳトランジスタであるメモリセル領
域のアクセストランジスタが、ゲート電極４及び一対の
ｐ型不純物拡散層６によりｐＭＯＳトランジスタである
周辺回路領域のＭＯＳトランジスタがそれぞれ構成され
ている。
【０２５４】更に、不純物拡散層５，６に対してコンタ
クト孔を形成する際の位置精度を緩和するために不純物
拡散層５，６が形成される部位のシリコン半導体基板１
の表面にコンタクト引き出し用のｎ型及びｐ型のパッド
多結晶シリコン膜７，８がパターン形成されている。即
ち、メモリセル領域において、ノンドープのパッド多結
晶シリコン膜を介してシリコン半導体基板１にｎ型の不
純物が、周辺回路領域において、パッド多結晶シリコン
膜を介してシリコン半導体基板１にｐ型の不純物がそれ
ぞれ導入されて、ｎ型及びｐ型のパッド多結晶シリコン
膜７，８が形成されるとともにｎ型及びｐ型の不純物拡
散層５，６が形成される。これらパッド多結晶シリコン
膜７，８は、各ゲート電極４を覆うキャップ絶縁膜２３
及び側壁保護膜２４の上からフィールドシールド素子分
離構造２の上、或いはフィールドシールド素子分離構造
２の間にかけて延在しており、その各々がキャップ絶縁
膜２３及び側壁保護膜２４の上或いはフィールドシール
ド素子分離構造２の上で分離されている。
【０２５５】更に、メモリセル領域及び周辺回路領域の
全面にＢＰＳＧ膜（ボロン・リン・シリケート膜）であ
る層間絶縁膜９が形成され、この層間絶縁膜９内にパッ
ド多結晶シリコン膜７が埋設される。この層間絶縁膜９
には、メモリセル領域については一対のｎ型不純物拡散
層５のうちの一方の上に形成されたｎ型パッド多結晶シ
リコン膜７の表面の一部が、周辺回路領域については一
対のｐ型不純物拡散層６のうちの一方の上に形成された
ｐ型パッド多結晶シリコン膜８の表面の一部がそれぞれ
露出するように層間絶縁膜９を穿つビットコンタクトと
なる各コンタクト孔１０が形成され、このコンタクト孔
１０内を充填するとともに層間絶縁膜９上に配設されて
ビット線となるポリサイド配線層１３がパターン形成さ
れている。
【０２５６】ポリサイド配線層１３は、ｎ型（ｐ型でも
よい）の多結晶シリコン膜３２の上に高融点金属のシリ
サイド膜３３が積層された２層構造を有しており、下地
膜である高融点且つ導電性の拡散防止膜３１を介して層
間絶縁膜９上に形成されている。
【０２５７】拡散防止膜３１は、シリコンを含有するＴ
ｉＳｉＮやＷＳｉＮからなる下地膜であり、層間絶縁膜
９の表面及びコンタクト孔１０の内壁面（即ち、側壁面
である層間絶縁膜９の露出面及び底面であるパッド多結
晶シリコン膜７，８の露出面）を被覆している。この拡
散防止膜３１の上にポリサイド配線層１３が堆積形成さ
れており、この拡散防止膜３１により、メモリセル領域
におけるｎ型不純物拡散層５（及びこのｎ型不純物拡散
層５と接続されたｎ型パッド多結晶シリコン膜７）のｎ
型不純物と周辺回路領域におけるｐ型不純物拡散層６
（及びこのｐ型不純物拡散層６と接続されたｐ型パッド
多結晶シリコン膜８）のｐ型不純物との相互拡散が防止
される。そして、ポリサイド配線層１３が、拡散防止膜
３１及びパッド多結晶シリコン膜７，８を介してメモリ
セル領域における前記一方の不純物拡散層５及び周辺回
路領域における前記一方の不純物拡散層６と電気的に接
続されてビット線として機能することになる。
【０２５８】そして、ポリサイド配線層１３を覆うよう
にキャップ絶縁膜１４が堆積形成されており、このキャ
ップ絶縁膜１４及びその下層の層間絶縁膜９にはメモリ
セル領域においてポリサイド配線層１３と接続されてい
ない他方のｎ型不純物拡散層５の上に形成されたｎ型パ
ッド多結晶シリコン膜７の表面の一部を露出させるスト
レージコンタクトとなるコンタクト孔３４が開孔形成さ
れている。そして、このキャップ絶縁膜１４の上にメモ
リセル領域のメモリキャパシタが設けられている。
【０２５９】メモリキャパシタは、多結晶シリコンから
なるストレージノード電極３５、例えばＯＮＯ複合膜か
らなる誘電体膜３６及び多結晶シリコンからなるセルプ
レート電極３７が順次積層され、これらが所定形状にパ
ターニングされて構成されている。ここで、ストレージ
ノード電極３５及びセルプレート電極３７は、ノンドー
プの多結晶シリコン膜にリン（Ｐ）や砒素（Ａｓ）等の
ｎ型不純物が導入されて導電性を有する薄膜である。ま
た、ストレージノード電極３５は、コンタクト孔３４を
充填し、ｎ型パッド多結晶シリコン膜７を介して前記他
方のｎ型不純物拡散層５と電気的に接続されている。
【０２６０】そして、メモリキャパシタを覆うように当
該メモリキャパシタ上及びキャップ絶縁膜１４上にＢＰ
ＳＧ膜である層間絶縁膜１５が堆積形成されており、こ
の層間絶縁膜１５及びその下層のキャップ絶縁膜１４に
は、ポリサイド配線層１３のシリサイド膜３３の表面の
一部を露出させるコンタクト孔３８が開孔形成されてい
る。
【０２６１】コンタクト孔３８の内壁面（即ち、側壁面
である層間絶縁膜１５の露出面及び底面であるシリサイ
ド膜３３の露出面）には、ＴｉＮからなる下地保護膜３
９が被覆形成され、更にこの下地保護膜３９を介してコ
ンタクト孔３８内を充填するタングステンプラグ（Ｗプ
ラグ）４０が形成されている。
【０２６２】更に、Ｗプラグ４０の露出した上面を含む
層間絶縁膜１５の全面にアルミニウム合金等からなるア
ルミ配線層１６がパターン形成されており、このアルミ
配線層１６がＷプラグ４０を介して下層のポリサイド配
線層１３と電気的に接続されている。
【０２６３】一方、出力トランジスタは、いわゆる１／
２Ｖcc発生回路を構成しており、シリコン半導体基板１
のｎ型ウェル１０１上でフィールドシールド素子分離構
造２により画定された素子活性領域に設けられたｐＭＯ
Ｓトランジスタである。この出力トランジスタにおいて
は、シリコン半導体基板１のｎ型ウェル１０１上の素子
活性領域にゲート酸化膜３が形成され、ゲート酸化膜３
の上に多結晶シリコンを材料とする所定パターンのゲー
ト電極１０２が形成されている。さらに、ゲート電極１
０２の上面にはキャップ絶縁膜１０３が、側面には絶縁
膜である側壁保護膜１０４がそれぞれ形成され、ゲート
電極１０２がキャップ絶縁膜１０３及び側壁保護膜１０
４に覆われたかたちとされている。
【０２６４】そして、ｎ型ウェル１０１上に形成された
ゲート電極１０２の両側のシリコン半導体基板１の表面
領域にソース／ドレイン拡散層となるｐ型不純物拡散層
１０５が形成されて、ゲート電極１０２及び一対のｐ型
不純物拡散層１０５によりｐＭＯＳトランジスタである
出力トランジスタが構成されている。
【０２６５】この出力トランジスタが設けられてなる本
例のＤＲＡＭの結線状態を図２１に示す。このように、
出力トランジスタを備えた１／２Ｖcc発生回路Ｃが、メ
モリセルアレイを構成する各メモリセルＭのメモリキャ
パシタＭＣ（セルプレート電極）と接続されており、セ
ルプレート電極の電位を１／２Ｖccに固定する。
【０２６６】更に、不純物拡散層１０５に対してコンタ
クト孔を形成する際の位置精度を緩和するために不純物
拡散層１０５が形成される部位のシリコン半導体基板１
の表面にコンタクト引き出し用のｐ型のパッド多結晶シ
リコン膜１０６がパターン形成されている。即ち、素子
活性領域において、ノンドープのパッド多結晶シリコン
膜を介してシリコン半導体基板１にｐ型の不純物が導入
されて、ｐ型のパッド多結晶シリコン膜１０６が形成さ
れるとともにｐ型の不純物拡散層１０５が形成される。
このパッド多結晶シリコン膜１０６は、ゲート電極１０
２を覆うキャップ絶縁膜１０３及び側壁保護膜１０４と
フィールドシールド素子分離構造２との間を埋め込むよ
うに形成されており、キャップ絶縁膜１０３及び側壁保
護膜１０４上で分離されている。
【０２６７】更に、全面に層間絶縁膜９が形成され、こ
の層間絶縁膜９内にｐ型パッド多結晶シリコン膜１０６
が埋設される。この層間絶縁膜９には、ｐ型不純物拡散
層１０５のうちの少なくとも一方の上に形成されたｐ型
パッド多結晶シリコン膜１０６の表面の一部が露出する
ように層間絶縁膜９を穿つコンタクト孔１０７が形成さ
れ、このコンタクト孔１０７内を充填するとともに層間
絶縁膜９上に配設されるポリサイド配線層１０８がパタ
ーン形成されている。
【０２６８】ポリサイド配線層１０８は、高融点且つ導
電性の拡散防止膜、ここではＴｉＳｉＮやＷＳｉＮから
なる拡散防止膜１１０を介して、層間絶縁膜９上に多結
晶シリコン膜１１１及び高融点金属のシリサイド膜１１
２が積層されてなるものであり、その上面を覆うように
キャップ絶縁膜１４が形成されている。このポリサイド
配線層１０８は、メモリセル領域におけるメモリキャパ
シタのセルプレート電極３７下のキャップ絶縁膜１４に
形成されたコンタクト孔１０９を介して、セルプレート
電極３７と接続されている。
【０２６９】そして、出力トランジスタは、ポリサイド
配線層１０８を介して接続されたセルプレート電極３７
を所定の電位、ここでは１／２Ｖccに固定する機能を有
する。
【０２７０】上述のように、第４の実施形態のＤＲＡＭ
においては、ｎ型及びｐ型の不純物拡散層５，６のｎ型
及びｐ型不純物の相互拡散を防止する拡散防止膜とし
て、シリコンを含有する高融点且つ導電性の拡散防止膜
３１が設けられ、この拡散防止膜３１を介してポリサイ
ド配線層１３が不純物拡散層５，６と電気的に接続され
る。この拡散防止膜３１は、耐熱性に優れており、高温
熱処理が施されても剥離や接合リークを起こすことがな
い。従って、本例のようにポリサイド配線層１３をビッ
ト線として用いてＣＯＢ構造のＤＲＡＭを構成する場合
等のように、ポリサイド配線層１３と拡散防止膜３１を
形成した後に高温熱処理が必要な半導体素子を作成する
場合でも、反対導電型の不純物拡散層５，６の非オーミ
ック接触や拡散防止膜のバリヤ性の破壊、高抵抗化等の
高温熱処理に起因する不都合の発生が抑止されることに
なる。
【０２７１】更に、第４の実施形態のＤＲＡＭにおいて
は、メモリセル領域に設けられたメモリキャパシタのセ
ルプレート電極３７と出力トランジスタの一方の不純物
拡散層１０５とを接続するポリサイド配線層１０８が、
シリコンを含有する高融点且つ導電性の拡散防止膜１１
０を下地膜としたポリサイド配線層として構成されてい
る。拡散防止膜１１０は、セルプレート電極３７のｎ型
不純物と不純物拡散層１０５のｐ型不純物との相互拡散
を防止する機能を有するとともに、極めて耐熱性に優れ
ており、高温熱処理が施されても剥離や接合リークを起
こすことがない。従って、本例のようにポリサイド配線
層１０８を用いてＣＯＢ構造のＤＲＡＭを構成する場合
等のように、ポリサイド配線層１０８を形成した後に高
温熱処理が必要な半導体素子を作成する場合でも、反対
導電型のセルプレート電極３７と不純物拡散層１０５と
の非オーミック接触や拡散防止膜のバリヤ性の破壊、高
抵抗化等の高温熱処理に起因する不都合の発生が抑止さ
れることになる。
【０２７２】続いて、第４の実施形態のＤＲＡＭの製造
方法について説明する。図２２〜２７は、このＤＲＡＭ
の製造方法を工程順に示した概略断面図である。なお、
図２２〜２７の各図に記した符号は、図２０に記した符
号に対応して記載されている。
【０２７３】先ず、図２２に示すように、ｐ型のシリコ
ン半導体基板１の表面領域にｎ型の不純物を導入し、島
状のｎ型ウェル１２，１０１を形成する。このとき、シ
リコン半導体基板１のｎ型ウェル１２，１０１以外の領
域がｐ型ウェル１１となり、ｎ型ウェル１２上に周辺回
路領域が、ｐ型ウェル１１上にメモリセル領域が、そし
て出力トランジスタの回路領域にｎ型ウェル１０１がそ
れぞれ形成されることになる。
【０２７４】続いて、シリコン半導体基板１の表面にフ
ィールドシールド素子分離構造２を形成し、これらフィ
ールドシールド素子分離構造２によりメモリセル領域、
周辺回路領域及び出力トランジスタの回路領域の素子活
性領域をそれぞれ画定する。
【０２７５】即ち、先ず、メモリセル領域、周辺回路領
域及び出力トランジスタの回路領域のシリコン半導体基
板１の表面に熱酸化を施してシールドゲート酸化膜２１
ａを形成した後、多結晶シリコン膜２２及びシリコン酸
化膜２１ｂを順次形成する。
【０２７６】その後、これらシールドゲート酸化膜２１
ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを
フォトリソグラフィー及びそれに続くドライエッチング
等によりパターニングし、それぞれ選択的に除去して各
素子活性領域を画定する。
【０２７７】しかる後、残存したシールドゲート酸化膜
２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１
ｂを覆うように全面にシリコン酸化膜を成膜した後に、
当該シリコン酸化膜の全面をＲＩＥ等により異方性ドラ
イエッチングしてシールドゲート酸化膜２１ａ、多結晶
シリコン膜２２及びシリコン酸化膜２１ｂの側面にシリ
コン酸化物を残し、側壁保護膜２１ｃを形成する。
【０２７８】これにより、メモリセル領域、周辺回路領
域及び出力トランジスタの回路領域において、シリコン
酸化膜により囲まれた多結晶シリコン膜からなるシール
ドプレート電極２２を備えたフィールドシールド素子分
離構造２が形成される。
【０２７９】次いで、メモリセル領域、周辺回路領域及
び出力トランジスタの回路領域の素子活性領域におい
て、シリコン半導体基板１の表面に熱酸化を施して、或
いはＣＶＤ法等によりゲート酸化膜３を形成する。さら
に、ゲート酸化膜３の全面にＣＶＤ法等により多結晶シ
リコン膜を堆積形成した後、これをフォトリソグラフィ
ー及びそれに続くドライエッチング等によりパターニン
グして、メモリセル領域ではゲート酸化膜３の上にゲー
ト電極４を、出力トランジスタの回路領域ではゲート酸
化膜３の上にゲート電極１０２をそれぞれ形成する。
【０２８０】次いで、ゲート電極４，１０２を覆うよう
にＣＶＤ法等により全面にシリコン酸化膜を堆積形成
し、続いて当該シリコン酸化膜の全面をＲＩＥ等により
異方性ドライエッチングして、ゲート電極４，１０２の
上面及び側面にのみ前記シリコン酸化膜を残して、ゲー
ト電極４を覆うキャップ絶縁膜２３及び側壁保護膜２４
と、ゲート電極１０２を覆うキャップ絶縁膜１０３及び
側壁保護膜１０４をそれぞれ形成するとともに、各ゲー
ト電極４，１０２間、各フィールドシールド素子分離構
造２間及び各ゲート電極４，１０２とフィールドシール
ド素子分離構造２との間におけるゲート酸化膜３を除去
し、これらの部位のシリコン半導体基板１の表面を露出
させる。
【０２８１】続いて、ＣＶＤ法により全面にノンドープ
の多結晶シリコン膜を堆積形成し、これをフォトリソグ
ラフィー及びそれに続くドライエッチング等によりパタ
ーニングして、キャップ絶縁膜２３，１０３上及びフィ
ールドシールド素子分離構造２上の前記多結晶シリコン
膜を除去する。このとき、各ゲート電極４，１０２間各
フィールドシールド素子分離構造２間及びゲート電極
４，１０２とフィールドシールド素子分離構造２との間
におけるシリコン半導体基板１の表面と電気的に接続さ
れ、各々がキャップ絶縁膜２３，１０３上或いはフィー
ルドシールド素子分離構造２上で電気的に分離された各
パッド多結晶シリコン膜が形成される。
【０２８２】続いて、図２３に示すように、メモリセル
領域側、即ちｐ型ウェル１１上部にフォトレジストを塗
布してレジストマスク４１を形成し、このレジストマス
ク４１をマスクとして、周辺回路領域側（ｎ型ウェル１
２側）及び出力トランジスタの回路領域側（ｎ型ウェル
１０１側）のパッド多結晶シリコン膜に対してホウ素等
のｐ型不純物をイオン注入してｐ型パッド多結晶シリコ
ン膜８，１０６を形成する。
【０２８３】続いて、レジストマスク４１を灰化処理等
の手法を用いて除去した後、図２４に示すように、周辺
回路領域及び出力トランジスタの回路領域、即ちｎ型ウ
ェル１２，１０１の上部にフォトレジストを塗布してレ
ジストマスク４２を形成し、このレジストマスク４２を
マスクとして、メモリセル領域側のパッド多結晶シリコ
ン膜に対して燐や砒素等のｎ型不純物をイオン注入して
ｎ型パッド多結晶シリコン膜７を形成する。
【０２８４】そして、レジストマスク４２を灰化処理等
の手法を用いて除去した後、９００℃〜９５０℃のアニ
ール処理を施してパッド多結晶シリコン膜７に導入され
たｎ型不純物及び各パッド多結晶シリコン膜８，１０６
に導入されたｐ型不純物をシリコン半導体基板１の表面
領域に外方拡散させ、ｎ型不純物拡散層５及びｐ型不純
物拡散層６，１０５をそれぞれ形成する。
【０２８５】続いて、図２５に示すように、メモリセル
領域、周辺回路領域及び出力トランジスタの回路領域の
全面に常圧ＣＶＤ法によりＢＰＳＧ膜を堆積させて層間
絶縁膜９を堆積形成し、この層間絶縁膜９に９００℃以
上の所定温度で熱処理を施してリフローさせ、層間絶縁
膜９の表面を平坦化させる。
【０２８６】続いて、層間絶縁膜９にフォトリソグラフ
ィー及びそれに続くドライエッチング等を施して、メモ
リセル領域については一対のｎ型不純物拡散層５のうち
の一方の上に形成されたｎ型パッド多結晶シリコン膜７
の表面の一部を、周辺回路領域については一対のｐ型不
純物拡散層６のうちの一方の上に形成されたｐ型パッド
多結晶シリコン膜８の表面の一部をそれぞれ露出させる
ビットコンタクトとなる各コンタクト孔１０を開孔形成
するとともに、出力トランジスタの回路領域の各ｐ型不
純物拡散層１０５のうちの少なくとも一方（ここでは、
双方に形成された場合について図示する。）の上に形成
されたｐ型パッド多結晶シリコン膜１０６の表面の一部
をそれぞれ露出させる各コンタクト孔１０７を開孔形成
する。
【０２８７】続いて、シリコンを含有するＴｉＳｉＮや
ＷＳｉＮを材料として、スパッタ法により、層間絶縁膜
９の表面及びコンタクト孔１０，１０７の内壁面を被覆
するように下地膜を堆積形成する。
【０２８８】次いで、低圧ＣＶＤ法により、下地膜を介
してコンタクト孔１０，１０７内を充填するｎ型の多結
晶シリコン膜を下地膜上に堆積形成し、続いてスパッタ
法により、この多結晶シリコン膜上に高融点金属のシリ
サイド膜を堆積形成する。ここで、多結晶シリコン膜を
形成する際に、例えばＰＨ3 ガスを流しながらノンドー
プの多結晶シリコン膜を成膜し、この多結晶シリコン膜
内にリン（Ｐ）をドープする。
【０２８９】そして、成膜されたシリサイド膜、多結晶
シリコン膜及び下地膜にフォトリソグラフィー及びそれ
に続くドライエッチング等を施して所定形状にパターニ
ングする。このとき、下地膜がパターニングされてなる
拡散防止膜３１と、この拡散防止膜３１の上に多結晶シ
リコン膜３２とシリサイド膜３３との２層構造とされて
なるポリサイド配線層１３とを形成するとともに、下地
膜がパターニングされてなる拡散防止膜１１０と、この
拡散防止膜１１０の上に多結晶シリコン膜１１１とシリ
サイド膜１１２との２層構造とされてなるポリサイド配
線層１０８とをゲート電極１０２上方の層間絶縁膜９上
で分断された形状に形成する。
【０２９０】続いて、図２６に示すように、ＳｉＯ2 等
を材料として、ＣＶＤ法等により各ポリサイド配線層１
３，１０８を覆うようにキャップ絶縁膜１４を堆積形成
する。そして、メモリセル領域において、キャップ絶縁
膜１４の上にメモリキャパシタを以下に示すようにして
形成する。
【０２９１】先ず、フォトリソグラフィー及びそれに続
くドライエッチング等を施して、キャップ絶縁膜１４及
びその下層の層間絶縁膜９にメモリセル領域においてポ
リサイド配線層１３と接続されていない他方のｎ型不純
物拡散層５の上に形成されたｎ型パッド多結晶シリコン
膜７の表面の一部を露出させるストレージコンタクトと
なるコンタクト孔３４を開孔形成する。それとともに、
キャップ絶縁膜１４にその下層のポリサイド配線層１０
８の表面の一部を露出させるコンタクト孔１０９を形成
する。
【０２９２】次いで、出力トランジスタの回路領域側を
図示しないレジストマスクで覆った状態で、コンタクト
孔３４内を含むキャップ絶縁膜１４の上にＣＶＤ法等に
より多結晶シリコン膜を堆積形成し、フォトリソグラフ
ィー及びそれに続くドライエッチング等を施して所定形
状のストレージノード電極３５をパターン形成する。
【０２９３】次いで、ストレージノード電極３５を覆う
ようにＯＮＯ複合膜を形成し、ヒーリング酸化させる。
その後、フォトリソグラフィー及びそれに続くドライエ
ッチング等を施して所定形状の誘電体膜３６をパターン
形成する。
【０２９４】次いで、出力トランジスタの回路領域側を
覆うレジストマスクを灰化処理等により除去した後、Ｃ
ＶＤ法等により、メモリセル領域側では誘電体膜３６を
覆うように、出力トランジスタの回路領域側ではコンタ
クト孔１０９内を含むキャップ絶縁膜１４上を覆うよう
に多結晶シリコン膜を堆積形成し、フォトリソグラフィ
ー及びそれに続くドライエッチング等を施して所定形状
のセルプレート電極３７を形成して、ストレージノード
電極３５、誘電体膜３６及びセルプレート電極３７から
構成されるメモリキャパシタを完成させる。このとき、
メモリキャパシタのセルプレート電極３７とポリサイド
配線層１０８とが接続され、出力トランジスタとセルプ
レート電極３７とが拡散防止膜１１０及びポリサイド配
線層１０８を介して導通することになる。
【０２９５】続いて、図２７に示すように、メモリキャ
パシタを覆うように、メモリセル領域、周辺回路領域及
び出力トランジスタの回路領域の全面に常圧ＣＶＤ法に
よりＢＰＳＧ膜を堆積させて層間絶縁膜１５を形成し、
この層間絶縁膜１５に９００℃以上の所定温度で熱処理
を施してリフローさせ、層間絶縁膜１５の表面を平坦化
させる。
【０２９６】続いて、層間絶縁膜１５及びその下層のキ
ャップ絶縁膜１４にフォトリソグラフィー及びそれに続
くドライエッチング等を施して、ポリサイド配線層１３
のシリサイド膜３３の表面の一部を露出させるコンタク
ト孔３８を開孔形成する。
【０２９７】次いで、ＴｉＮを材料として、スパッタ法
によりコンタクト孔３８の内壁面を被覆するようにＴｉ
Ｎ膜を形成し、続いてタングステンを材料として、低圧
ＣＶＤ法によりＴｉＮ膜を介してコンタクト孔３８を充
填するタングステン膜を形成する。そして、フッ化硫黄
系のエッチングガスを用いてタングステン膜及びＴｉＮ
膜をエッチングして、ＴｉＮ膜がコンタクト孔３８内に
残存してなる下地保護膜３９及びコンタクト孔３８内を
下地保護膜３９を介して充填してなるＷプラグ４０を形
成する。
【０２９８】続いて、スパッタ法により、Ｗプラグ４０
及び下地保護膜３９の露出した上面を含む層間絶縁膜１
５の全面にアルミニウム合金膜を堆積形成し、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチング等を施して、Ｗプラグ４０及び下地保
護膜３９と電気的に接続されてなるアルミ配線層１６を
パターン形成する。
【０２９９】しかる後、アルミ配線層１６を覆うように
ＢＰＳＧ膜である層間絶縁膜等を形成して、ＤＲＡＭを
完成させる。
【０３００】上述のように、第４の実施形態のＤＲＡＭ
の製造方法においては、ｎ型及びｐ型の不純物拡散層
５，６のｎ型及びｐ型不純物の相互拡散を防止する拡散
防止膜として、シリコンを含有する高融点且つ導電性の
拡散防止膜３１を設け、この拡散防止膜３１を介してポ
リサイド配線層１３を不純物拡散層５，６と電気的に接
続する。この拡散防止膜３１は、耐熱性に優れており、
高温熱処理が施されても剥離や接合リークを起こすこと
がない。従って、本例のようにポリサイド配線層１３を
ビット線として用いてＣＯＢ構造のＤＲＡＭを製造する
場合等のように、ポリサイド配線層１３と拡散防止膜３
１を形成した後に例えば９００℃以上の高温熱処理が必
要な半導体素子を作成する場合でも、反対導電型の不純
物拡散層５，６の非オーミック接触や拡散防止膜のバリ
ヤ性の破壊、高抵抗化等の高温熱処理に起因する不都合
の発生を抑止することができる。
【０３０１】更に、第４の実施形態のＤＲＡＭの製造方
法においては、メモリセル領域の設けられたメモリキャ
パシタのセルプレート電極３７と出力トランジスタの一
方の不純物拡散層１０５とを接続するポリサイド配線層
１０８を、シリコンを含有する高融点且つ導電性の拡散
防止膜１１０を下地膜としたポリサイド配線層として構
成する。拡散防止膜１１０は、セルプレート電極３７の
ｎ型不純物と不純物拡散層１０５のｐ型不純物との相互
拡散を防止する機能を有するとともに、極めて耐熱性に
優れており、高温熱処理が施されても剥離や接合リーク
を起こすことがない。従って、本例のようにポリサイド
配線層１０８を用いてＣＯＢ構造のＤＲＡＭを構成する
場合等のように、ポリサイド配線層１０８を形成した後
に高温熱処理が必要な半導体素子を作成する場合でも、
反対導電型のセルプレート電極３７と不純物拡散層１０
５との非オーミック接触や拡散防止膜のバリヤ性の破
壊、高抵抗化等の高温熱処理に起因する不都合の発生が
抑止されることになる。
【０３０２】
【発明の効果】本発明によれば、ポリサイド層を形成し
た後に、当該ポリサイド層や拡散防止膜に悪影響を及ぼ
すことなく諸工程における高温熱処理が可能となって信
頼性の高い半導体装置を提供することができる。
【０３０３】
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるＤＲＡＭを示す
概略断面図である。
【図２】本発明の第１の実施形態によるＤＲＡＭの他の
例を示す概略断面図である。
【図３】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の第１の実施形態によ
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図５】図４に引き続き、本発明の第１の実施形態によ
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図６】本発明の第２の実施形態によるＤＲＡＭを示す
概略断面図である。
【図７】本発明の第２の実施形態によるＤＲＡＭの製造
方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本発明の第２の実施形態によ
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図９】図８に引き続き、本発明の第２の実施形態によ
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図１０】図９に引き続き、本発明の第２の実施形態に
よるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図１１】本発明の第３の実施形態によるＣＭＯＳイン
バータを示す概略斜視図である。
【図１２】本発明の第３の実施形態によるＣＭＯＳイン
バータを示す概略断面図である。
【図１３】本発明の第３の実施形態によるＣＭＯＳイン
バータを示す概略断面図である。
【図１４】本発明の第３の実施形態によるＣＭＯＳイン
バータの製造方法を工程順に示す概略斜視図である。
【図１５】図１４に引き続き、本発明の第３の実施形態
によるＣＭＯＳインバータの製造方法を工程順に示す概
略斜視図である。
【図１６】図１５に引き続き、本発明の第３の実施形態
によるＣＭＯＳインバータの製造方法を工程順に示す概
略斜視図である。
【図１７】図１６に引き続き、本発明の第３の実施形態
によるＣＭＯＳインバータの製造方法を工程順に示す概
略斜視図である。
【図１８】図１７に引き続き、本発明の第３の実施形態
によるＣＭＯＳインバータの製造方法を工程順に示す概
略斜視図である。
【図１９】図１８に引き続き、本発明の第３の実施形態
によるＣＭＯＳインバータの製造方法を工程順に示す概
略斜視図である。
【図２０】本発明の第４の実施形態によるＤＲＡＭを示
す概略断面図である。
【図２１】本発明の第４の実施形態によるＤＲＡＭの等
価回路を示す結線図である。
【図２２】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、本発明の第４の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【図２４】図２３に引き続き、本発明の第４の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【図２５】図２４に引き続き、本発明の第４の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【図２６】図２５に引き続き、本発明の第４の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【図２７】図２６に引き続き、本発明の第４の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【符号の説明】
１，７１ シリコン半導体基板 ２，７４ フィールドシールド素子分離構造 ３，７５ ゲート酸化膜 ４，１０２ ゲート電極 ５，６ 不純物拡散層 ７，８，１０６ パッド多結晶シリコン膜 ９，１５，９０ 層間絶縁膜 １０，３４，３８，３８ａ，３８ｂ，９１，１０７，１
０９ コンタクト孔 １１，７３ ｐ型ウェル １２，７２，１０１ ｎ型ウェル １３，１０８ ポリサイド配線層 １４，２１ｂ，２３，７４ｃ，１０３ キャップ絶縁膜 １６ アルミ配線層 ２１ａ，７４ｂ シールドゲート酸化膜 ２１ｃ，２４，７４ｄ，１０４ 側壁保護膜 ２２，７４ａ シールドプレート電極 ３１，５３，８９ａ〜８９ｃ，１１０ 拡散防止膜 ３２ 多結晶シリコン膜 ３３，６２，６４，４６，８７，８８，１１２ シリサ
イド膜 ３５ ストレージノード電極 ３６ 誘電体膜 ３７ セルプレート電極 ３９ 下地保護膜 ４０ Ｗプラグ ４１，４２，４３，４４ レジストマスク ４５ ノンドープ多結晶シリコン膜 ５１ ｎ型ポリサイド配線層 ５２ ｐ型ポリサイド配線層 ６１ ｎ型多結晶シリコン膜 ６３ ｐ型多結晶シリコン膜 ８１ ｐ型ポリサイド層 ８２，１０５ ｐ型不純物拡散層 ８３ ｎ型ポリサイド層 ８４ ｎ型不純物拡散層 ８５ ｐ型ゲート電極 ８６ ｎ型ゲート電極 １１１ 多結晶シリコン膜
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｆ 27/088 27/10 ６２１Ｂ

Claims (125)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にｐ型ウェル及びｎ型ウェル
    が形成され、前記ｐ型ウェルにはｎ型不純物拡散層を有
    するｎチャネルトランジスタが、前記ｎ型ウェルにはｐ
    型不純物拡散層を有するｐチャネルトランジスタがそれ
    ぞれ形成されてなる半導体装置であって、 前記半導体基板上に堆積形成され、前記ｎ型及びｐ型不
    純物拡散層の各表面部位を露出させる各開孔が形成され
    た層間絶縁膜と、 前記各開孔内を含む前記層間絶縁膜の表面を覆うように
    形成されており、ｎ型及びｐ型不純物の相互拡散を防止
    する、シリコンを含有する高融点且つ導電性の拡散防止
    膜と、 前記拡散防止膜を介して前記各開孔内を充填して前記拡
    散防止膜上に堆積形成された多結晶シリコン膜と、前記
    多結晶シリコン膜上に堆積形成されたシリサイド膜とか
    ら構成されており、前記ｎ型不純物拡散層と前記ｐ型不
    純物拡散層とを電気的に接続するポリサイド配線層とを
    含むことを特徴とする半導体装置。
  2. 【請求項２】 前記半導体基板の前記ｐ型或いはｎ型ウ
    ェルに、一対の前記ｎ型或いはｐ型不純物拡散層とこれ
    らｎ型或いはｐ型不純物拡散層が両側に存するように前
    記半導体基板上にゲート絶縁膜を介してパターン形成さ
    れて前記層間絶縁膜内に埋設されるゲート電極とから構
    成されるアクセストランジスタと、前記ポリサイド配線
    層上に絶縁膜を介し、下部電極及び上部電極が誘電体層
    を挟んでパターン形成されてなるメモリキャパシタとを
    含むことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記ｐ型及びｎ型ウェルの各素子活性領
    域において、前記各ゲート電極と絶縁膜を介して隣接す
    る多結晶シリコン電極がパターン形成され、前記ｐ型ウ
    ェル上の多結晶シリコン電極にはｎ型不純物が、前記ｎ
    型ウェル上の多結晶シリコン電極にはｐ型不純物がそれ
    ぞれ導入されて前記ｎ型及びｐ型不純物拡散層が形成さ
    れており、前記拡散防止膜が前記開孔内で前記各多結晶
    シリコン電極の表面部位と電気的に接続されていること
    を特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記拡散防止膜が、ＴｉＳｉＮ又はＷＳ
    ｉＮを材料として形成されていることを特徴とする請求
    項１〜３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 前記ゲート電極及び前記メモリキャパシ
    タの前記上部電極と逆導電型の一対の不純物拡散層を有
    しており、一方の前記不純物拡散層が前記上部電極と電
    気的に接続されて前記上部電極を所定電位に固定する出
    力トランジスタを更に含み、 一方の前記不純物拡散層と前記上部電極とを接続する配
    線層の上面又は下面に、シリコンを含有する高融点且つ
    導電性の他の拡散防止膜が形成されていることを特徴と
    する請求項２〜４のいずれか１項に記載の半導体装置。
  6. 【請求項６】 前記他の拡散防止膜が、ＴｉＳｉＮ又は
    ＷＳｉＮを材料として形成されていることを特徴とする
    請求項５に記載の半導体装置。
  7. 【請求項７】 前記配線層が多結晶シリコン膜及びシリ
    サイド膜の２層構造とされたポリサイド配線層であるこ
    とを特徴とする請求項５又は６に記載の半導体装置。
  8. 【請求項８】 少なくとも前記ポリサイド配線層を覆う
    耐熱絶縁膜を含むことを特徴とする請求項１〜７のいず
    れか１項に記載の半導体装置。
  9. 【請求項９】 前記耐熱絶縁膜がＢＰＳＧ膜であること
    を特徴とする請求項８に記載の半導体装置。
  10. 【請求項１０】 半導体基板にｐ型ウェル及びｎ型ウェ
    ルが形成され、前記ｐ型ウェルにはｎ型不純物拡散層を
    有するｎチャネルトランジスタが、前記ｎ型ウェルには
    ｐ型不純物拡散層を有するｐチャネルトランジスタがそ
    れぞれ形成されてなる半導体装置であって、 前記半導体基板上に堆積形成され、前記ｎ型及びｐ型不
    純物拡散層の各表面部位を露出させる各第１の開孔が形
    成された第１の層間絶縁膜と、 前記ｎ型不純物拡散層の表面部位を露出させる前記第１
    の開孔内を充填して前記第１の層間絶縁膜上にパターン
    形成されたｎ型の導電型を有する第１の多結晶シリコン
    膜と、この第１の多結晶シリコン膜上に当該第１の多結
    晶シリコン膜と共にパターン形成された第１のシリサイ
    ド膜とから構成される第１のポリサイド配線層と、 前記ｐ型不純物拡散層の表面部位を露出させる前記第１
    の開孔内を充填して前記第１の層間絶縁膜上にパターン
    形成されたｎ型の導電型を有する第２の多結晶シリコン
    膜と、この第２の多結晶シリコン膜上に当該第２の多結
    晶シリコン膜と共にパターン形成された第２のシリサイ
    ド膜とから構成され、前記第１の層間絶縁膜上で前記第
    １のポリサイド配線層と電気的に分離されてなる第２の
    ポリサイド配線層と、 前記第１及び第２のポリサイド配線層上に堆積形成さ
    れ、前記第１及び第２のシリサイド膜の各表面部位を露
    出させる各第２の開孔が形成された第２の層間絶縁膜
    と、 少なくとも前記各第２の開孔の内壁面を被覆し、ｎ型及
    びｐ型不純物の相互拡散を防止する、シリコンを含有す
    る高融点且つ導電性の拡散防止膜と、 前記拡散防止膜を介して前記各第２の開孔を充填して前
    記第２の層間絶縁膜上に堆積形成され、前記拡散防止膜
    と前記第１及び第２のポリサイド配線層とを介して前記
    ｎ型及びｐ型不純物拡散層と電気的に接続された上部配
    線層とを含むことを特徴とする半導体装置。
  11. 【請求項１１】 前記半導体基板の前記ｐ型或いはｎ型
    ウェルに、一対の前記ｎ型或いはｐ型不純物拡散層とこ
    れらｎ型或いはｐ型不純物拡散層が両側に存するように
    前記半導体基板上にゲート絶縁膜を介してパターン形成
    されて前記第１の層間絶縁膜内に埋設されるゲート電極
    とから構成されるアクセストランジスタと、前記第１或
    いは第２のポリサイド配線層上に絶縁膜を介し、下部電
    極及び上部電極が誘電体層を挟んでパターン形成されて
    なるメモリキャパシタとを含むことを特徴とする請求項
    １０に記載の半導体装置。
  12. 【請求項１２】 前記ｐ型及びｎ型ウェルの各素子活性
    領域上に多結晶シリコン電極がパターン形成され、前記
    ｐ型ウェル上の多結晶シリコン電極にはｎ型不純物が、
    前記ｎ型ウェル上の多結晶シリコン電極にはｐ型不純物
    がそれぞれ導入されて前記ｎ型及びｐ型不純物拡散層が
    形成されており、前記第２の開孔内の前記拡散防止膜が
    前記各多結晶シリコン電極と前記第１或いは第２のポリ
    サイド配線層を介して電気的に接続されていることを特
    徴とする請求項１０又は１１に記載の半導体装置。
  13. 【請求項１３】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項１０〜１２のいずれか１項に記載の半導体装置。
  14. 【請求項１４】 前記ゲート電極及び前記メモリキャパ
    シタの前記上部電極と逆導電型の一対の不純物拡散層を
    有しており、一方の前記不純物拡散層が前記上部電極と
    電気的に接続されて前記上部電極を所定電位に固定する
    出力トランジスタを更に含み、 一方の前記不純物拡散層と前記上部電極とを接続する配
    線層の上面又は下面に、シリコンを含有する高融点且つ
    導電性の他の拡散防止膜が形成されていることを特徴と
    する請求項１１〜１３のいずれか１項に記載の半導体装
    置。
  15. 【請求項１５】 前記他の拡散防止膜が、ＴｉＳｉＮ又
    はＷＳｉＮを材料として形成されていることを特徴とす
    る請求項１４に記載の半導体装置。
  16. 【請求項１６】 前記配線層が多結晶シリコン膜及びシ
    リサイド膜の２層構造とされたポリサイド配線層である
    ことを特徴とする請求項１４又は１５に記載の半導体装
    置。
  17. 【請求項１７】 少なくとも前記第１及び第２のポリサ
    イド配線層を覆う耐熱絶縁膜を含むことを特徴とする請
    求項１０〜１６のいずれか１項に記載の半導体装置。
  18. 【請求項１８】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項１７に記載の半導体装置。
  19. 【請求項１９】 第１の導電型とされた第１の領域と、
    前記第１の導電型と逆導電型である第２の導電型とされ
    た第２の領域とを備えるとともに、前記第１の領域の素
    子活性領域に前記第２の導電型の不純物が、前記第２の
    領域の素子活性領域に前記第１の導電型の不純物がそれ
    ぞれ導入されて形成された第１及び第２の不純物拡散層
    を備えた半導体基板を有する半導体装置であって、 導電膜及び高融点金属のシリサイド膜を有する配線層
    と、 前記第１及び第２の導電型の各不純物の相互拡散を防止
    する、シリコンを含有する高融点且つ導電性の拡散防止
    膜とを含み、 前記拡散防止膜を介して前記配線層が前記第１及び第２
    の不純物拡散層と電気的に接続されていることを特徴と
    する半導体装置。
  20. 【請求項２０】 前記導電膜が多結晶シリコン膜であ
    り、前記配線層がポリサイド配線層とされていることを
    特徴とする請求項１９に記載の半導体装置。
  21. 【請求項２１】 前記半導体基板の前記第１の領域に、
    一対の前記第１の不純物拡散層とこれら第１の不純物拡
    散層が両側に存するように前記半導体基板上にゲート絶
    縁膜を介してパターン形成されて層間絶縁膜内に埋設さ
    れるゲート電極とから構成されるアクセストランジスタ
    と、前記配線層上に絶縁膜を介し、下部電極及び上部電
    極が誘電体層を挟んでパターン形成されてなるメモリキ
    ャパシタとを含むことを特徴とする請求項１９又は２０
    に記載の半導体装置。
  22. 【請求項２２】 前記第１及び第２の領域の各素子活性
    領域上に多結晶シリコン電極がパターン形成され、これ
    ら多結晶シリコン電極に前記第１及び第２の導電型の不
    純物が導入されて前記第１及び第２の不純物拡散層が形
    成されており、前記拡散防止膜が前記多結晶シリコン電
    極の表面部位と電気的に接続されていることを特徴とす
    る請求項１９〜２１のいずれか１項に記載の半導体装
    置。
  23. 【請求項２３】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項１９〜２２のいずれか１項に記載の半導体装置。
  24. 【請求項２４】 前記ゲート電極及び前記メモリキャパ
    シタの前記上部電極と逆導電型の一対の第３の不純物拡
    散層を有しており、一方の第３の前記不純物拡散層が前
    記上部電極と電気的に接続されて前記上部電極を所定電
    位に固定する出力トランジスタを更に含み、 一方の前記第３の不純物拡散層と前記上部電極とを接続
    する配線層の上面又は下面に、シリコンを含有する高融
    点且つ導電性の他の拡散防止膜が形成されていることを
    特徴とする請求項１９〜２２のいずれか１項に記載の半
    導体装置。
  25. 【請求項２５】 前記他の拡散防止膜が、ＴｉＳｉＮ又
    はＷＳｉＮを材料として形成されていることを特徴とす
    る請求項２４に記載の半導体装置。
  26. 【請求項２６】 前記配線層が多結晶シリコン膜及びシ
    リサイド膜の２層構造とされたポリサイド配線層である
    ことを特徴とする請求項２４又は２５に記載の半導体装
    置。
  27. 【請求項２７】 少なくとも前記配線層を覆う耐熱絶縁
    膜を含むことを特徴とする請求項１９〜２６のいずれか
    １項に記載の半導体装置。
  28. 【請求項２８】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項２７に記載の半導体装置。
  29. 【請求項２９】 第１の導電型とされた第１の領域と、
    前記第１の導電型と逆導電型である第２の導電型とされ
    た第２の領域とを備えるとともに、前記第１の領域の素
    子活性領域に前記第２の導電型の不純物が、前記第２の
    領域の素子活性領域に前記第１の導電型の不純物がそれ
    ぞれ導入されて形成された第１及び第２の不純物拡散層
    を備えた半導体基板を有する半導体装置であって、 前記半導体基板上に堆積形成され、前記第１及び第２の
    不純物拡散層の各表面部位を露出させる各第１の開孔が
    形成された第１の層間絶縁膜と、 前記第１の不純物拡散層の表面部位を露出させる前記第
    １の開孔内を充填して前記第１の層間絶縁膜上にパター
    ン形成された第２の導電型を有する第１の導電膜と、こ
    の第１の導電膜上に当該第１の導電膜と共にパターン形
    成された第１のシリサイド膜とから構成される第１の配
    線層と、 前記第２の不純物拡散層の表面部位を露出させる前記第
    １の開孔内を充填して前記第１の層間絶縁膜上にパター
    ン形成された第１の導電型を有する第２の導電膜と、こ
    の第２の導電膜上に当該第２の導電膜と共にパターン形
    成された第２のシリサイド膜とから構成され、前記第１
    の層間絶縁膜上で前記第１の配線層と電気的に分離され
    てなる第２の配線層と、 前記第１及び第２の配線層上に堆積形成され、前記第１
    及び第２のシリサイド膜の各表面部位を露出させる各第
    ２の開孔が形成された第２の層間絶縁膜と、 少なくとも前記各第２の開孔の内壁面を被覆し、前記第
    １及び第２の導電型の不純物の相互拡散を防止する、シ
    リコンを含有する高融点且つ導電性の拡散防止膜と、 前記拡散防止膜を介して前記各第２の開孔を充填して前
    記第２の層間絶縁膜上に堆積形成され、前記拡散防止膜
    と前記第１及び第２の配線層とを介して前記第１及び第
    ２の不純物拡散層と電気的に接続された上部配線層とを
    含むことを特徴とする半導体装置。
  30. 【請求項３０】 前記第１及び第２の導電膜が多結晶シ
    リコン膜であり、前記第１及び第２の配線層がポリサイ
    ド配線層とされていることを特徴とする請求項２９に記
    載の半導体装置。
  31. 【請求項３１】 前記半導体基板の前記第１の領域に、
    一対の前記第１の不純物拡散層とこれら第１の不純物拡
    散層が両側に存するように前記半導体基板上にゲート絶
    縁膜を介してパターン形成されて前記第１の層間絶縁膜
    内に埋設されるゲート電極とから構成されるアクセスト
    ランジスタと、前記第１の配線層上に絶縁膜を介し、下
    部電極及び上部電極が誘電体層を挟んでパターン形成さ
    れてなるメモリキャパシタとを含むことを特徴とする請
    求項２９又は３０に記載の半導体装置。
  32. 【請求項３２】 前記第１及び第２の領域の各素子活性
    領域上に多結晶シリコン電極がパターン形成され、これ
    ら多結晶シリコン電極に前記第１及び第２の導電型の不
    純物が導入されて前記第１及び第２の不純物拡散層が形
    成されており、前記第２の開孔内の前記拡散防止膜が前
    記多結晶シリコン電極と前記第１或いは第２の配線層を
    介して電気的に接続されていることを特徴とする請求項
    ２９〜３１のいずれか１項に記載の半導体装置。
  33. 【請求項３３】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項２９〜３２のいずれか１項に記載の半導体装置。
  34. 【請求項３４】 前記ゲート電極及び前記メモリキャパ
    シタの前記上部電極と逆導電型の一対の第３の不純物拡
    散層を有しており、一方の前記第３の不純物拡散層が前
    記上部電極と電気的に接続されて前記上部電極を所定電
    位に固定する出力トランジスタを更に含み、 一方の前記第３の不純物拡散層と前記上部電極とを接続
    する第３の配線層の上面又は下面に、シリコンを含有す
    る高融点且つ導電性の他の拡散防止膜が形成されている
    ことを特徴とする請求項３１又は３２に記載の半導体装
    置。
  35. 【請求項３５】 前記他の拡散防止膜が、ＴｉＳｉＮ又
    はＷＳｉＮを材料として形成されていることを特徴とす
    る請求項３４に記載の半導体装置。
  36. 【請求項３６】 前記第３の配線層が多結晶シリコン膜
    及びシリサイド膜の２層構造とされたポリサイド配線層
    であることを特徴とする請求項３４又は３５に記載の半
    導体装置。
  37. 【請求項３７】 少なくとも前記第１及び第２の配線層
    を覆う耐熱絶縁膜を含むことを特徴とする請求項２９〜
    ３６のいずれか１項に記載の半導体装置。
  38. 【請求項３８】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項３７に記載の半導体装置。
  39. 【請求項３９】 半導体基板にｐ型ウェル及びｎ型ウェ
    ルが形成され、前記ｐ型ウェルには第１のゲート電極構
    造及びその両側に一対のｎ型不純物拡散層を有するｎチ
    ャネルトランジスタが、前記ｎ型ウェルには第２のゲー
    ト電極構造及びその両側に一対のｐ型不純物拡散層を有
    するｐチャネルトランジスタがそれぞれ形成されてなる
    半導体装置であって、 前記第１のゲート電極構造は、ｎ型の導電型を有する第
    １の多結晶シリコン膜と、この第１の多結晶シリコン膜
    上に当該第１の多結晶シリコン膜と共にパターン形成さ
    れた第１のシリサイド膜とからポリサイド層として構成
    されており、 前記第２のゲート電極構造は、ｐ型の導電型を有する第
    ２の多結晶シリコン膜と、この第２の多結晶シリコン膜
    上に当該第２の多結晶シリコン膜と共にパターン形成さ
    れた第２のシリサイド膜とからポリサイド層として構成
    されており、 前記第１のシリサイド膜上から前記第２のシリサイド膜
    上にかけて、ｐ型及びｎ型の各不純物の相互拡散を防止
    する、シリコンを含有する高融点且つ導電性の拡散防止
    膜が一体形成されており、 前記拡散防止膜を介して前記第１のゲート電極構造と前
    記第２のゲート電極構造とが電気的に接続されているこ
    とを特徴とする半導体装置。
  40. 【請求項４０】 前記第１のゲート電極構造と前記第２
    のゲート電極構造とは、各々の一端部にて対向している
    ことを特徴とする請求項３９に記載の半導体装置。
  41. 【請求項４１】 一方の前記ｎ型不純物拡散層と一方の
    前記ｐ型不純物拡散層とを電気的に接続し、他方の前記
    ｎ型不純物拡散層と他方の前記ｐ型不純物拡散層とを電
    気的に接続する、シリコンを含有する高融点且つ導電性
    の他の拡散防止膜をそれぞれ含むことを特徴とする請求
    項３９又は４０に記載の半導体装置。
  42. 【請求項４２】 前記拡散防止膜及び前記他の拡散防止
    膜が、ＴｉＳｉＮ又はＷＳｉＮを材料として形成されて
    いることを特徴とする請求項４１に記載の半導体装置。
  43. 【請求項４３】 少なくとも前記拡散防止膜を覆う耐熱
    絶縁膜を含むことを特徴とする請求項３９〜４２のいず
    れか１項に記載の半導体装置。
  44. 【請求項４４】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項４３に記載の半導体装置。
  45. 【請求項４５】 第１の導電型とされた第１の領域と、
    前記第１の導電型と逆導電型である第２の導電型とされ
    た第２の領域とを備えるとともに、前記第１の領域には
    第１のゲート電極構造及びその両側に前記第２の導電型
    の一対の第１の不純物拡散層を有する第１のトランジス
    タが、前記第２の領域には第２のゲート電極構造及びそ
    の両側に前記第１の導電型の一対の第２の不純物拡散層
    を有する第２のトランジスタがそれぞれ形成されてなる
    半導体装置であって、 前記第１のゲート電極構造は、前記第２の導電型を有す
    る第１の導電膜と、この第１の導電膜上に当該第１の導
    電膜と共にパターン形成された第１のシリサイド膜とか
    ら構成されており、 前記第２のゲート電極構造は、前記第１の導電型を有す
    る第２の導電膜と、この第２の導電膜上に当該第２の導
    電膜と共にパターン形成された第２のシリサイド膜とか
    ら構成されており、 前記第１のシリサイド膜上から前記第２のシリサイド膜
    上にかけて、前記第１及び第２の導電型の各不純物の相
    互拡散を防止する、シリコンを含有する高融点且つ導電
    性の拡散防止膜が一体形成されており、 前記拡散防止膜を介して前記第１のゲート電極構造と前
    記第２のゲート電極構造とが電気的に接続されているこ
    とを特徴とする半導体装置。
  46. 【請求項４６】 前記第１及び第２の導電膜が多結晶シ
    リコン膜であり、前記第１及び第２のゲート電極構造が
    ポリサイド配線層とされていることを特徴とする請求項
    ４５に記載の半導体装置。
  47. 【請求項４７】 前記第１のゲート電極構造と前記第２
    のゲート電極構造とは、各々の一端部にて対向している
    ことを特徴とする請求項４５又は４６に記載の半導体装
    置。
  48. 【請求項４８】 一方の前記第１の不純物拡散層と一方
    の前記第２の不純物拡散層とを電気的に接続し、他方の
    前記第１の不純物拡散層と他方の前記第２の不純物拡散
    層とを電気的に接続する、シリコンを含有する高融点且
    つ導電性の他の拡散防止膜をそれぞれ含むことを特徴と
    する４５〜４７のいずれか１項に記載の半導体装置。
  49. 【請求項４９】 前記拡散防止膜及び前記他の拡散防止
    膜が、ＴｉＳｉＮ又はＷＳｉＮを材料として形成されて
    いることを特徴とする請求項４８に記載の半導体装置。
  50. 【請求項５０】 少なくとも前記拡散防止膜を覆う耐熱
    絶縁膜を含むことを特徴とする４５〜４９のいずれか１
    項に記載の半導体装置。
  51. 【請求項５１】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項５０に記載の半導体装置。
  52. 【請求項５２】 第１のゲート電極及び一対の第１の不
    純物拡散層を有してなるアクセストランジスタと、一方
    の前記第１の不純物拡散層と接続された下部電極及び当
    該下部電極と誘電体膜を介して対向する上部電極を有し
    てなるメモリキャパシタとを備えた複数のメモリセル
    と、 第２のゲート電極及び前記メモリキャパシタの前記上部
    電極と逆導電型の一対の第２の不純物拡散層を有してな
    る出力トランジスタと、 前記上部電極と前記出力トランジスタの一方の前記第２
    の不純物拡散層とを電気的に接続する配線層であり、導
    電膜とシリサイド膜との２層構造とされた配線層と、 前記配線層の上面又は下面に形成されており、互いに逆
    導電型の各不純物の相互拡散を防止する、シリコンを含
    有する高融点且つ導電性の拡散防止膜とを含み、 前記出力トランジスタにより、前記上部電極が所定電位
    に固定されることを特徴とする半導体装置。
  53. 【請求項５３】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項５２に記載の半導体装置。
  54. 【請求項５４】 前記導電膜が多結晶シリコン膜であ
    り、前記配線層がポリサイド配線層とされていることを
    特徴とする請求項５２又は５３に記載の半導体装置。
  55. 【請求項５５】 少なくとも前記拡散防止膜を覆う耐熱
    絶縁膜を含むことを特徴とする請求項５２〜５４のいず
    れか１項に記載の半導体装置。
  56. 【請求項５６】 前記耐熱絶縁膜がＢＰＳＧ膜であるこ
    とを特徴とする請求項５５に記載の半導体装置。
  57. 【請求項５７】 半導体基板の表面領域に、ｐ型ウェル
    及びｎ型ウェルを形成する第１の工程と、 前記ｐ型ウェルの素子活性領域にｎ型の導電型の不純物
    を、前記ｎ型ウェルの素子活性領域にｐ型の導電型の不
    純物をそれぞれ導入して、前記ｐ型ウェルの素子活性領
    域にｎ型不純物拡散層を、前記ｎ型ウェルの素子活性領
    域にｐ型不純物拡散層をそれぞれ形成する第２の工程
    と、 前記半導体基板上に層間絶縁膜を堆積形成する第３の工
    程と、 前記ｎ型及びｐ型不純物拡散層の各表面部位を露出させ
    る各開孔を形成する第４の工程と、 前記各開孔内を含む前記層間絶縁膜の表面を覆うように
    シリコンを含有する高融点且つ導電性の拡散防止膜を形
    成する第５の工程と、 前記拡散防止膜を介して前記各開孔内を充填して前記拡
    散防止膜上に多結晶シリコン膜を形成する第６の工程
    と、 前記多結晶シリコン膜上にシリサイド膜を形成して、前
    記拡散防止膜を介して前記ｎ型及びｐ型不純物拡散層と
    電気的に接続された前記多結晶シリコン膜及び前記シリ
    サイド膜から構成されるポリサイド配線層を形成する第
    ７の工程とを含むことを特徴とする半導体装置の製造方
    法。
  58. 【請求項５８】 前記第２の工程において、前記第１の
    工程の後に、前記半導体基板上に多結晶シリコン膜を堆
    積させ、この多結晶シリコン膜をパターニングして前記
    ｐ型及びｎ型ウェルの各素子活性領域上にそれぞれ多結
    晶シリコン電極を形成し、前記ｐ型ウェル上では前記多
    結晶シリコン電極にｎ型不純物を、前記ｎ型ウェル上で
    は前記多結晶シリコン電極にｐ型不純物をそれぞれ導入
    し、前記半導体基板に熱処理を施すことにより前記各多
    結晶シリコン電極から前記ｎ型及びｐ型不純物を拡散さ
    せて前記ｎ型及びｐ型不純物拡散層を形成することを特
    徴とする請求項５７に記載の半導体装置の製造方法。
  59. 【請求項５９】 前記第１の工程の後に、前記ｐ型ウェ
    ル上にゲート絶縁膜を介してゲート電極をパターン形成
    し、このゲート電極と前記ｎ型不純物拡散層とからアク
    セストランジスタを構成するとともに、 前記第７の工程の後に、前記ポリサイド配線層上に絶縁
    膜を介して下部電極層、誘電体層及び上部電極層を積層
    してパターン形成し、メモリキャパシタを構成する第８
    の工程を更に含むことを特徴とする請求項５７又は５８
    に記載の半導体装置の製造方法。
  60. 【請求項６０】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項５７〜５９のいずれか１項に記載の半導体装置の製
    造方法。
  61. 【請求項６１】 前記第１の工程の後に、アクセストラ
    ンジスタとともに、前記ゲート電極及び前記メモリキャ
    パシタの前記上部電極と逆導電型の一対の不純物拡散層
    を有しており、一方の前記不純物拡散層が前記上部電極
    と電気的に接続されて前記上部電極を所定電位に固定す
    る出力トランジスタを形成し、 前記第５の工程において、前記拡散防止膜と共に、前記
    出力トランジスタの一方の前記不純物拡散層と接続する
    ように、シリコンを含有する高融点且つ導電性の他の拡
    散防止膜を形成し、 前記第６の工程において、前記多結晶シリコン膜と共
    に、前記他の拡散防止膜上に他の多結晶シリコン膜を形
    成し、 前記第７の工程において、前記シリサイド膜と共に、前
    記他の多結晶シリコン膜上に他のシリサイド膜を形成
    し、 前記第８の工程において、前記下部電極を形成する前
    に、当該下部電極の第１の接続孔と共に、前記他の拡散
    防止膜上に第２の接続孔を形成し、前記上部電極を形成
    する際に、前記第２の接続孔を介して当該上部電極と前
    記他のシリサイド膜とを接続することを特徴とする請求
    項５９又は６０に記載の半導体装置の製造方法。
  62. 【請求項６２】 前記他の拡散防止膜が、ＴｉＳｉＮ又
    はＷＳｉＮを材料として形成されていることを特徴とす
    る請求項６１に記載の半導体装置の製造方法。
  63. 【請求項６３】 前記第８の工程の後に、全面を覆うよ
    うに耐熱性絶縁膜を形成する第９の工程を更に含むこと
    を特徴とする請求項５９〜６２のいずれか１項に記載の
    半導体装置の製造方法。
  64. 【請求項６４】 前記第９の工程において、前記耐熱性
    絶縁膜を９００℃以上の所定温度条件下でリフロー処理
    することを特徴とする請求項６３に記載の半導体装置の
    製造方法。
  65. 【請求項６５】 前記耐熱性絶縁膜がＢＰＳＧ膜である
    ことを特徴とする請求項６３又は６４に記載の半導体装
    置の製造方法。
  66. 【請求項６６】 半導体基板の表面領域に、第１の不純
    物が導入された第１の領域及び前記第１の不純物と逆導
    電型の第２の不純物が導入された第２の領域をそれぞれ
    形成する第１の工程と、 前記第１の領域の素子活性領域に前記第２の導電型の不
    純物を、前記第２の領域の素子活性領域に前記第１の導
    電型の不純物をそれぞれ導入して、前記第１の領域の素
    子活性領域に第１の不純物拡散層を、前記第２の領域の
    素子活性領域に第２の不純物拡散層をそれぞれ形成する
    第２の工程と、 前記半導体基板上に層間絶縁膜を堆積形成する第３の工
    程と、 前記第１及び第２の不純物拡散層の各表面部位を露出さ
    せる各開孔を形成する第４の工程と、 前記各開孔内を含む前記層間絶縁膜の表面を覆うように
    シリコンを含有する導電性の拡散防止膜を形成する第５
    の工程と、 前記拡散防止膜を介して前記各開孔内を充填して前記拡
    散防止膜上に導電膜を形成する第６の工程と、 前記導電膜上にシリサイド膜を形成して、前記拡散防止
    膜を介して前記第１及び第２の不純物拡散層と電気的に
    接続された前記導電膜及び前記シリサイド膜から構成さ
    れる配線層を形成する第７の工程とを含むことを特徴と
    する半導体装置の製造方法。
  67. 【請求項６７】 前記導電膜が多結晶シリコン膜であ
    り、前記配線層がポリサイド配線層とされることを特徴
    とする請求項６６に記載の半導体装置の製造方法。
  68. 【請求項６８】 前記第２の工程において、前記第１の
    工程の後に、前記半導体基板上に多結晶シリコン膜を堆
    積させ、この多結晶シリコン膜をパターニングして前記
    第１及び第２の領域の各素子活性領域上にそれぞれ多結
    晶シリコン電極を形成し、前記第１の領域上では前記多
    結晶シリコン電極に前記第２の不純物を、前記第２の領
    域上では前記多結晶シリコン電極に前記第１の不純物を
    それぞれ導入し、前記半導体基板に熱処理を施すことに
    より前記各多結晶シリコン電極から前記第２及び第１の
    不純物を拡散させて前記第１及び第２の不純物拡散層を
    形成することを特徴とする請求項６６又は６７に記載の
    半導体装置の製造方法。
  69. 【請求項６９】 前記第１の工程の後に、前記第１の領
    域上にゲート絶縁膜を介してゲート電極をパターン形成
    し、このゲート電極と前記第１の不純物拡散層とからア
    クセストランジスタを構成するとともに、 前記第７の工程の後に、前記配線層上に絶縁膜を介して
    下部電極、誘電体層及び上部電極を積層しパターン形成
    し、メモリキャパシタを構成する第８の工程を更に含む
    ことを特徴とする請求項６６〜６８のいずれか１項に記
    載の半導体装置の製造方法。
  70. 【請求項７０】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項６６〜６９のいずれか１項に記載の半導体装置の製
    造方法。
  71. 【請求項７１】 前記第１の工程の後に、アクセストラ
    ンジスタとともに、前記ゲート電極及び前記メモリキャ
    パシタの前記上部電極と逆導電型の一対の第３の不純物
    拡散層を有しており、一方の前記第３の不純物拡散層が
    前記上部電極と電気的に接続されて前記上部電極を所定
    電位に固定する出力トランジスタを形成し、 前記第５の工程において、前記拡散防止膜と共に、前記
    出力トランジスタの一方の前記第３の不純物拡散層と接
    続するように、シリコンを含有する高融点且つ導電性の
    他の拡散防止膜を形成し、 前記第６の工程において、前記導電膜と共に、前記他の
    拡散防止膜上に他の導電膜を形成し、 前記第７の工程において、前記シリサイド膜と共に、前
    記他の導電膜上に他のシリサイド膜を形成し、 前記第８の工程において、前記下部電極を形成する前
    に、当該下部電極の第１の接続孔と共に、前記他の拡散
    防止膜上に第２の接続孔を同時に形成し、前記上部電極
    を形成する際に、前記第２の接続孔を介して当該上部電
    極と前記他のシリサイド膜とを接続することを特徴とす
    る請求項６９又は７０に記載の半導体装置の製造方法。
  72. 【請求項７２】 前記他の拡散防止膜が、ＴｉＳｉＮ又
    はＷＳｉＮを材料として形成されていることを特徴とす
    る請求項７１に記載の半導体装置の製造方法。
  73. 【請求項７３】 前記他の導電膜が多結晶シリコン膜で
    あり、当該多結晶シリコン膜と前記他のシリサイド膜と
    でポリサイド配線層が構成されることを特徴とする請求
    項７０又は７２に記載の半導体装置の製造方法。
  74. 【請求項７４】 前記第８の工程の後に、全面を覆うよ
    うに耐熱性絶縁膜を形成する第９の工程を更に含むこと
    を特徴とする請求項６９〜７３のいずれか１項に記載の
    半導体装置の製造方法。
  75. 【請求項７５】 前記第９の工程において、前記耐熱性
    絶縁膜を９００℃以上の所定温度条件下でリフロー処理
    することを特徴とする請求項７４に記載の半導体装置の
    製造方法。
  76. 【請求項７６】 前記耐熱性絶縁膜がＢＰＳＧ膜である
    ことを特徴とする請求項７４又は７５に記載の半導体装
    置の製造方法。
  77. 【請求項７７】 半導体基板の表面領域に、ｐ型ウェル
    及びｎ型ウェルを形成する第１の工程と、 前記半導体基板上に第１の層間絶縁膜を堆積形成する第
    ２の工程と、 前記半導体基板の前記ｐ型及びｎ型ウェルの各表面部位
    をそれぞれ露出させる各第１の開孔を形成する第３の工
    程と、 前記第１の層間絶縁膜上に多結晶シリコン膜を堆積させ
    て前記各第１の開孔を充填させる第４の工程と、 前記ｐ型ウェル側の前記多結晶シリコン膜にｎ型不純物
    を導入し、前記ｎ型ウェル側の前記多結晶シリコン膜に
    ｐ型不純物を導入して、前記半導体基板の前記ｐ型ウェ
    ルにｎ型不純物拡散層を、前記ｎ型ウェルにｐ型不純物
    拡散層をそれぞれ形成する第５の工程と、 前記多結晶シリコン膜を覆うようにシリサイド膜を形成
    する第６の工程と、 前記多結晶シリコン膜及び前記シリサイド膜をパターニ
    ングし、前記第１の層間絶縁膜上で前記ｐ型ウェルと前
    記ｎ型ウェルとで互いに電気的に分離し、前記ｎ型不純
    物拡散層と電気的に接続される第１のポリサイド配線層
    及び前記ｐ型不純物拡散層と電気的に接続される第２の
    ポリサイド配線層をそれぞれ形成する第７の工程と、 前記第１及び第２のポリサイド配線層上に第２の層間絶
    縁膜を堆積形成する第８の工程と、 前記第２の層間絶縁膜に、前記第１及び第２のポリサイ
    ド配線層の前記シリサイド膜の各表面部位を露出させる
    各第２の開孔を形成する第９の工程と、 少なくとも前記各第２の開孔の内壁面を被覆するように
    シリコンを含有する高融点且つ導電性の拡散防止膜を形
    成する第１０の工程と、 前記拡散防止膜を介して前記第２の層間絶縁膜上に前記
    各第２の開孔を充填する上部配線層を形成する第１１の
    工程とを含むことを特徴とする半導体装置の製造方法。
  78. 【請求項７８】 前記第２の工程において、前記第１の
    工程の後に、前記半導体基板上に多結晶シリコン膜を堆
    積させ、この多結晶シリコン膜をパターニングして前記
    ｐ型及びｎ型ウェルの各素子活性領域上にそれぞれ多結
    晶シリコン電極を形成し、前記第５の工程において、前
    記ｐ型ウェル上では前記多結晶シリコン電極にｎ型不純
    物を、前記ｎ型ウェル上では前記多結晶シリコン電極に
    ｐ型不純物をそれぞれ導入し、前記半導体基板に熱処理
    を施すことにより前記各多結晶シリコン電極から前記ｎ
    型及びｐ型不純物を拡散させて前記ｎ型及びｐ型不純物
    拡散層を形成することを特徴とする請求項７７に記載の
    半導体装置の製造方法。
  79. 【請求項７９】 前記第１の工程の後に、前記ｐ型ウェ
    ル上にゲート絶縁膜を介してゲート電極をパターン形成
    し、このゲート電極と前記ｎ型不純物拡散層とからアク
    セストランジスタを構成するとともに、 前記第８の工程において第２の層間絶縁膜を堆積形成す
    る前に、前記第１のポリサイド配線層上に絶縁膜を介し
    て下部電極層、誘電体層及び上部電極層を積層しパター
    ン形成し、メモリキャパシタを構成することを特徴とす
    る請求項７７又は７８に記載の半導体装置の製造方法。
  80. 【請求項８０】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項７７〜７９に記載の半導体装置の製造方法。
  81. 【請求項８１】 前記第１２の工程の後に、全面を覆う
    ように耐熱性絶縁膜を形成する第１２の工程を更に含む
    ことを特徴とする請求項７７〜８０のいずれか１項に記
    載の半導体装置の製造方法。
  82. 【請求項８２】 前記第１２の工程において、前記耐熱
    性絶縁膜を９００℃以上の所定温度条件下でリフロー処
    理することを特徴とする請求項８１に記載の半導体装置
    の製造方法。
  83. 【請求項８３】 前記耐熱性絶縁膜がＢＰＳＧ膜である
    ことを特徴とする請求項８１又は８２に記載の半導体装
    置の製造方法。
  84. 【請求項８４】 第１の導電型とされた第１の領域と、
    前記第１の導電型と逆導電型である第２の導電型とされ
    た第２の領域とを備えるとともに、前記第１の領域の素
    子活性領域に前記第２の導電型の不純物が、前記第２の
    領域の素子活性領域に前記第１の導電型の不純物がそれ
    ぞれ導入されて形成された第１及び第２の不純物拡散層
    を備えた半導体基板を有する半導体装置の製造方法であ
    って、 導電膜及び高融点金属のシリサイド膜を有する配線層を
    パターン形成するとともに、前記第１及び第２の導電型
    の各不純物の相互拡散を防止するシリコンを含有する高
    融点且つ導電性の拡散防止膜を形成し、 前記拡散防止膜を介して前記配線層を前記第１及び第２
    の不純物拡散層と電気的に接続することを特徴とする半
    導体装置の製造方法。
  85. 【請求項８５】 前記導電膜が多結晶シリコン膜であ
    り、前記配線層がポリサイド配線層とされることを特徴
    とする請求項８４に記載の半導体装置の製造方法。
  86. 【請求項８６】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項８４又は８５に記載の半導体装置の製造方法。
  87. 【請求項８７】 少なくとも前記拡散防止膜を覆うよう
    に耐熱性絶縁膜を形成することを特徴とする請求項８４
    〜８６のいずれか１項に記載の半導体装置の製造方法。
  88. 【請求項８８】 前記耐熱性絶縁膜を９００℃以上の所
    定温度条件下でリフロー処理することを特徴とする請求
    項８７に記載の半導体装置の製造方法。
  89. 【請求項８９】 前記耐熱性絶縁膜がＢＰＳＧ膜である
    ことを特徴とする請求項８７又は８８に記載の半導体装
    置の製造方法。
  90. 【請求項９０】 半導体基板に、第１の導電型とされた
    第１の領域と、前記第１の導電型と逆導電型である第２
    の導電型とされた第２の領域とを形成する第１の工程
    と、 前記半導体基板上に第１の層間絶縁膜を堆積形成する第
    ２の工程と、 前記半導体基板の前記第１及び第２の領域の各表面部位
    をそれぞれ露出させる各第１の開孔を形成する第３の工
    程と、 前記第１の層間絶縁膜上に導電性となり得る薄膜を堆積
    させて前記各第１の開孔を充填させる第４の工程と、 前記第１の領域側の前記導電性となり得る薄膜に第２の
    導電型の不純物を導入し、前記第２の領域側の前記導電
    性となり得る薄膜に第１の導電型の不純物を導入して、
    前記第２及び第１の導電型の導電膜を形成するとともに
    第１及び第２の不純物拡散層を形成する第５の工程と、 前記導電膜を覆うようにシリサイド膜を形成する第６の
    工程と、 前記導電膜及び前記シリサイド膜をパターニングし、前
    記第１の層間絶縁膜上で前記第１の領域と前記第２の領
    域とで互いに電気的に分離してそれぞれ前記第１及び第
    ２の不純物拡散層と電気的に接続される第１及び第２の
    配線層を形成する第７の工程と、 前記第１及び第２の配線層上に第２の層間絶縁膜を堆積
    形成する第８の工程と、 前記第２の層間絶縁膜に、前記第１及び第２の配線層の
    前記シリサイド膜の各表面部位を露出させる各第２の開
    孔を形成する第９の工程と、 少なくとも前記各第２の開孔の内壁面を被覆するように
    シリコンを含有する高融点且つ導電性の拡散防止膜を形
    成する第１０の工程と、 前記拡散防止膜を介して前記第２の層間絶縁膜上に前記
    各第２の開孔を充填する上部配線層を形成する第１１の
    工程とを含むことを特徴とする半導体装置の製造方法。
  91. 【請求項９１】 前記導電性となり得る薄膜が多結晶シ
    リコン膜であり、前記第１及び第２の配線層がポリサイ
    ド配線層とされることを特徴とする請求項９０に記載の
    半導体装置の製造方法。
  92. 【請求項９２】 前記第２の工程において、前記第１の
    工程の後に、前記半導体基板上に多結晶シリコン膜を堆
    積させ、この多結晶シリコン膜をパターニングして前記
    第１及び第２の領域の各素子活性領域上にそれぞれ多結
    晶シリコン電極を形成し、前記第５の工程において、前
    記多結晶シリコン電極を介して前記第２及び第１の導電
    型の不純物を導入して前記第１及び第２の不純物拡散層
    を形成することを特徴とする請求項９０又は９１に記載
    の半導体装置の製造方法。
  93. 【請求項９３】 前記拡散防止膜が、ＴｉＳｉＮ又はＷ
    ＳｉＮを材料として形成されていることを特徴とする請
    求項９０〜９２のいずれか１項に記載の半導体装置の製
    造方法。
  94. 【請求項９４】 前記第１の工程の後に、前記第１の領
    域の半導体基板上にゲート絶縁膜を介してゲート電極を
    パターン形成し、このゲート電極と前記第１の不純物拡
    散層とからアクセストランジスタを構成するとともに、 前記第８の工程において第２の層間絶縁膜を堆積形成す
    る前に、前記第１の配線層上に絶縁膜を介して下部電
    極、誘電体層及び上部電極を積層しパターン形成し、メ
    モリキャパシタを構成することを特徴とする請求項９０
    〜９３のいずれか１項に記載の半導体装置の製造方法。
  95. 【請求項９５】 前記第１１の工程の後に、全面を覆う
    ように耐熱性絶縁膜を形成する第１２の工程を更に含む
    ことを特徴とする請求項９０〜９４のいずれか１項に記
    載の半導体装置の製造方法。
  96. 【請求項９６】 前記第１２の工程において、前記耐熱
    性絶縁膜を９００℃以上の所定温度条件下でリフロー処
    理することを特徴とする請求項９５に記載の半導体装置
    の製造方法。
  97. 【請求項９７】 前記耐熱性絶縁膜がＢＰＳＧ膜である
    ことを特徴とする請求項９５又は９６に記載の半導体装
    置の製造方法。
  98. 【請求項９８】 半導体基板の表面領域に、ｐ型ウェル
    及びｎ型ウェルを形成する第１の工程と、 前記半導体基板上に、ゲート絶縁膜及び多結晶シリコン
    膜を順次形成する第２の工程と、 前記多結晶シリコン膜の前記ｐ型ウェル側にｎ型不純物
    を、ｎ型ウェル側にｐ型不純物をそれぞれ導入する第３
    の工程と、 前記多結晶シリコン膜上にシリサイド膜を形成する第４
    の工程と、 前記シリサイド膜、前記多結晶シリコン膜及び前記ゲー
    ト絶縁膜をパターニングし、前記ｐ型ウェル上にはｎ型
    の前記多結晶シリコン膜及びシリサイド膜からなる第１
    のゲート電極構造を、前記ｎ型ウェル上にはｐ型の前記
    多結晶シリコン膜及びシリサイド膜からなる第２のゲー
    ト電極構造をそれぞれ形成する第５の工程と、 前記第１のゲート電極構造の両側における前記ｐ型ウェ
    ルの表面領域にｎ型不純物を、前記第２のゲート電極構
    造の両側における前記ｎ型ウェルの表面領域にｐ型不純
    物をそれぞれ導入し、前記ｐ型ウェルにはｎ型不純物拡
    散層を、前記ｎ型ウェルにはｐ型不純物拡散層をそれぞ
    れ形成する第６の工程と、 前記第１及び第２のゲート電極構造を埋め込むように層
    間絶縁膜を形成する第７の工程と、 前記第１及び第２のゲート電極構造の表面が露出するま
    で前記層間絶縁膜の表層を除去して平坦化する第８の工
    程と、 前記層間絶縁膜上にシリコンを含有する高融点且つ導電
    性の拡散防止膜を形成し、前記拡散防止膜を介して前記
    第１のゲート電極構造と前記第２のゲート電極構造とを
    電気的に接続する第９の工程とを含むことを特徴とする
    半導体装置の製造方法。
  99. 【請求項９９】 前記第１の工程の後、前記第２の工程
    の前に、前記ｐ型ウェルと前記ｎ型ウェルとの境界部位
    上に、素子活性領域を画定する素子分離構造を形成する
    １０の工程を更に含み、 前記第５の工程において、前記第１のゲート電極構造と
    前記第２のゲート電極構造とを前記素子分離構造上で分
    離することを特徴とする請求項９８に記載の半導体装置
    の製造方法。
  100. 【請求項１００】 前記拡散防止膜が、ＴｉＳｉＮ又は
    ＷＳｉＮを材料として形成されていることを特徴とする
    請求項９８又は９９に記載の半導体装置の製造方法。
  101. 【請求項１０１】 前記第９の工程の後に、全面を覆う
    ように耐熱性絶縁膜を形成する第１１の工程を更に含む
    ことを特徴とする請求項９８〜１００のいずれか１項に
    記載の半導体装置の製造方法。
  102. 【請求項１０２】 前記第１１の工程において、前記耐
    熱性絶縁膜を９００℃以上の所定温度条件下でリフロー
    処理することを特徴とする請求項１０１に記載の半導体
    装置の製造方法。
  103. 【請求項１０３】 前記耐熱性絶縁膜がＢＰＳＧ膜であ
    ることを特徴とする請求項１０１又は１０２に記載の半
    導体装置の製造方法。
  104. 【請求項１０４】 半導体基板の表面領域に、第１の導
    電型とされた第１の領域と、前記第１の導電型と逆導電
    型である第２の導電型とされた第２の領域とを形成する
    第１の工程と、 前記半導体基板上に、ゲート絶縁膜及び導電性となり得
    る薄膜を順次形成する第２の工程と、 前記導電性となり得る薄膜の前記第１の領域側に第２の
    導電型の不純物を、第２の領域側に第１の導電型の不純
    物をそれぞれ導入し、前記第２及び第１の導電型の導電
    膜を形成する第３の工程と、 前記導電膜上にシリサイド膜を形成する第４の工程と、 前記シリサイド膜、前記導電膜及び前記ゲート絶縁膜を
    パターニングし、前記第１の領域上には前記第２の導電
    型の前記導電膜及びシリサイド膜からなる第１のゲート
    電極構造を、前記第２の領域上には前記第１の導電型の
    前記導電膜及びシリサイド膜からなる第２のゲート電極
    構造をそれぞれ形成する第５の工程と、 前記第１のゲート電極構造の両側における前記第１の領
    域の表面領域に前記第２の導電型の不純物を、前記第２
    のゲート電極構造の両側における前記第２の領域の表面
    領域に前記第１の導電型の不純物をそれぞれ導入し、前
    記第１の領域には第１の不純物拡散層を、前記第２の領
    域には第２の不純物拡散層をそれぞれ形成する第６の工
    程と、 前記第１及び第２のゲート電極構造を埋め込むように層
    間絶縁膜を形成する第７の工程と、 前記第１及び第２のゲート電極構造の表面が露出するま
    で前記層間絶縁膜の表層を除去して平坦化する第８の工
    程と、 前記層間絶縁膜上にシリコンを含有する高融点且つ導電
    性の拡散防止膜を形成し、前記拡散防止膜を介して前記
    第１のゲート電極構造と前記第２のゲート電極構造とを
    電気的に接続する第９の工程とを含むことを特徴とする
    半導体装置の製造方法。
  105. 【請求項１０５】 前記導電性となり得る薄膜が多結晶
    シリコン膜であり、前記第１及び第２のゲート電極構造
    がポリサイド配線層となることを特徴とする請求項１０
    ４に記載の半導体装置の製造方法。
  106. 【請求項１０６】 前記第１の工程の後、前記第２の工
    程の前に、前記第１の領域と前記第２の領域との境界部
    位上に、素子活性領域を画定する素子分離構造を形成す
    る１０の工程を更に含み、 前記第５の工程において、前記第１のゲート電極構造と
    前記第２のゲート電極構造とを前記素子分離構造上で分
    離することを特徴とする請求項１０４又は１０５に記載
    の半導体装置の製造方法。
  107. 【請求項１０７】 前記拡散防止膜が、ＴｉＳｉＮ又は
    ＷＳｉＮを材料として形成されていることを特徴とする
    請求項１０４〜１０６のいずれか１項に記載の半導体装
    置の製造方法。
  108. 【請求項１０８】 前記第９の工程の後に、全面を覆う
    ように耐熱性絶縁膜を形成する第１０の工程を更に含む
    ことを特徴とする請求項１０４〜１０７のいずれか１項
    に記載の半導体装置の製造方法。
  109. 【請求項１０９】 前記第１０の工程において、前記耐
    熱性絶縁膜を９００℃以上の所定温度条件下でリフロー
    処理することを特徴とする請求項１０８に記載の半導体
    装置の製造方法。
  110. 【請求項１１０】 前記耐熱性絶縁膜がＢＰＳＧ膜であ
    ることを特徴とする請求項１０８又は１０９に記載の半
    導体装置の製造方法。
  111. 【請求項１１１】 第１のゲート電極及び一対の第１の
    不純物拡散層を備えたアクセストランジスタと、一方の
    前記第１の不純物拡散層と接続された下部電極及び当該
    下部電極と誘電体膜を介して対向して容量結合する上部
    電極とを備えたメモリキャパシタとを含みメモリセルが
    構成されてなる半導体装置の製造方法であって、 前記アクセストランジスタを形成する際に、第２のゲー
    ト電極及び一対の第２の不純物拡散層を備えた出力トラ
    ンジスタを共に形成する工程と、 前記出力トランジスタの一方の前記第２の不純物拡散層
    と接続するように、シリコンを含有する高融点且つ導電
    性の拡散防止膜を形成する工程と、 前記拡散防止膜上に前記上部電極と同一導電型の導電膜
    を形成する工程と、 前記導電膜上にシリサイド膜を形成する工程と、 前記メモリキャパシタの前記下部電極を形成する前に、
    当該下部電極の第１の接続孔と共に、前記拡散防止膜上
    に第２の接続孔を同時に形成し、前記上部電極を形成す
    る際に、前記第２の接続孔を介して当該上部電極と前記
    シリサイド膜とを接続する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  112. 【請求項１１２】 前記拡散防止膜が、ＴｉＳｉＮ又は
    ＷＳｉＮを材料として形成されている請求項１１１に記
    載の半導体装置の製造方法。
  113. 【請求項１１３】 前記導電膜が多結晶シリコン膜であ
    り、当該多結晶シリコン膜と前記シリサイド膜とでポリ
    サイド配線層が構成されることを特徴とする請求項１１
    １又は１１２に記載の半導体装置の製造方法。
  114. 【請求項１１４】 前記メモリキャパシタを覆うよう
    に、耐熱性絶縁膜を形成する第１０の工程を更に含むこ
    とを特徴とする請求項１１１〜１１３のいずれか１項に
    記載の半導体装置の製造方法。
  115. 【請求項１１５】 前記耐熱性絶縁膜を９００℃以上の
    所定温度条件下でリフロー処理することを特徴とする請
    求項１１４に記載の半導体装置の製造方法。
  116. 【請求項１１６】 前記耐熱性絶縁膜がＢＰＳＧ膜であ
    ることを特徴とする請求項１１４又は１１５に記載の半
    導体装置の製造方法。
  117. 【請求項１１７】 ｎ型不純物を含有する第１の半導体
    層と、 ｐ型不純物を含有する第２の半導体層と、 前記第１の半導体層と前記第２の半導体層とを結線する
    第３の半導体層とを含み、 前記第３の半導体層が、少なくともｎ型及びｐ型の不純
    物の相互拡散を防止する、シリコンを含有する高融点且
    つ導電性の拡散防止膜を有することを特徴とする半導体
    装置。
  118. 【請求項１１８】 前記第１の半導体層が、半導体基板
    に形成されたｎ型不純物拡散層であり、 前記第２の半導体層が、前記ｎ型不純物拡散層とは別の
    領域の前記半導体基板に形成されたｐ型不純物拡散層で
    あることを特徴とする請求項１１７に記載の半導体装
    置。
  119. 【請求項１１９】 前記第１の半導体層が、半導体基板
    上に形成されたｎ型ゲート配線であり、 前記第２の半導体層が、前記ｎ型ゲート配線とは別の領
    域の前記半導体基板に形成されたｐ型ゲート配線である
    ことを特徴とする請求項１１７に記載の半導体装置。
  120. 【請求項１２０】 前記第１の半導体層が、半導体基板
    上に形成されたｎ型電極であり、 前記第２の半導体層が、前記ｎ型電極とは別の領域の前
    記半導体基板に形成されたｐ型電極であることを特徴と
    する請求項１１７に記載の半導体装置。
  121. 【請求項１２１】 前記第１，第２の半導体層の一方の
    半導体層が、キャパシタの電極として機能し、 前記第１，第２の半導体層の他方の半導体層が、半導体
    基板に形成された不純物拡散層であることを特徴とする
    請求項１１７に記載の半導体装置。
  122. 【請求項１２２】 前記拡散防止膜が、ＴｉＳｉＮ又は
    ＷＳｉＮを材料として形成されていることを特徴とする
    請求項１１７〜１２１のいずれか１項に記載の半導体装
    置。
  123. 【請求項１２３】 前記第３の半導体層上を覆うように
    形成された絶縁層を更に含むことを特徴とする請求項１
    １７〜１２２のいずれか１項に記載の半導体装置。
  124. 【請求項１２４】 前記絶縁層が、少なくとも熱処理を
    施すことが必要な絶縁膜を含む絶縁層であることを特徴
    とする請求項１２３に記載の半導体装置。
  125. 【請求項１２５】 前記絶縁層が、ＢＰＳＧ膜であるこ
    とを特徴とする請求項１２４に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
US6784472B2 (en) 2000-03-24 2004-08-31 Fujitsu Limited Semiconductor device and method for fabricating the same
US6849511B2 (en) 2000-03-24 2005-02-01 Fujitsu Limited Semiconductor device and method for fabricating the same including interconnection of two electrodes
US7189612B2 (en) 2000-10-17 2007-03-13 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory and method for manufacturing the same

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