JPH0927596A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0927596A JPH0927596A JP7175190A JP17519095A JPH0927596A JP H0927596 A JPH0927596 A JP H0927596A JP 7175190 A JP7175190 A JP 7175190A JP 17519095 A JP17519095 A JP 17519095A JP H0927596 A JPH0927596 A JP H0927596A
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- film
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- insulating film
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Abstract
(57)【要約】
【目的】ＤＲＡＭのビットライン及び周辺回路部内の配
線層のコンタクト孔内での断線やコンタクト抵抗の上昇
等を抑制すると共に、装置の微細化をはかる。 【構成】ビットラインに使用する配線層や周辺回路部の
配線層をタングステン膜で形成したことにより、コンタ
クト孔内での断線やコンタクト抵抗の上昇が抑制され
る。
線層のコンタクト孔内での断線やコンタクト抵抗の上昇
等を抑制すると共に、装置の微細化をはかる。 【構成】ビットラインに使用する配線層や周辺回路部の
配線層をタングステン膜で形成したことにより、コンタ
クト孔内での断線やコンタクト抵抗の上昇が抑制され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくはＤＲＡＭの製造方法におけるビッ
トラインのコンタクト孔内での断線やコンタクト抵抗の
上昇等を抑制することを目的とする。
に関し、更に詳しくはＤＲＡＭの製造方法におけるビッ
トラインのコンタクト孔内での断線やコンタクト抵抗の
上昇等を抑制することを目的とする。
【０００２】
【従来の技術】従来、ＤＲＡＭにおいてビットラインに
使用する配線層及び周辺回路部の配線層には、タングス
テンシリサイド膜（ＷＳｉｘ）とポリシリコン膜の２層
構造とするのが通常であった。しかし、この配線層と拡
散層を結ぶコンタクト孔が深くなると、配線層がコンタ
クト孔内で断線したり、薄くなりコンタクト抵抗が上昇
することがあった。以下、この種の半導体装置の製造方
法について図６乃至図７を基に説明する。
使用する配線層及び周辺回路部の配線層には、タングス
テンシリサイド膜（ＷＳｉｘ）とポリシリコン膜の２層
構造とするのが通常であった。しかし、この配線層と拡
散層を結ぶコンタクト孔が深くなると、配線層がコンタ
クト孔内で断線したり、薄くなりコンタクト抵抗が上昇
することがあった。以下、この種の半導体装置の製造方
法について図６乃至図７を基に説明する。
【０００３】図６に示す５１は一導電型の半導体基板、
例えばＰ型シリコン基板で、Ａ部、Ｂ部及びＣ部にはそ
れぞれメモリーセル部と周辺回路部と、更に周辺回路部
の一つとしてセンスアンプ部を形成するものである。先
ず、該基板上のフィールド領域にＬＯＣＯＳ酸化膜５２
を形成し、その他の部分にはゲート酸化膜５３を形成す
る。本工程では、例えば基板５１を約５００Åのパッド
酸化膜と約１０００ÅのＬＰＣＶＤ法で付着したシリコ
ン窒化膜で被覆し、活性領域のみを被覆するようにシリ
コン窒化膜のパターニングをする。その後、選択酸化に
よりフィールド領域に約６０００ÅのＬＯＣＯＳ酸化膜
５２を形成する。また、基板５１の活性領域には約１７
０Åのゲート酸化膜５３を熱酸化により形成する。
例えばＰ型シリコン基板で、Ａ部、Ｂ部及びＣ部にはそ
れぞれメモリーセル部と周辺回路部と、更に周辺回路部
の一つとしてセンスアンプ部を形成するものである。先
ず、該基板上のフィールド領域にＬＯＣＯＳ酸化膜５２
を形成し、その他の部分にはゲート酸化膜５３を形成す
る。本工程では、例えば基板５１を約５００Åのパッド
酸化膜と約１０００ÅのＬＰＣＶＤ法で付着したシリコ
ン窒化膜で被覆し、活性領域のみを被覆するようにシリ
コン窒化膜のパターニングをする。その後、選択酸化に
よりフィールド領域に約６０００ÅのＬＯＣＯＳ酸化膜
５２を形成する。また、基板５１の活性領域には約１７
０Åのゲート酸化膜５３を熱酸化により形成する。
【０００４】続いて、ＬＰＣＶＤ法によりポリシリコン
膜を全面に付着した後に、例えばリン等の不純物を拡散
してこのポリシリコン膜を導電化する。次いで、このポ
リシリコン膜をパターニングして、メモリーセル部Ａの
ＭＯＳトランジスタ、周辺回路部ＢのＭＯＳトランジス
タ及びセンスアンプ部ＣのＭＯＳトランジスタのゲート
電極５４を形成する。即ち、本工程では例えば全面に約
２０００Åのポリシリコン膜をＬＰＣＶＤ法で付着し、
Ｎ+ 型にドープしている。このゲート電極５４はメモリ
ーのワード線として働く。
膜を全面に付着した後に、例えばリン等の不純物を拡散
してこのポリシリコン膜を導電化する。次いで、このポ
リシリコン膜をパターニングして、メモリーセル部Ａの
ＭＯＳトランジスタ、周辺回路部ＢのＭＯＳトランジス
タ及びセンスアンプ部ＣのＭＯＳトランジスタのゲート
電極５４を形成する。即ち、本工程では例えば全面に約
２０００Åのポリシリコン膜をＬＰＣＶＤ法で付着し、
Ｎ+ 型にドープしている。このゲート電極５４はメモリ
ーのワード線として働く。
【０００５】次に、センスアンプ部Ｃ形成領域上に不図
示のレジスト膜を形成した後、当該レジスト膜、前記Ｌ
ＯＣＯＳ酸化膜５２及びゲート電極５４をマスクにして
リン、ヒ素等を注入して、メモリーセル部ＡのＭＯＳト
ランジスタ及び周辺回路部ＢのＭＯＳトランジスタを構
成するＮ+ 型の拡散層５５Ａ、５６Ａを形成する。続い
て、前記レジスト膜を除去した後、メモリーセル部Ａ及
び周辺回路部Ｂ形成領域上に不図示のレジスト膜を形成
し、該レジスト膜とゲート電極５４をマスクにして例え
ばボロン等を注入して、センスアンプ部ＣのＭＯＳトラ
ンジスタを構成するＰ+ 型の拡散層５５Ｂ、５６Ｂを形
成する。その後、前記レジスト膜を除去し、シリコン酸
化膜より成る層間絶縁膜５７をＬＰＣＶＤ法で全面に付
着する。
示のレジスト膜を形成した後、当該レジスト膜、前記Ｌ
ＯＣＯＳ酸化膜５２及びゲート電極５４をマスクにして
リン、ヒ素等を注入して、メモリーセル部ＡのＭＯＳト
ランジスタ及び周辺回路部ＢのＭＯＳトランジスタを構
成するＮ+ 型の拡散層５５Ａ、５６Ａを形成する。続い
て、前記レジスト膜を除去した後、メモリーセル部Ａ及
び周辺回路部Ｂ形成領域上に不図示のレジスト膜を形成
し、該レジスト膜とゲート電極５４をマスクにして例え
ばボロン等を注入して、センスアンプ部ＣのＭＯＳトラ
ンジスタを構成するＰ+ 型の拡散層５５Ｂ、５６Ｂを形
成する。その後、前記レジスト膜を除去し、シリコン酸
化膜より成る層間絶縁膜５７をＬＰＣＶＤ法で全面に付
着する。
【０００６】続いて、前記メモリーセル部Ａの一方の拡
散層例えばソース拡散層５５Ａにコンタクトするコンタ
クト孔を形成した後に、ポリシリコン膜をＬＰＣＶＤ法
で付着し、パターニングしてストレージ電極５８を形成
する。本工程では、例えばレジスト膜を用いて拡散層５
５Ａ上の層間絶縁膜５７とゲート酸化膜５３にコンタク
ト孔を形成し、全面にポリシリコン膜を約３０００Åの
厚みにＬＰＣＶＤ法で付着している。その後、このポリ
シリコン膜はリンの不純物拡散により導電性を高めてい
る。
散層例えばソース拡散層５５Ａにコンタクトするコンタ
クト孔を形成した後に、ポリシリコン膜をＬＰＣＶＤ法
で付着し、パターニングしてストレージ電極５８を形成
する。本工程では、例えばレジスト膜を用いて拡散層５
５Ａ上の層間絶縁膜５７とゲート酸化膜５３にコンタク
ト孔を形成し、全面にポリシリコン膜を約３０００Åの
厚みにＬＰＣＶＤ法で付着している。その後、このポリ
シリコン膜はリンの不純物拡散により導電性を高めてい
る。
【０００７】次に、全面にシリコン酸化膜とシリコン窒
化膜から成る容量絶縁膜５９及びポリシリコン膜を付着
した後に、パターニングしてセルプレート電極６０を形
成する。本工程では、例えば全面に約１２０ÅのＬＰＣ
ＶＤ法で形成されたシリコン窒化膜を付着し、約９００
℃で３０分間のドライ酸化を行う。その後、全面にＬＰ
ＣＶＤ法で約１５００Åのポリシリコン膜を付着し、Ｎ
+ 型にドープする。続いて、ポリシリコン膜のセルプレ
ート電極６０となる領域上をレジスト膜で被覆して、こ
れをマスクとしてポリシリコン膜、シリコン窒化膜及び
シリコン酸化膜をエッチングしてセルプレート電極６０
を形成する。
化膜から成る容量絶縁膜５９及びポリシリコン膜を付着
した後に、パターニングしてセルプレート電極６０を形
成する。本工程では、例えば全面に約１２０ÅのＬＰＣ
ＶＤ法で形成されたシリコン窒化膜を付着し、約９００
℃で３０分間のドライ酸化を行う。その後、全面にＬＰ
ＣＶＤ法で約１５００Åのポリシリコン膜を付着し、Ｎ
+ 型にドープする。続いて、ポリシリコン膜のセルプレ
ート電極６０となる領域上をレジスト膜で被覆して、こ
れをマスクとしてポリシリコン膜、シリコン窒化膜及び
シリコン酸化膜をエッチングしてセルプレート電極６０
を形成する。
【０００８】その後、全面に層間絶縁膜６１を形成した
後に、前記メモリセル部Ａの他方の拡散層例えばドレイ
ン拡散層５６Ａ、周辺回路部ＢのＬＯＣＯＳ酸化膜５２
上に形成したゲート電極５４及び周辺回路部ＢのＭＯＳ
トランジスタの拡散層５６Ａにコンタクトするコンタク
ト孔６２を形成する。次に、例えばタングステンシリサ
イド膜（ＷＳｉｘ）とポリシリコン膜をデポジション
し、パターニングすることにより、金属配線６３、６３
Ａを形成する。ここまでの工程を経て半導体装置は、図
６に示す状態となる。
後に、前記メモリセル部Ａの他方の拡散層例えばドレイ
ン拡散層５６Ａ、周辺回路部ＢのＬＯＣＯＳ酸化膜５２
上に形成したゲート電極５４及び周辺回路部ＢのＭＯＳ
トランジスタの拡散層５６Ａにコンタクトするコンタク
ト孔６２を形成する。次に、例えばタングステンシリサ
イド膜（ＷＳｉｘ）とポリシリコン膜をデポジション
し、パターニングすることにより、金属配線６３、６３
Ａを形成する。ここまでの工程を経て半導体装置は、図
６に示す状態となる。
【０００９】次に、基板全面に層間絶縁膜６４を形成す
る。続いて、前記層間絶縁膜６４上に不図示のレジスト
膜を形成した後に、該レジスト膜をマスクにして該層間
絶縁膜６４、６１、５７をエッチングして、図７に示す
ように周辺回路部ＢのＭＯＳトランジスタの拡散層５５
Ａ及びセンスアンプ部ＣのＭＯＳトランジスタの拡散層
５５Ｂ、５６Ｂにコンタクトするコンタクト孔６５を形
成すると共に図示しないＮ+ 型の拡散層に連結された金
属配線６３ＡとＰ+ 型の拡散層５５Ｂとを接続するため
に形成する後述するアルミ配線層６６Ａを形成するため
のコンタクト孔６５Ａを形成する。
る。続いて、前記層間絶縁膜６４上に不図示のレジスト
膜を形成した後に、該レジスト膜をマスクにして該層間
絶縁膜６４、６１、５７をエッチングして、図７に示す
ように周辺回路部ＢのＭＯＳトランジスタの拡散層５５
Ａ及びセンスアンプ部ＣのＭＯＳトランジスタの拡散層
５５Ｂ、５６Ｂにコンタクトするコンタクト孔６５を形
成すると共に図示しないＮ+ 型の拡散層に連結された金
属配線６３ＡとＰ+ 型の拡散層５５Ｂとを接続するため
に形成する後述するアルミ配線層６６Ａを形成するため
のコンタクト孔６５Ａを形成する。
【００１０】そして、基板全面にアルミニウム膜をデポ
ジションした後に、不図示のレジスト膜を介してパター
ニングしてアルミ配線６６を形成すると共にＰ+ 型の拡
散層５５Ｂと金属配線６３Ａとを接続するためのアルミ
配線層６６Ａを形成し、図７に示すように全面にパッシ
ベーション膜６７を形成している。以上のようにして形
成された半導体装置において、前述したようにタングス
テンシリサイド膜（ＷＳｉｘ）とポリシリコン膜から成
る金属配線層と拡散層を結ぶコンタクト孔が深くなる
と、金属配線層がコンタクト孔内で断線したり、薄くな
りコンタクト抵抗が上昇するという不都合があった。
ジションした後に、不図示のレジスト膜を介してパター
ニングしてアルミ配線６６を形成すると共にＰ+ 型の拡
散層５５Ｂと金属配線６３Ａとを接続するためのアルミ
配線層６６Ａを形成し、図７に示すように全面にパッシ
ベーション膜６７を形成している。以上のようにして形
成された半導体装置において、前述したようにタングス
テンシリサイド膜（ＷＳｉｘ）とポリシリコン膜から成
る金属配線層と拡散層を結ぶコンタクト孔が深くなる
と、金属配線層がコンタクト孔内で断線したり、薄くな
りコンタクト抵抗が上昇するという不都合があった。
【００１１】そこで、このような場合断線等を防止する
ためにコンタクト孔の開口径を広くとり、コンタクト孔
の側壁をなだらかに傾斜させるようにしていた。そのた
め、装置の微細化の妨げとなっていた。また、Ｎ+ 型の
拡散層とＰ+ 型の拡散層間に接続される配線層を形成す
る場合に、Ｎ+ 型にドープされているタングステンシリ
サイド膜（ＷＳｉｘ）とポリシリコン膜から成る金属配
線層とＰ+ 型拡散層とを結ぶことができず、Ｎ+ 型拡散
層とＰ+ 型拡散層とを直接接続できず、該配線層と拡散
層とをつなぐアルミ配線を形成するようにしていた。
ためにコンタクト孔の開口径を広くとり、コンタクト孔
の側壁をなだらかに傾斜させるようにしていた。そのた
め、装置の微細化の妨げとなっていた。また、Ｎ+ 型の
拡散層とＰ+ 型の拡散層間に接続される配線層を形成す
る場合に、Ｎ+ 型にドープされているタングステンシリ
サイド膜（ＷＳｉｘ）とポリシリコン膜から成る金属配
線層とＰ+ 型拡散層とを結ぶことができず、Ｎ+ 型拡散
層とＰ+ 型拡散層とを直接接続できず、該配線層と拡散
層とをつなぐアルミ配線を形成するようにしていた。
【００１２】このため、図７に示すようにパターンレイ
アウトが不自由となり、微細化の妨げとなっていた。
アウトが不自由となり、微細化の妨げとなっていた。
【００１３】
【発明が解決しようとする課題】従って、本発明はＤＲ
ＡＭのビットライン及び周辺回路部内の配線層のコンタ
クト孔内での断線やコンタクト抵抗の上昇等を抑制する
と共に、装置の微細化をはかることを目的とする。
ＡＭのビットライン及び周辺回路部内の配線層のコンタ
クト孔内での断線やコンタクト抵抗の上昇等を抑制する
と共に、装置の微細化をはかることを目的とする。
【００１４】
【課題を解決するための手段】そこで、本発明は半導体
基板にメモリーセル部のＭＯＳトランジスタを形成した
後に、前記トランジスタを被覆するように層間絶縁膜を
形成し、該トランジスタの一方の拡散層とコンタクトす
るようにストレージ電極を形成し、該ストレージ電極を
被覆するように容量絶縁膜を形成し、該容量絶縁膜を被
覆するようにセルプレート電極を形成し、前記基板全面
を被覆するように層間絶縁膜を形成し、前記トランジス
タの他方の拡散層とコンタクトするコンタクト孔を形成
した後に該コンタクト孔内にタングステン膜を埋設して
ビットラインを形成するものである。
基板にメモリーセル部のＭＯＳトランジスタを形成した
後に、前記トランジスタを被覆するように層間絶縁膜を
形成し、該トランジスタの一方の拡散層とコンタクトす
るようにストレージ電極を形成し、該ストレージ電極を
被覆するように容量絶縁膜を形成し、該容量絶縁膜を被
覆するようにセルプレート電極を形成し、前記基板全面
を被覆するように層間絶縁膜を形成し、前記トランジス
タの他方の拡散層とコンタクトするコンタクト孔を形成
した後に該コンタクト孔内にタングステン膜を埋設して
ビットラインを形成するものである。
【００１５】また、本発明は前記メモリーセル部のビッ
トライン形成用のコンタクト孔を形成すると同時に周辺
回路部の配線層用のコンタクト孔を形成した後に、それ
らコンタクト孔内にタングステン膜の埋め込みを行うも
のである。更に、本発明は前記タングステン膜でビット
ラインを形成した後の層間絶縁膜の形成は低温デポジシ
ョンでＴＥＯＳ膜（テトラエチルオルソシリケートグラ
ス）を形成するものである。
トライン形成用のコンタクト孔を形成すると同時に周辺
回路部の配線層用のコンタクト孔を形成した後に、それ
らコンタクト孔内にタングステン膜の埋め込みを行うも
のである。更に、本発明は前記タングステン膜でビット
ラインを形成した後の層間絶縁膜の形成は低温デポジシ
ョンでＴＥＯＳ膜（テトラエチルオルソシリケートグラ
ス）を形成するものである。
【００１６】更に、本発明はＮ+ 型の拡散層とＰ+ 型の
拡散層とを結ぶ配線層を形成する際に、それら拡散層に
コンタクトするコンタクト孔内に既に形成されているタ
ングステン膜を介してタングステン配線を形成するもの
である。
拡散層とを結ぶ配線層を形成する際に、それら拡散層に
コンタクトするコンタクト孔内に既に形成されているタ
ングステン膜を介してタングステン配線を形成するもの
である。
【００１７】
【作用】以上の構成から、ＤＲＡＭにおいて、ビットラ
インに使用する配線層をタングステン膜で形成したこと
により、コンタクト孔内での断線やコンタクト抵抗の上
昇が抑制される。また、同様に周辺回路部の配線層をタ
ングステン膜で形成したことにより、コンタクト孔内で
の断線やコンタクト抵抗の上昇が抑制される。
インに使用する配線層をタングステン膜で形成したこと
により、コンタクト孔内での断線やコンタクト抵抗の上
昇が抑制される。また、同様に周辺回路部の配線層をタ
ングステン膜で形成したことにより、コンタクト孔内で
の断線やコンタクト抵抗の上昇が抑制される。
【００１８】更に、本発明は前記タングステン膜でＤＲ
ＡＭのビットラインや周辺回路部の配線層を形成した後
の層間絶縁膜の形成は、低温デポジションでＴＥＯＳ膜
（テトラエチルオルソシリケートグラス）を形成するよ
うにしたことにより、高温熱処理を行った場合に発生す
るおそれのあった前記タングステン膜の異常酸化や、異
常成長して拡散層を貫通してしまうことで発生するリー
クが防止される。
ＡＭのビットラインや周辺回路部の配線層を形成した後
の層間絶縁膜の形成は、低温デポジションでＴＥＯＳ膜
（テトラエチルオルソシリケートグラス）を形成するよ
うにしたことにより、高温熱処理を行った場合に発生す
るおそれのあった前記タングステン膜の異常酸化や、異
常成長して拡散層を貫通してしまうことで発生するリー
クが防止される。
【００１９】また、本発明はＮ+ 型の拡散層とＰ+ 型の
拡散層とを結ぶ配線層を形成する場合には、それら拡散
層にコンタクトするコンタクト孔内に既に形成されてい
るタングステン膜の上にタングステン配線を形成するこ
とにより、前記拡散層同士が直接結線されるので、パタ
ーンレイアウトの自由度が増し、微細化されると共に上
層でのアルミのステップカバレッジが向上する。
拡散層とを結ぶ配線層を形成する場合には、それら拡散
層にコンタクトするコンタクト孔内に既に形成されてい
るタングステン膜の上にタングステン配線を形成するこ
とにより、前記拡散層同士が直接結線されるので、パタ
ーンレイアウトの自由度が増し、微細化されると共に上
層でのアルミのステップカバレッジが向上する。
【００２０】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、Ａ部、Ｂ部及びＣ部にはそれぞれメモ
リーセル部と周辺回路部、更に周辺回路部の一つとして
例えばセンスアンプ部を形成するものである。
る。図１に示す１は一導電型の半導体基板、例えばＰ型
シリコン基板で、Ａ部、Ｂ部及びＣ部にはそれぞれメモ
リーセル部と周辺回路部、更に周辺回路部の一つとして
例えばセンスアンプ部を形成するものである。
【００２１】先ず、該基板上のフィールド領域にＬＯＣ
ＯＳ酸化膜２を形成し、その他の部分にはゲート酸化膜
３を形成する。本工程では、例えば基板１を約５００Å
のパッド酸化膜と約１０００ÅのＬＰＣＶＤ法で付着し
たシリコン窒化膜で被覆し、活性領域のみを被覆するよ
うにシリコン窒化膜のパターニングをする。その後、選
択酸化によりフィールド領域に約６０００ÅのＬＯＣＯ
Ｓ酸化膜２を形成する。また、基板１の活性領域には約
１７０Åのゲート酸化膜３を熱酸化により形成する。
ＯＳ酸化膜２を形成し、その他の部分にはゲート酸化膜
３を形成する。本工程では、例えば基板１を約５００Å
のパッド酸化膜と約１０００ÅのＬＰＣＶＤ法で付着し
たシリコン窒化膜で被覆し、活性領域のみを被覆するよ
うにシリコン窒化膜のパターニングをする。その後、選
択酸化によりフィールド領域に約６０００ÅのＬＯＣＯ
Ｓ酸化膜２を形成する。また、基板１の活性領域には約
１７０Åのゲート酸化膜３を熱酸化により形成する。
【００２２】続いて、ＬＰＣＶＤ法によりポリシリコン
膜を全面に付着した後に、例えばリン等の不純物を拡散
してこのポリシリコン膜を導電化する。次いで、このポ
リシリコン膜をパターニングして、メモリーセル部Ａの
ＭＯＳトランジスタ、周辺回路部ＢのＭＯＳトランジス
タ及びセンスアンプ部ＣのＭＯＳトランジスタのゲート
電極４を形成する。即ち、本工程では例えば全面に約２
０００Åのポリシリコン膜をＬＰＣＶＤ法で付着し、Ｎ
+ 型にドープしている。このゲート電極４はメモリーの
ワード線として働く。
膜を全面に付着した後に、例えばリン等の不純物を拡散
してこのポリシリコン膜を導電化する。次いで、このポ
リシリコン膜をパターニングして、メモリーセル部Ａの
ＭＯＳトランジスタ、周辺回路部ＢのＭＯＳトランジス
タ及びセンスアンプ部ＣのＭＯＳトランジスタのゲート
電極４を形成する。即ち、本工程では例えば全面に約２
０００Åのポリシリコン膜をＬＰＣＶＤ法で付着し、Ｎ
+ 型にドープしている。このゲート電極４はメモリーの
ワード線として働く。
【００２３】次に、センスアンプ部Ｃ形成領域上に不図
示のレジスト膜を形成した後、当該レジスト膜、前記Ｌ
ＯＣＯＳ酸化膜２及びゲート電極４をマスクにしてリ
ン、ヒ素等を注入して、メモリーセル部ＡのＭＯＳトラ
ンジスタのＮ+ 型のソース拡散層５Ａ及びＮ+ 型のドレ
イン拡散層６Ａ及び周辺回路部ＢのＭＯＳトランジスタ
を構成するＮ+ 型の拡散層５Ａ、６Ａを形成する。続い
て、前記レジスト膜を除去した後、メモリーセル部Ａ及
び周辺回路部Ｂ形成領域上に不図示のレジスト膜を形成
し、該レジスト膜とゲート電極４をマスクにして例えば
ボロン等を注入して、センスアンプ部ＣのＭＯＳトラン
ジスタを構成するＰ+ 型の拡散層５Ｂ、６Ｂを形成す
る。その後、前記レジスト膜を除去し、シリコン酸化膜
より成る層間絶縁膜７をＬＰＣＶＤ法で全面に付着す
る。
示のレジスト膜を形成した後、当該レジスト膜、前記Ｌ
ＯＣＯＳ酸化膜２及びゲート電極４をマスクにしてリ
ン、ヒ素等を注入して、メモリーセル部ＡのＭＯＳトラ
ンジスタのＮ+ 型のソース拡散層５Ａ及びＮ+ 型のドレ
イン拡散層６Ａ及び周辺回路部ＢのＭＯＳトランジスタ
を構成するＮ+ 型の拡散層５Ａ、６Ａを形成する。続い
て、前記レジスト膜を除去した後、メモリーセル部Ａ及
び周辺回路部Ｂ形成領域上に不図示のレジスト膜を形成
し、該レジスト膜とゲート電極４をマスクにして例えば
ボロン等を注入して、センスアンプ部ＣのＭＯＳトラン
ジスタを構成するＰ+ 型の拡散層５Ｂ、６Ｂを形成す
る。その後、前記レジスト膜を除去し、シリコン酸化膜
より成る層間絶縁膜７をＬＰＣＶＤ法で全面に付着す
る。
【００２４】続いて、前記メモリーセル部Ａのソース拡
散層５Ａにコンタクトするコンタクト孔を形成した後
に、全面にポリシリコン膜をＬＰＣＶＤ法で付着し、パ
ターニングしてストレージ電極８を形成する。本工程で
は、例えばレジスト膜を用いてソース拡散層５Ａ上の層
間絶縁膜７とゲート酸化膜３にコンタクト孔を形成し、
全面にポリシリコン膜を約３０００Åの厚みにＬＰＣＶ
Ｄ法で付着している。その後、このポリシリコン膜はリ
ンの不純物拡散により導電性を高めている。
散層５Ａにコンタクトするコンタクト孔を形成した後
に、全面にポリシリコン膜をＬＰＣＶＤ法で付着し、パ
ターニングしてストレージ電極８を形成する。本工程で
は、例えばレジスト膜を用いてソース拡散層５Ａ上の層
間絶縁膜７とゲート酸化膜３にコンタクト孔を形成し、
全面にポリシリコン膜を約３０００Åの厚みにＬＰＣＶ
Ｄ法で付着している。その後、このポリシリコン膜はリ
ンの不純物拡散により導電性を高めている。
【００２５】次に、全面にシリコン酸化膜とシリコン窒
化膜から成る容量絶縁膜９及びポリシリコン膜を付着し
た後に、パターニングしてセルプレート電極１０を形成
する。本工程では、例えば全面に約１２０ÅのＬＰＣＶ
Ｄ法で形成されたシリコン窒化膜を付着し、約９００℃
で３０分間のドライ酸化を行う。その後、全面にＬＰＣ
ＶＤ法で約１５００Åのポリシリコン膜を付着し、Ｎ+
型にドープする。続いて、ポリシリコン膜のセルプレー
ト電極１０となる領域上をレジスト膜で被覆して、これ
をマスクとしてポリシリコン膜、シリコン窒化膜及びシ
リコン酸化膜をエッチングしてセルプレート電極１０を
形成する。
化膜から成る容量絶縁膜９及びポリシリコン膜を付着し
た後に、パターニングしてセルプレート電極１０を形成
する。本工程では、例えば全面に約１２０ÅのＬＰＣＶ
Ｄ法で形成されたシリコン窒化膜を付着し、約９００℃
で３０分間のドライ酸化を行う。その後、全面にＬＰＣ
ＶＤ法で約１５００Åのポリシリコン膜を付着し、Ｎ+
型にドープする。続いて、ポリシリコン膜のセルプレー
ト電極１０となる領域上をレジスト膜で被覆して、これ
をマスクとしてポリシリコン膜、シリコン窒化膜及びシ
リコン酸化膜をエッチングしてセルプレート電極１０を
形成する。
【００２６】その後、全面に層間絶縁膜１１を形成した
後に、前記メモリセル部ＡのＮ+ 型のドレイン拡散層６
Ａ、周辺回路部ＢのＬＯＣＯＳ酸化膜２上に形成したゲ
ート電極４、周辺回路部ＢのＭＯＳトランジスタのＮ+
型の拡散層５Ａ、６Ａ及びセンスアンプ部ＣのＰ+ 型の
拡散層５Ｂ、６Ｂにコンタクトするコンタクト孔１２を
同時に形成する。ここまでの工程を経て半導体装置は、
図１に示す状態となる。
後に、前記メモリセル部ＡのＮ+ 型のドレイン拡散層６
Ａ、周辺回路部ＢのＬＯＣＯＳ酸化膜２上に形成したゲ
ート電極４、周辺回路部ＢのＭＯＳトランジスタのＮ+
型の拡散層５Ａ、６Ａ及びセンスアンプ部ＣのＰ+ 型の
拡散層５Ｂ、６Ｂにコンタクトするコンタクト孔１２を
同時に形成する。ここまでの工程を経て半導体装置は、
図１に示す状態となる。
【００２７】次に、例えばＷＦ6 、ＳｉＨ4 、Ｈ2 、Ａ
ｒ、Ｎ2 等のガスを添加しながら、タングステン膜をデ
ポジションした後に、例えばＳＦ6 、Ａｒ、Ｈｅ、Ｃｌ
2 等のガスでエッチバッグして、図２に示すように前記
コンタクト孔１２内にタングステン膜１３を埋め込む。
続いて、基板全面に約３０００Åのタングステン膜を形
成して、不図示のレジスト膜をマスクにして、図３に示
すように前記メモリセル部Ａのドレイン拡散層６Ａ、周
辺回路部ＢのＬＯＣＯＳ酸化膜２上に形成したゲート電
極４、周辺回路部ＢのＭＯＳトランジスタの拡散層６Ａ
及びセンスアンプ部Ｃのトランジスタの拡散層５Ｂにコ
ンタクトするコンタクト孔１２内に埋め込まれたタング
ステン膜１３に接続するタングステン配線１４を形成す
る。このとき、Ｐ+ 型の拡散層５Ｂと図示しないＮ+ 型
の拡散層にコンタクトするコンタクト孔１２内に埋め込
まれたタングステン膜１３を介してタングステン配線１
４がそのまま直接接続されるので、パターンレイアウト
が自由になり、微細化がはかれる。尚、このタングステ
ン配線は前記前工程のコンタクト孔へのタングステン膜
の埋め込み工程時に、タングステン膜をパターニングし
てタングステン配線を同時に形成するようにしても良
い。
ｒ、Ｎ2 等のガスを添加しながら、タングステン膜をデ
ポジションした後に、例えばＳＦ6 、Ａｒ、Ｈｅ、Ｃｌ
2 等のガスでエッチバッグして、図２に示すように前記
コンタクト孔１２内にタングステン膜１３を埋め込む。
続いて、基板全面に約３０００Åのタングステン膜を形
成して、不図示のレジスト膜をマスクにして、図３に示
すように前記メモリセル部Ａのドレイン拡散層６Ａ、周
辺回路部ＢのＬＯＣＯＳ酸化膜２上に形成したゲート電
極４、周辺回路部ＢのＭＯＳトランジスタの拡散層６Ａ
及びセンスアンプ部Ｃのトランジスタの拡散層５Ｂにコ
ンタクトするコンタクト孔１２内に埋め込まれたタング
ステン膜１３に接続するタングステン配線１４を形成す
る。このとき、Ｐ+ 型の拡散層５Ｂと図示しないＮ+ 型
の拡散層にコンタクトするコンタクト孔１２内に埋め込
まれたタングステン膜１３を介してタングステン配線１
４がそのまま直接接続されるので、パターンレイアウト
が自由になり、微細化がはかれる。尚、このタングステ
ン配線は前記前工程のコンタクト孔へのタングステン膜
の埋め込み工程時に、タングステン膜をパターニングし
てタングステン配線を同時に形成するようにしても良
い。
【００２８】次に、基板全面に図４に示すように層間絶
縁膜１５を形成する。本工程は、前記コンタクト孔内に
タングステン膜１３を埋め込んだ後に高温熱処理を行う
と、例えばタングステン膜１３が異常酸化や、異常成長
して拡散層６Ａを貫通したとするとリークが発生すると
か、タングステン膜で薄いビットラインとしての金属配
線が形成されているとした場合には、ストレスの変化に
より金属配線がめくれあがって壊れることがあり、高温
熱処理が不可能となる。従って、該層間絶縁膜１５は例
えば約４２０℃程の低温デポジションで形成する。その
ため、先ずプラズマＴＥＯＳ膜を約１００ｎｍ形成した
後、膜厚が約２００ｎｍとなるＳＯＧ膜を２回塗布し、
常圧ＴＥＯＳ膜を約８５０ｎｍ形成し、それらを７５０
ｎｍエッチバックした後、プラズマＴＥＯＳ膜を約２０
０ｎｍ形成して、約８００ｎｍの層間絶縁膜１５を形成
する。
縁膜１５を形成する。本工程は、前記コンタクト孔内に
タングステン膜１３を埋め込んだ後に高温熱処理を行う
と、例えばタングステン膜１３が異常酸化や、異常成長
して拡散層６Ａを貫通したとするとリークが発生すると
か、タングステン膜で薄いビットラインとしての金属配
線が形成されているとした場合には、ストレスの変化に
より金属配線がめくれあがって壊れることがあり、高温
熱処理が不可能となる。従って、該層間絶縁膜１５は例
えば約４２０℃程の低温デポジションで形成する。その
ため、先ずプラズマＴＥＯＳ膜を約１００ｎｍ形成した
後、膜厚が約２００ｎｍとなるＳＯＧ膜を２回塗布し、
常圧ＴＥＯＳ膜を約８５０ｎｍ形成し、それらを７５０
ｎｍエッチバックした後、プラズマＴＥＯＳ膜を約２０
０ｎｍ形成して、約８００ｎｍの層間絶縁膜１５を形成
する。
【００２９】続いて、前記層間絶縁膜１５上に不図示の
レジスト膜を形成した後に、該レジスト膜をマスクにし
て、前記周辺回路部ＢのＮ+ 型の拡散層５Ａ及びセンス
アンプ部ＣのＰ+ 型の拡散層６Ｂにコンタクトするコン
タクト孔１２内に前記工程により既に形成されているタ
ングステン膜１３の表面が露出するまで該層間絶縁膜１
５をエッチングして、コンタクト孔１６を形成する。
レジスト膜を形成した後に、該レジスト膜をマスクにし
て、前記周辺回路部ＢのＮ+ 型の拡散層５Ａ及びセンス
アンプ部ＣのＰ+ 型の拡散層６Ｂにコンタクトするコン
タクト孔１２内に前記工程により既に形成されているタ
ングステン膜１３の表面が露出するまで該層間絶縁膜１
５をエッチングして、コンタクト孔１６を形成する。
【００３０】その後、全面にアルミニウム膜をデポジシ
ョンした後に、不図示のレジスト膜を介してパターニン
グして図５に示すようにアルミ配線１７を形成する。そ
して、全面にパッシベーション膜１８を形成する。以上
のように、コンタクト孔内にタングステン膜を埋め込む
ことにより、配線層と拡散層とを結ぶコンタクト孔が深
くても、従来のような断線やコンタクト抵抗の上昇が防
止される。
ョンした後に、不図示のレジスト膜を介してパターニン
グして図５に示すようにアルミ配線１７を形成する。そ
して、全面にパッシベーション膜１８を形成する。以上
のように、コンタクト孔内にタングステン膜を埋め込む
ことにより、配線層と拡散層とを結ぶコンタクト孔が深
くても、従来のような断線やコンタクト抵抗の上昇が防
止される。
【００３１】また、コンタクト孔内に既に形成してある
タングステン膜を介してタングステン配線を形成するよ
うにしているため、該タングステン配線でＮ+ 型の拡散
層とＰ+ 型拡散層とをそのまま直接結線することができ
るようになり、パターンレイアウトが自由になり、微細
化がはかれる。
タングステン膜を介してタングステン配線を形成するよ
うにしているため、該タングステン配線でＮ+ 型の拡散
層とＰ+ 型拡散層とをそのまま直接結線することができ
るようになり、パターンレイアウトが自由になり、微細
化がはかれる。
【００３２】
【発明の効果】以上、本発明によればＤＲＡＭのビット
ラインに使用する配線層や周辺回路部の配線層をタング
ステン膜で形成したため、例えば配線層と拡散層とを結
ぶコンタクト孔が深い場合でも、該配線層がコンタクト
孔内で断線したり、または薄くなってコンタクト抵抗が
上昇するということが抑制できる。
ラインに使用する配線層や周辺回路部の配線層をタング
ステン膜で形成したため、例えば配線層と拡散層とを結
ぶコンタクト孔が深い場合でも、該配線層がコンタクト
孔内で断線したり、または薄くなってコンタクト抵抗が
上昇するということが抑制できる。
【００３３】また、Ｎ+ 型の拡散層とＰ+ 型の拡散層と
をそのまま直接接続することができるようになり、パタ
ーンレイアウトが自由になり、微細化がはかれる。更
に、アルミニウム膜のステップカバレッジが改善でき
る。
をそのまま直接接続することができるようになり、パタ
ーンレイアウトが自由になり、微細化がはかれる。更
に、アルミニウム膜のステップカバレッジが改善でき
る。
【図１】本発明の半導体装置の製造工程を示す第１の断
面図である。
面図である。
【図２】本発明の半導体装置の製造工程を示す第２の断
面図である。
面図である。
【図３】本発明の半導体装置の製造工程を示す第３の断
面図である。
面図である。
【図４】本発明の半導体装置の製造工程を示す第４の断
面図である。
面図である。
【図５】本発明の半導体装置の製造工程を示す第５の断
面図である。
面図である。
【図６】従来の半導体装置の製造工程を示す第１の断面
図である。
図である。
【図７】従来の半導体装置の製造工程を示す第２の断面
図である。
図である。
Claims (4)
- 【請求項１】 半導体基板にメモリーセル部のＭＯＳト
ランジスタを形成する工程と、 前記トランジスタを被覆するように層間絶縁膜を形成す
る工程と、 前記トランジスタの一方の拡散層とコンタクトするよう
にストレージ電極を形成する工程と、 前記ストレージ電極を被覆するように容量絶縁膜を形成
する工程と、 前記容量絶縁膜を被覆するようにセルプレート電極を形
成する工程と、 前記基板全面を被覆するように層間絶縁膜を形成する工
程と、 前記トランジスタの他方の拡散層とコンタクトするコン
タクト孔を形成した後に該コンタクト孔内にタングステ
ン膜を埋設してビットラインを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にメモリーセル部と周辺回路
部の各ＭＯＳトランジスタを形成する工程と、 前記トランジスタを被覆するように層間絶縁膜を形成す
る工程と、 前記メモリーセル部のトランジスタの一方のＮ+ 型の拡
散層とコンタクトするようにストレージ電極を形成する
工程と、 前記ストレージ電極を被覆するように容量絶縁膜を形成
する工程と、 前記容量絶縁膜を被覆するようにセルプレート電極を形
成する工程と、 前記基板全面を被覆するように層間絶縁膜を形成する工
程と、 前記メモリーセル部のトランジスタの他方のＮ+ 型の拡
散層あるいは周辺回路部のトランジスタのＮ+ 型の拡散
層と周辺回路部のトランジスタのＰ+ 型の拡散層とにコ
ンタクトするコンタクト孔を形成した後に該コンタクト
孔内にタングステン膜を埋設する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板にメモリーセル部のＭＯＳト
ランジスタを形成する工程と、 前記トランジスタを被覆するように層間絶縁膜を形成す
る工程と、 前記トランジスタの一方の拡散層とコンタクトするよう
にストレージ電極を形成する工程と、 前記ストレージ電極を被覆するように容量絶縁膜を形成
する工程と、 前記容量絶縁膜を被覆するようにセルプレート電極を形
成する工程と、 前記基板全面を被覆するように層間絶縁膜を形成する工
程と、 前記トランジスタの他方の拡散層とコンタクトするコン
タクト孔を形成した後に該コンタクト孔内にタングステ
ン膜を埋設する工程と、 以降の層間絶縁膜を低温デポジションにより形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板にメモリーセル部と周辺回路
部の各ＭＯＳトランジスタを形成する工程と、 前記トランジスタを被覆するように層間絶縁膜を形成す
る工程と、 前記メモリーセル部のトランジスタのＮ+ 型の一方の拡
散層とコンタクトするようにストレージ電極を形成する
工程と、 前記ストレージ電極を被覆するように容量絶縁膜を形成
する工程と、 前記容量絶縁膜を被覆するようにセルプレート電極を形
成する工程と、 前記基板全面を被覆するように層間絶縁膜を形成する工
程と、 前記メモリーセル部のトランジスタのＮ+ 型の他方の拡
散層あるいは周辺回路部のトランジスタのＮ+ 型の拡散
層と周辺回路部のトランジスタのＰ+ 型の拡散層とにコ
ンタクトするコンタクト孔を形成した後に該コンタクト
孔内にタングステン膜を埋設する工程と、 基板全面にタングステン膜をデポジションした後にレジ
スト膜を介してパターニングしてタングステン配線を形
成する工程と、 基板全面に低温デポジションにより層間絶縁膜を形成す
る工程と、 前記層間絶縁膜にレジスト膜をマスクにしてエッチング
して前記周辺回路部のＮ+ 型の拡散層及びＰ+ 型の拡散
層にコンタクトした各コンタクト孔内に埋め込まれたタ
ングステン膜の表面が露出するようにコンタクト孔を形
成する工程と、 基板全面にアルミニウム膜をデポジションした後にレジ
スト膜を介してパターニングして前記各タングステン膜
に接続するアルミ配線を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175190A JPH0927596A (ja) | 1995-07-11 | 1995-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175190A JPH0927596A (ja) | 1995-07-11 | 1995-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927596A true JPH0927596A (ja) | 1997-01-28 |
Family
ID=15991866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175190A Pending JPH0927596A (ja) | 1995-07-11 | 1995-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927596A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815762B2 (en) | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| JP2009152612A (ja) * | 2007-12-21 | 2009-07-09 | Novellus Systems Inc | 純タングステンコンタクトおよびラインを形成する方法 |
| US8853080B2 (en) | 2012-09-09 | 2014-10-07 | Novellus Systems, Inc. | Method for depositing tungsten film with low roughness and low resistivity |
| US9076843B2 (en) | 2001-05-22 | 2015-07-07 | Novellus Systems, Inc. | Method for producing ultra-thin tungsten layers with improved step coverage |
| US9153486B2 (en) | 2013-04-12 | 2015-10-06 | Lam Research Corporation | CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications |
| US9159571B2 (en) | 2009-04-16 | 2015-10-13 | Lam Research Corporation | Tungsten deposition process using germanium-containing reducing agent |
| US9236297B2 (en) | 2009-04-16 | 2016-01-12 | Novellus Systems, Inc. | Low tempature tungsten film deposition for small critical dimension contacts and interconnects |
| US9240347B2 (en) | 2012-03-27 | 2016-01-19 | Novellus Systems, Inc. | Tungsten feature fill |
| US9589808B2 (en) | 2013-12-19 | 2017-03-07 | Lam Research Corporation | Method for depositing extremely low resistivity tungsten |
| US9613818B2 (en) | 2015-05-27 | 2017-04-04 | Lam Research Corporation | Deposition of low fluorine tungsten by sequential CVD process |
| US9754824B2 (en) | 2015-05-27 | 2017-09-05 | Lam Research Corporation | Tungsten films having low fluorine content |
| US9953984B2 (en) | 2015-02-11 | 2018-04-24 | Lam Research Corporation | Tungsten for wordline applications |
| US9978605B2 (en) | 2015-05-27 | 2018-05-22 | Lam Research Corporation | Method of forming low resistivity fluorine free tungsten film without nucleation |
| US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US11348795B2 (en) | 2017-08-14 | 2022-05-31 | Lam Research Corporation | Metal fill process for three-dimensional vertical NAND wordline |
| US11549175B2 (en) | 2018-05-03 | 2023-01-10 | Lam Research Corporation | Method of depositing tungsten and other metals in 3D NAND structures |
-
1995
- 1995-07-11 JP JP7175190A patent/JPH0927596A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815762B2 (en) | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
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| US9159571B2 (en) | 2009-04-16 | 2015-10-13 | Lam Research Corporation | Tungsten deposition process using germanium-containing reducing agent |
| US9236297B2 (en) | 2009-04-16 | 2016-01-12 | Novellus Systems, Inc. | Low tempature tungsten film deposition for small critical dimension contacts and interconnects |
| US9653353B2 (en) | 2009-08-04 | 2017-05-16 | Novellus Systems, Inc. | Tungsten feature fill |
| US10103058B2 (en) | 2009-08-04 | 2018-10-16 | Novellus Systems, Inc. | Tungsten feature fill |
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